一種基于fpga的ft3接收電路的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA的FT3接收電路，它包括FPGA處理模塊、輸入模塊、以太網(wǎng)模塊和通信控制模塊，輸入模塊將光信號轉(zhuǎn)換成電信號傳送至FPGA處理模塊，F(xiàn)PGA處理模塊生成時間戳，與FT3數(shù)據(jù)一同發(fā)送至通信控制模塊，通信控制模塊向CPU輸出中斷觸發(fā)信號，通知CPU和通信控制模塊交互FT3數(shù)據(jù)，同時根據(jù)FT3數(shù)據(jù)的樣本計數(shù)器判斷產(chǎn)生一個恢復同步采樣的秒脈沖通過通信控制模塊輸出用于分析電子式互感器的比差和角差，并在解碼FT3數(shù)據(jù)時，將時間戳及完整一幀F(xiàn)T3數(shù)據(jù)通過以太網(wǎng)模塊發(fā)送出去。本發(fā)明能夠分析電子式互感器輸出的FT3信號的完整性及時間離散度，而且結(jié)構(gòu)簡單，實時性好，開發(fā)周期短，易于實現(xiàn)。
【專利說明】—種基于FPGA的FT3接收電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于FPGA的FT3接收電路。
【背景技術(shù)】
[0002]數(shù)字化變電站采用電子式互感器作為基本的交流信號采集元件，其輸出部分與傳統(tǒng)的電磁式互感器不同，輸出信號不再是模擬信號，而是數(shù)字信號，因此，數(shù)字化變電站內(nèi)的保護裝置和測控裝置不再需要進行采樣和模擬轉(zhuǎn)換，而是通過IEC61850國際標準通信協(xié)議，保護裝置和測控裝置可以直接讀取電子式互感器輸出的數(shù)字信號，實現(xiàn)全數(shù)字化。
[0003]FT3是IEC60044-8標準中規(guī)定的幀格式，它是由國際電工委員會(IEC)制定出的電子式電流互感器標準，IEC60044-8對電子式電流互感器的數(shù)字輸出作出了統(tǒng)一規(guī)范。電子式互感器是智能電網(wǎng)核心過程層設(shè)備之一，電子式互感器的精度指標直接影響電力系統(tǒng)的計量、保護、監(jiān)測以及控制等自動化功能，研究它與變電站自動化系統(tǒng)的接口與通信，對于變電站的數(shù)字化有著重要的意義。
[0004]目前，智能電網(wǎng)的發(fā)展已經(jīng)從科研工程試點，走向了行業(yè)規(guī)范和行業(yè)標準的制定，并開始進行廣泛工程實踐的階段，現(xiàn)階段很多電力系統(tǒng)設(shè)備都采用支持FT3的光數(shù)字信號接入。但是，很多FT3接收設(shè)備不能同時接收FT3正反碼及多種速率的FT3數(shù)據(jù)，而且手動操作繁瑣，不利于自動化操作；另外，F(xiàn)T3接收設(shè)備的接口單一，它把接收到的FT3數(shù)據(jù)存儲到芯片內(nèi)部，不利于實時監(jiān)控和保存大量的數(shù)據(jù)。因此，如何解決以上問題在智能電網(wǎng)測試設(shè)備中具有較強的現(xiàn)實意義。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種結(jié)構(gòu)簡單、解碼出的FT3幀數(shù)據(jù)完整準確、實時性好、開發(fā)周期短、開發(fā)成本低且易于實現(xiàn)的基于FPGA的FT3接收電路。
[0006]本發(fā)明的上述目的通過以下的技術(shù)措施來實現(xiàn):一種基于FPGA的FT3接收電路，其特征在于:它包括FPGA處理模塊、輸入模塊、以太網(wǎng)模塊和通信控制模塊，所述輸入模塊、以太網(wǎng)模塊和通信控制模塊分別與所述FPGA處理模塊相連，所述輸入模塊用于接收電子式互感器輸出的FT3數(shù)據(jù)的光信號并將其轉(zhuǎn)換成電信號傳送至FPGA處理模塊，所述FPGA處理模塊接收FT3信號后生成對應(yīng)于每一幀F(xiàn)T3數(shù)據(jù)接收時間的時間戳，并與FT3數(shù)據(jù)一同發(fā)送至通信控制模塊，通信控制模塊完成接收后向外部的CPU輸出一個中斷觸發(fā)信號，通知CPU和通信控制模塊交互FT3數(shù)據(jù)以供CPU分析之用，同時FPGA處理模塊根據(jù)FT3數(shù)據(jù)的樣本計數(shù)器判斷產(chǎn)生一個恢復同步采樣的秒脈沖通過通信控制模塊輸出用于分析電子式互感器的比差和角差，并在解碼FT3數(shù)據(jù)的同時，將時間戳及完整的一幀F(xiàn)T3數(shù)據(jù)通過以太網(wǎng)模塊發(fā)送出去。
[0007]本發(fā)明既可以實時接收電子式互感器輸出的FT3數(shù)據(jù)，又可以把接收到的FT3數(shù)據(jù)用于分析電子式互感器的比差、角差等，還可以將電子式互感器輸出的FT3接口的數(shù)據(jù)信號轉(zhuǎn)換成常用的以太網(wǎng)接口的以太幀數(shù)據(jù)信號，分析該電子式互感器輸出的FT3信號的完整性及時間離散度；本發(fā)明的結(jié)構(gòu)簡單，實時性好，開發(fā)周期短，易于實現(xiàn)。
[0008]作為本發(fā)明的一種實施方式，所述FPGA處理模塊包括自適應(yīng)模塊、時鐘模塊、MII接口模塊、CRC校驗模塊和FT3解碼模塊，所述自適應(yīng)模塊的信號輸出端與所述FT3解碼模塊的信號輸入端相連，所述時鐘模塊的時鐘頻率輸出端與自適應(yīng)模塊的時鐘頻率輸入端連接，所述自適應(yīng)模塊接收來自輸入模塊傳送的電信號，根據(jù)時鐘頻率自動識別輸入的FT3曼徹斯特碼的速率，將正確的速率發(fā)送給FT3解碼模塊，所述FT3解碼模塊采用相應(yīng)速率正確解碼，將曼徹斯特形式的FT3數(shù)據(jù)轉(zhuǎn)換成二進制形式的FT3數(shù)據(jù)，再判斷將解碼后的FT3數(shù)據(jù)取反，生成時間戳，和打上時間戳的FT3數(shù)據(jù)一同分別送到MII接口模塊、CRC校驗模塊和通信控制模塊；所述CRC校驗模塊對打上時間戳的FT3數(shù)據(jù)進行校驗，校驗正確的FT3數(shù)據(jù)發(fā)送至通信控制模塊；而對于發(fā)送至以太網(wǎng)模塊的FT3數(shù)據(jù)，CRC校驗模塊生成校驗碼，由MII接口模塊將校驗碼和FT3數(shù)據(jù)發(fā)送至以太網(wǎng)模塊。本發(fā)明自適應(yīng)模塊能夠自動識別輸入的FT3曼徹斯特碼的速率，可以接收電子式互感器輸出的多種不同速率的FT3數(shù)據(jù)。
[0009]作為本發(fā)明的實施方式，所述輸入模塊由光電轉(zhuǎn)換模塊和電壓比較器組成，所述光電轉(zhuǎn)換模塊的輸入端用于與電子式互感器的輸出端連接，所述光電轉(zhuǎn)換模塊的輸出端與電壓比較器的輸入端相連，所述電壓比較器的輸出端與自適應(yīng)模塊的輸入端相連，所述光電轉(zhuǎn)換模塊將FT3光信號轉(zhuǎn)換成電信號輸出給電壓比較器，由電壓比較器向自適應(yīng)模塊輸出高、低電平信號。
[0010]本發(fā)明所述電壓比較器采用快速電壓比較器，所述快速電壓比較器的帶寬大于或者等于20Mbit/s。
[0011]本發(fā)明所述的通信控制模塊采用SPI接口模式通信。
[0012]與現(xiàn)有技術(shù)相比，本發(fā)明具有如下顯著的效果:
[0013]⑴本發(fā)明可以自適應(yīng)正反碼FT3的幀數(shù)據(jù)、IEC60044-8標準的FT3發(fā)送速率和國網(wǎng)規(guī)定的速率，因此本發(fā)明具有全面和廣泛的適用性。
[0014]⑵本發(fā)明可以監(jiān)視電子式互感器發(fā)出的FT3幀數(shù)據(jù)，能夠把FT3幀數(shù)據(jù)轉(zhuǎn)換成通用的易于識別的標準數(shù)據(jù)，帶時標，易于分析和保存數(shù)據(jù)，具有一定的通用性和多功能性。
[0015]⑶本發(fā)明可以恢復同步采樣的秒脈沖，用于分析電子式互感器的比差和角差，對電子式互感器進行實時監(jiān)控。
[0016]⑷本發(fā)明全程自動化操作，無需人工干預，留有通用的通信接口，便于和CPU交互數(shù)據(jù)，也可以實現(xiàn)對FT3數(shù)據(jù)幀格式轉(zhuǎn)換成易于識別的以太網(wǎng)數(shù)據(jù)，接口多樣化。
[0017](5)本發(fā)明基于FPGA芯片來實現(xiàn)，結(jié)構(gòu)簡單，實時性好，開發(fā)周期短，使用操作簡單方便，易于推廣應(yīng)用，具有很高的實用性。
【專利附圖】

【附圖說明】
[0018]下面結(jié)合附圖和具體實施例對本發(fā)明作進一步的詳細說明。
[0019]圖1是本發(fā)明的組成結(jié)構(gòu)框圖；
[0020]圖2是原碼(二進制碼)和曼徹斯特編碼對照不意圖；
[0021 ] 圖3是FPGA處理模塊的串行CRC編碼原理圖。
【具體實施方式】[0022]如圖1?3所示，是本發(fā)明一種基于FPGA的FT3接收電路，它包括FPGA處理模塊、輸入模塊、以太網(wǎng)模塊和通信控制模塊，輸入模塊、以太網(wǎng)模塊和通信控制模塊分別與FPGA處理模塊相連，輸入模塊用于接收電子式互感器輸出的FT3數(shù)據(jù)的光信號并將其轉(zhuǎn)換成電信號傳送至FPGA處理模塊，F(xiàn)PGA處理模塊接收FT3信號后生成對應(yīng)于每一幀F(xiàn)T3數(shù)據(jù)接收時間的時間戳，并與FT3數(shù)據(jù)一同發(fā)送至通信控制模塊，通信控制模塊完成接收后向外部的CPU輸出一個中斷觸發(fā)信號，通知CPU和通信控制模塊交互FT3數(shù)據(jù)以供CPU分析之用，同時FPGA處理模塊根據(jù)FT3數(shù)據(jù)的樣本計數(shù)器判斷產(chǎn)生一個恢復同步采樣的秒脈沖通過通信控制模塊輸出用于分析電子式互感器的比差和角差，并在解碼FT3數(shù)據(jù)的同時，將時間戳及完整的一幀F(xiàn)T3數(shù)據(jù)通過以太網(wǎng)模塊發(fā)送出去。
[0023]在本實施例中，輸入模塊由光電轉(zhuǎn)換模塊和電壓比較器組成，光電轉(zhuǎn)換模塊的輸入端用于與電子式互感器的輸出端連接，光電轉(zhuǎn)換模塊的輸出端與電壓比較器的輸入端相連，電壓比較器的輸出端與自適應(yīng)模塊的輸入端相連，光電轉(zhuǎn)換模塊將FT3光信號轉(zhuǎn)換成電信號輸出給電壓比較器，由電壓比較器向自適應(yīng)模塊輸出高、低電平信號。電壓比較器采用快速電壓比較器，快速電壓比較器的帶寬大于或者等于20Mbit/s。通信控制模塊采用SPI接口模式通信。FPGA處理模塊采用ACTEL(Micr0Semi)公司的低功耗、非易失性、上電即運行的Proasic3系列的A3P250 ;以太網(wǎng)模塊采用物理芯片RTL8201和隔離變壓器16ST8515結(jié)合使用。
[0024]電子式互感器輸出的FT3幀數(shù)據(jù)一般采用曼徹斯特編碼，其格式參見圖2，曼徹斯特編碼的規(guī)則是:每個比特的周期T分為前T/2與后T/2兩部分，通過前T/2傳送該比特的反碼，通過后T/2傳送該比特的原碼。高位表示二進制1，低位表示二進制0，400ns表示一個周期T。首先傳輸MSB (最高位)，并且從低位轉(zhuǎn)移到高位為二進制1，從高位轉(zhuǎn)移到低位為二進制O。
[0025]FPGA處理模塊包括自適應(yīng)模塊、時鐘模塊、MII接口模塊、CRC校驗模塊和FT3解碼模塊，自適應(yīng)模塊的信號輸出端與FT3解碼模塊的信號輸入端相連，時鐘模塊的時鐘頻率輸出端與自適應(yīng)模塊的時鐘頻率輸入端連接，自適應(yīng)模塊接收來自輸入模塊傳送的電信號，根據(jù)時鐘頻率自動識別輸入的FT3曼徹斯特碼的速率，將正確的速率發(fā)送給FT3解碼模塊，F(xiàn)T3解碼模塊采用相應(yīng)速率正確解碼，將曼徹斯特形式的FT3數(shù)據(jù)轉(zhuǎn)換成二進制形式的FT3數(shù)據(jù)，再判斷將解碼后的FT3數(shù)據(jù)取反，生成時間戳，和打上時間戳的FT3數(shù)據(jù)一同分別送到MII接口模塊、CRC校驗模塊和通信控制模塊；CRC校驗模塊對打上時間戳的FT3數(shù)據(jù)進行校驗，校驗正確的FT3數(shù)據(jù)發(fā)送至通信控制模塊；而對于發(fā)送至以太網(wǎng)模塊的FT3數(shù)據(jù)，CRC校驗模塊生成校驗碼，由MII接口模塊將校驗碼和FT3數(shù)據(jù)發(fā)送至以太網(wǎng)模塊。
[0026]時鐘模塊產(chǎn)生5Mbit/s、10Mbit/s、20Mbit/s等的時鐘頻率，當有信號輸入時，先用其中的一個時鐘頻率(比如5Mbit/s)去解碼，如果在一定時間內(nèi)，產(chǎn)生的錯誤超過設(shè)定的次數(shù)，就換另外一個時鐘頻率(比如lOMbit/s)去解碼，依次類推，就把曼徹斯特碼形式的FT3幀數(shù)據(jù)轉(zhuǎn)換成了二進制形式的FT3幀數(shù)據(jù)，然后FT3解碼模塊再根據(jù)解碼后的FT3幀數(shù)據(jù)是否在連續(xù)多個位的二進制‘I’后是否是幀頭字節(jié)“0564”來判斷是否將輸入模塊送入的數(shù)據(jù)取反，如果是，則打上時標，把該時間記錄下來，然后和此后解碼完的一幀完整的FT3幀數(shù)據(jù)發(fā)送給MII接口模塊。
[0027]參見圖3，CRC校驗模塊根據(jù)解碼好的新FT3碼流，通過FT3的多項式生成校驗序列X16 + X13 + X12 + Xll + XlO + X8 + X6 + X5 + X2 + I校驗對應(yīng)的FT3數(shù)據(jù)的校驗碼是否正確，如“002c0201000003e803e8014a02ee0000”這 16 個字節(jié)的校驗結(jié)果為“0xe351 ”，一幀數(shù)據(jù)校驗正確的，把數(shù)據(jù)發(fā)送到通信控制模塊；而對于要發(fā)送的以太網(wǎng)數(shù)據(jù)，則通過CRC32 的多項式生成校驗序列 X32+X26+X23+X22+X16+X12+X11+X10+X8+X7+X5+X4+X2+X+1生成校驗碼。MII接口模塊把接收到的FT3完整的一幀數(shù)據(jù)，目的地址，源地址，以太網(wǎng)幀類型，以太網(wǎng)幀長度，該FT3幀數(shù)據(jù)的時標和以太網(wǎng)幀數(shù)據(jù)的校驗碼，用MII接口方式發(fā)送到以太網(wǎng)模塊，然后通過以太網(wǎng)發(fā)送模塊發(fā)送出去。
[0028]當通信控制模塊接收完一幀F(xiàn)T3數(shù)據(jù)的時候，通信控制模塊就會輸出一個中斷觸發(fā)信號，通知和通信控制模塊相連的CPU數(shù)據(jù)接收完成，可以交互數(shù)據(jù)了，然后CPU根據(jù)該中斷，發(fā)出通信用的時鐘及命令等，然后通信控制模塊會根據(jù)該命令傳輸數(shù)據(jù)，以便CPU分析用。而秒脈沖的產(chǎn)生，則是根據(jù)采樣點數(shù)以及采樣計數(shù)值來實現(xiàn)的，因為此16比特計數(shù)用以檢查連續(xù)更新的幀數(shù)，此計數(shù)會在每出現(xiàn)一個新幀時加1，連續(xù)運行中一旦溢出，它應(yīng)以O(shè)值重新開始，采用同步脈沖進行同步時，計數(shù)應(yīng)隨每一個同步脈沖出現(xiàn)時置零，所以，當一個周波采樣80點的時候，一秒鐘該采樣計數(shù)值最大應(yīng)該為3999，而該采樣計數(shù)值為3999時，下一個采樣計數(shù)值必為0，因此，每當出現(xiàn)3999的采樣計數(shù)值后，在下一幀F(xiàn)T3幀數(shù)據(jù)開始的時刻，輸出高電平，然后可以在小于3999幀的任一幀拉低。
[0029]本發(fā)明的實施方式不限于此，根據(jù)本發(fā)明的上述內(nèi)容，按照本領(lǐng)域的普通技術(shù)知識和慣用手段，在不脫離本發(fā)明上述基本技術(shù)思想前提下，本發(fā)明還可以做出其它多種形式的修改、替換或變更，均落在本發(fā)明權(quán)利保護范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的FT3接收電路，其特征在于:它包括FPGA處理模塊、輸入模塊、以太網(wǎng)模塊和通信控制模塊，所述輸入模塊、以太網(wǎng)模塊和通信控制模塊分別與所述FPGA處理模塊相連，所述輸入模塊用于接收電子式互感器輸出的FT3數(shù)據(jù)的光信號并將其轉(zhuǎn)換成電信號傳送至FPGA處理模塊，所述FPGA處理模塊接收FT3信號后生成對應(yīng)于每一幀F(xiàn)T3數(shù)據(jù)接收時間的時間戳，并與FT3數(shù)據(jù)一同發(fā)送至通信控制模塊，通信控制模塊完成接收后向外部的CPU輸出一個中斷觸發(fā)信號，通知CPU和通信控制模塊交互FT3數(shù)據(jù)以供CPU分析之用，同時FPGA處理模塊根據(jù)FT3數(shù)據(jù)的樣本計數(shù)器判斷產(chǎn)生一個恢復同步采樣的秒脈沖通過通信控制模塊輸出用于分析電子式互感器的比差和角差，并在解碼FT3數(shù)據(jù)的同時，將時間戳及完整的一幀F(xiàn)T3數(shù)據(jù)通過以太網(wǎng)模塊發(fā)送出去。
2.根據(jù)權(quán)利要求1所述的基于FPGA的FT3接收電路，其特征在于:所述FPGA處理模塊包括自適應(yīng)模塊、時鐘模塊、MII接口模塊、CRC校驗模塊和FT3解碼模塊，所述自適應(yīng)模塊的信號輸出端與所述FT3解碼模塊的信號輸入端相連，所述時鐘模塊的時鐘頻率輸出端與自適應(yīng)模塊的時鐘頻率輸入端連接，所述自適應(yīng)模塊接收來自輸入模塊傳送的電信號，根據(jù)時鐘頻率自動識別輸入的FT3曼徹斯特碼的速率，將正確的速率發(fā)送給FT3解碼模塊，所述FT3解碼模塊采用相應(yīng)速率正確解碼，將曼徹斯特形式的FT3數(shù)據(jù)轉(zhuǎn)換成二進制形式的FT3數(shù)據(jù)，再判斷將解碼后的FT3數(shù)據(jù)取反，生成時間戳，和打上時間戳的FT3數(shù)據(jù)一同分別送到MII接口模塊、CRC校驗模塊和通信控制模塊；所述CRC校驗模塊對打上時間戳的FT3數(shù)據(jù)進行校驗，校驗正確的FT3數(shù)據(jù)發(fā)送至通信控制模塊；而對于發(fā)送至以太網(wǎng)模塊的FT3數(shù)據(jù)，CRC校驗模塊生成校驗碼，由MII接口模塊將校驗碼和FT3數(shù)據(jù)發(fā)送至以太網(wǎng)模塊。
3.根據(jù)權(quán)利要求2所述的基于FPGA的FT3接收電路，其特征在于:所述輸入模塊由光電轉(zhuǎn)換模塊和電壓比較器組成，所述光電轉(zhuǎn)換模塊的輸入端用于與電子式互感器的輸出端連接，所述光電轉(zhuǎn)換模塊的輸出端與電壓比較器的輸入端相連，所述電壓比較器的輸出端與自適應(yīng)模塊的輸入端相連，所述光電轉(zhuǎn)換模塊將FT3光信號轉(zhuǎn)換成電信號輸出給電壓比較器，由電壓比較器向自適應(yīng)模塊輸出高、低電平信號。
4.根據(jù)權(quán)利要求3所述的基于FPGA的FT3接收電路，其特征在于:所述電壓比較器采用快速電壓比較器，所述快速電壓比較器的帶寬大于或者等于20Mbit/s。
5.根據(jù)權(quán)利要求1?4任一項所述的基于FPGA的FT3接收電路，其特征在于:所述通信控制模塊采用SPI接口模式通信。
【文檔編號】H02J13/00GK103545925SQ201310452276
【公開日】2014年1月29日 申請日期:2013年9月27日 優(yōu)先權(quán)日:2013年9月27日
【發(fā)明者】趙山, 潘峰, 孟慶亮, 肖勇, 孫衛(wèi)明, 黃友朋, 黃清樂, 黃建鐘 申請人:廣東電網(wǎng)公司電力科學研究院