采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp的制作方法
【專利摘要】本發(fā)明涉及一種采用雙通道技術(shù)的用于電源和地之間ESD保護的Power?Clamp。采用的技術(shù)方案是：包括RC觸發(fā)的檢測電路，R1和C構(gòu)成ESD監(jiān)測電路，放在VDD和VSS之間，反相器Ⅰ放在RC監(jiān)測電路之后，輸入端和Filter節(jié)點相連，輸出端和反相器Ⅱ相連，反相器Ⅱ的輸出端和PMOS1的柵相連，NMOS1的柵接地，NMOS1的漏和PMOS1的漏相連然后接BIGFET的柵，BIGFET的柵同時通過一電阻R接地。本發(fā)明的新型Power?Clamp采用雙通道技術(shù)，RC時間常數(shù)僅僅需要10-50ns，可以大大減小Power?Clamp的版圖面積。
【專利說明】采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerCI amp
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及可用于65nm半導(dǎo)體工藝的電源和地之間ESD保護的Power Clamp,特別涉及一種節(jié)省面積的電阻電容觸發(fā)的Power clamp (電源和地之間的鉗位電路)。
【背景技術(shù)】
[0002]半導(dǎo)體加工技術(shù)能夠生產(chǎn)極小型的晶體管。這些微型晶體管具有很薄的氧化絕緣層，其容易被靜電損壞。因此，當(dāng)手持這些半導(dǎo)體裝置時需要特別小心。
[0003]靜電放電(ESD, Electron Static Discharge)是當(dāng)一個集成電路的管腳浮接時，大量靜電荷從外向內(nèi)灌入集成電路的瞬時過程，整個過程大約耗時IOOns到Ius。在集成電路的靜電放電時會產(chǎn)生數(shù)百甚至數(shù)千伏特的高壓，將集成電路中輸入級的柵氧化層擊穿。
[0004]ESD現(xiàn)象的模型主要有四種:人體放電模型(HBM)、機械放電模型(MM)、器件充電模型(CDM)以及電場感應(yīng)模型(FM)。對一般集成電路產(chǎn)品來說，一般要經(jīng)過人體放電模型，機械放電模型以及器件充電模型的測試。為了能夠承受如此高的靜電放電電壓，集成電路產(chǎn)品通常必須使用具有高性能、高耐受力的靜電放電保護器件。
[0005]—般的RC觸發(fā)的Power clamp,基于RC時間常數(shù)的控制電路被設(shè)計用來控制NMOS器件的導(dǎo)通，該NMOS器件的漏極(drain)連接到VDD，其源極(source)連接到VSS。當(dāng)有ESD電壓出現(xiàn)跨在VDD與VSS電源線之間時，該NMOS器件即會被導(dǎo)通而在VDD與VSS之間形成一暫時性的低阻抗通路，ESD放電電流即由該NMOS器件泄放掉。利用此ESD箝制電路，可以有效地防護VDD對VSS的ESD放電。
[0006]一般的RC觸發(fā)的Power clamp,為了達到有效的泄放ESD電流，RC時間常數(shù)需要設(shè)計為0.5US-1US，如此大的RC時間常數(shù)需要比較大的電容和電阻，于是在集成電路版圖設(shè)計時，R和C需要比較大版圖面積，造成浪費。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的是提供一種采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerClamp,此新型Power clamp的RC時間常數(shù)可以設(shè)置很小，只要檢測到ESD脈沖即可泄放ESD電流,可以大大減小Power clamp的版圖面積。
[0008]本發(fā)明采用的技術(shù)方案是:采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp，包括在VDD和VSS之間設(shè)有RC觸發(fā)的檢測電路，所述的檢測電路包括PM0S1、NM0S1、電阻R2和BigFET，并具有Filter節(jié)點、INV10UT節(jié)點、INV20UT節(jié)點和BigFET柵節(jié)點；R1和C構(gòu)成ESD監(jiān)測電路，放在VDD和VSS之間，反相器I放在RC監(jiān)測電路之后，反相器I的輸入端和Filter節(jié)點相連，輸出端和反相器II相連，反相器II的輸出端和PM0S1的柵相連，NM0S1的柵接地，NM0S1的漏和PM0S1的漏相連然后接BIGFET的柵，BIGFET的柵同時通過電阻R2接地。
[0009]上述的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp,所述的PMOSI用于在ESD脈沖到達初期，PMOSI開啟，BigFET柵節(jié)點為高電壓，BigFET開啟泄放ESD電流。
[0010]上述的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp,所述的NMOSl用于在脈沖到達，過了 RC時間常數(shù)之后，仍然保持BigFET開啟泄放ESD電流。
[0011]上述的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp，所述的電阻R2用于在電路正常上電的情況下，使BigFET柵節(jié)點電壓為低電平，BigFET關(guān)閉，不會產(chǎn)生漏電。
[0012]上述的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp, RC檢測電路的RC時間常數(shù)設(shè)置為10-50ns。
[0013]上述的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp, RC檢測電路的RC時間常數(shù)設(shè)置為20ns。
[0014]本發(fā)明的有益效果是:本發(fā)明的Power clamp采用雙通道技術(shù)，RC時間常數(shù)僅僅需要10_50ns,可以大大減小Power clamp的版圖面積。本發(fā)明的RC檢測電路采用雙通道，一個通道用來到導(dǎo)通BigFET，泄放ESD電流，另外一個通道用來維持BigFET導(dǎo)通
0.5US-1US，從而可以有效地泄放E SD全部電流。
【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明的結(jié)構(gòu)示意圖。
[0016]圖2是spice仿真HBM 2000V ESD脈沖情況下,本發(fā)明的Power clamp的開啟情況。
【具體實施方式】
[0017]如圖1所示，一種采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp,包括在VDD (I^PVSS (2)之間設(shè)有RC觸發(fā)的檢測電路，所述的檢測電路包括PMOSI (3)、NM0S1 (4)、電阻 R2 (5)和 BigFET (6)，并具有 Filter 節(jié)點(7)、INV10UT 節(jié)點(8)、INV20UT節(jié)點(9 )和B i gFET柵節(jié)點(IO ); Rl和C構(gòu)成ESD監(jiān)測電路，放在VDD (I)和VSS (2 )之間，反相器I (11)放在RC監(jiān)測電路之后，反相器I (11)的輸入端和Filter節(jié)點(7)相連，輸出端和反相器II (12)相連，反相器II (12)的輸出端和PM0S1 (3)的柵相連，NM0S1 (4)的柵接地，NM0S1 (4)的漏和PM0S1 (3)的漏相連然后接BIGFET (6)的柵，BIGFET (6)的柵同時通過電阻R2 (5)接地。
[0018]如圖1所示，F(xiàn)i I ter節(jié)點為RC網(wǎng)絡(luò)節(jié)點，用來檢測HBM脈沖，HBM脈沖來了之后，此節(jié)點輸出一正電壓。INV10UT節(jié)點為反相器I輸出節(jié)點，INV20UT節(jié)點為反相器II輸出節(jié)點。
[0019]當(dāng)ESD脈沖施加在VDD和VSS之間，RC檢測電路檢測到信號，F(xiàn)ilter節(jié)點為低電壓，INV10UT節(jié)點為高電壓，INV20UT為低電壓，PM0S1開啟，BigFET柵節(jié)點為高電壓，BigFET開啟導(dǎo)通ESD電流。
[0020]當(dāng)RC時間常數(shù)20ns之后，F(xiàn)ilter節(jié)點為高電壓，INV10UT節(jié)點為低電壓，INV20UT為高電壓，PM0S1關(guān)閉，但是NM0S1也關(guān)閉，BigFET柵節(jié)點還為高電壓，BigFET繼續(xù)開啟泄放ESD電流。[0021]如圖1所示的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp，所述的PMOSl (3)的作用是在ESD脈沖到達初期，PMOSl (3)開啟，BigFET柵節(jié)點(10)為高電壓，BigFET (6)開啟泄放ESD電流。
[0022]如圖1所示的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp，所述的NMOSl (4)的作用是在ESD脈沖到達，過了 RC時間常數(shù)20ns之后，仍然保持BigFET
(6)開啟泄放ESD電流。
[0023]如圖1所示的采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp，所述的電阻R2 (5)的作用是用來在電路正常上電(Power ON)的情況下，使BigFET柵節(jié)點(10)電壓為低電壓，BigFET (6)關(guān)閉，不會產(chǎn)生漏電。
[0024]如圖1所示，采用雙通道技術(shù)的用于電源和地之間ESD保護的Power Clamp，此電路的RC時間常數(shù)僅僅為20ns左右，可以大大減小版圖設(shè)計面積。
[0025]如圖2所示,采用Cadence sprectre仿真所得的HBM2000V脈沖下各個節(jié)點的電壓和電流情況。在HBM脈沖下，0-0.6us時間間隔內(nèi)，BigFET柵電壓為高電平(大于0.5V)，BigFET開啟泄放ESD電流?？梢钥吹紹igFET電流泄放了全部電流。
【權(quán)利要求】
1.采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerClamp，包括在VDD (I)和VSS (2)之間設(shè)有RC觸發(fā)的檢測電路，其特征在于:所述的檢測電路包括PMOSl (3),NMOSl(4)、電阻 R2 (5)和 BigFET (6)，并具有 Filter 節(jié)點(7)、INV10UT 節(jié)點(8)、INV20UT 節(jié)點(9 )和BigFET柵節(jié)點(10 ); Rl和C構(gòu)成ESD監(jiān)測電路，放在VDD (I)和VSS (2 )之間，反相器I (11)放在RC監(jiān)測電路之后，反相器I (11)的輸入端和Filter節(jié)點(7)相連，輸出端和反相器11(12)相連，反相器11(12)的輸出端和PMOSl (3)的柵相連，NMOSl (4)的柵接地，NMOSl (4)的漏和PMOSl (3)的漏相連然后接BIGFET (6)的柵，BIGFET (6)的柵同時通過電阻R2 (5)接地。
2.如權(quán)利要求1所述的采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerClamp,其特征在于:所述的PMOSl (3)用于在ESD脈沖到達初期，PMOSl (3)開啟，BigFET柵節(jié)點(10)為高電壓，BigFET (6)開啟泄放ESD電流。
3.如權(quán)利要求1所述的采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerClamp,其特征在于:所述的NMOSl (4)用于在ESD脈沖到達，過了 RC時間常數(shù)之后，仍然保持BigFET (6)開啟泄放ESD電流。
4.如權(quán)利要求1所述的采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerClamp,其特征在于:所述的電阻R2 (5)用于在電路正常上電的情況下，使BigFET柵節(jié)點(10)電壓為低電平，BigFET (6)關(guān)閉，不會產(chǎn)生漏電。
5.如權(quán)利要求1所述的采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerClamp,其特征在于:RC檢測電路的RC時間常數(shù)設(shè)置為10-50ns。
6.如權(quán)利要求5所述的采用雙通道技術(shù)的用于電源和地之間ESD保護的PowerClamp,其特征在于:RC檢測電路的RC時間常數(shù)設(shè)置為20ns。
【文檔編號】H02H9/04GK103515944SQ201310477495
【公開日】2014年1月15日 申請日期:2013年10月14日 優(yōu)先權(quán)日:2013年10月14日
【發(fā)明者】蔡小五, 高哲, 閆明, 梁超, 魏俊秀, 呂川 申請人:遼寧大學(xué)