過電壓保護電路的制作方法
【專利摘要】本發(fā)明涉及過電壓保護電路。提供通用串行總線(USB)保護電路。一種電路包括：多個第一晶體管，串聯(lián)連接在焊墊和地之間。該電路還包括：多個第二晶體管，串聯(lián)連接在所述焊墊和供給電壓之間。該電路還包括：控制電路，對于所述多個第一晶體管中的每一個以及所述多個第二晶體管中的每一個施加相應的偏置電壓。偏置電壓被配置為：當焊墊的焊墊電壓處于標稱電壓范圍內(nèi)時，斷開所述多個第一晶體管并且斷開所述多個第二晶體管；當焊墊電壓增加到高于標稱電壓范圍時，順序地接通所述多個第一晶體管；并且當焊墊電壓減小到低于標稱電壓范圍時，順序地接通所述多個第二晶體管。
【專利說明】過電壓保護電路

【技術領域】
[0001 ] 本發(fā)明涉及集成電路，更具體地講，涉及過電壓保護電路。

【背景技術】
[0002]通用串行總線(USB) 3.0接口需要針對USB2的后向兼容性。另一方面，USB2.0輸入/輸出是利用3.3V信號發(fā)送而設計的。另一方面，USB3.0是使用分開的針腳的低壓差分。由于互補金屬氧化物半導體(CMOS)技術朝著更小的裝置發(fā)展，3.3V器件的支持正變得更加難以實現(xiàn)并且對于32nm以下的所有技術增加處理步驟和成本。從片上系統(tǒng)的角度看，更多的集線器類型芯片功能正在移動到主線處理器或者更快的技術的節(jié)點集線器芯片上。因此，需要把USB2.0和USB3.0集成到裸芯片(die)上。
[0003]為了邏輯性能而調(diào)整先進技術，并且通常為其它應用提供第二厚氧化物器件。隨著基底技術更積極地發(fā)展，厚氧化物傾向于具有更低電壓支持。例如，許多32nm厚氧化物器件是標稱1.8V器件。然而，這種1.8V器件通常不適合與在USB2.0中使用的3.3V電路一起使用。


【發(fā)明內(nèi)容】

[0004]在本發(fā)明的第一方面，有一種電路，該電路包括:多個第一晶體管，串聯(lián)連接在焊墊和地之間。該電路還包括:多個第二晶體管，串聯(lián)連接在所述焊墊和供給電壓之間。該電路還包括:控制電路，對于所述多個第一晶體管中的每一個以及所述多個第二晶體管中的每一個施加相應的偏置電壓。偏置電壓被配置為:當焊墊的焊墊電壓處于標稱電壓范圍內(nèi)時，斷開所述多個第一晶體管并且斷開所述多個第二晶體管；當焊墊電壓增加到高于標稱電壓范圍時，順序地接通所述多個第一晶體管；并且當焊墊電壓減小到低于標稱電壓范圍時，順序地接通所述多個第二晶體管。
[0005]在本發(fā)明的另一方面，存在一種電路，該電路包括:下拉電路，包括串聯(lián)連接在通用串行總線(USB)電路的焊墊和地之間的第一 PFET和第二 PFET。該電路還包括:上拉電路，包括串聯(lián)連接在所述焊墊和供給電壓之間的第一 NFET和第二 NFET。該電路還包括:控制電路，該控制電路:在焊墊上的過電壓狀況期間順序地接通第一 PFET和第二 PFET ;并且在焊墊上的欠壓狀況期間順序地接通第一 NFET和第二 NFET。焊墊電壓具有標稱最小值和標稱最大值，并且第一 PFET、第二 PFET、第一 NFET和第二 NFET中的每一個具有小于焊墊電壓標稱最大值的標稱電壓。
[0006]在本發(fā)明的另一方面，存在一種保護電路的方法，該方法包括:基于處于由標稱最小值和標稱最大值定義的范圍內(nèi)的通用串行總線(USB)電路的差分信號線的焊墊電壓，斷開第一 PFET、第二 PFET、第一 NFET 和第二 NFET，其中第一 PFET、第二 PFET、第一 NFET 和第二NFET中的每一個具有小于標稱最大值的標稱電壓。該方法還包括:通過基于焊墊電壓增加到高于標稱最大值而順序地接通第一 PFET和第二 PFET來對焊墊電壓進行箝位。該方法還包括:通過基于焊墊電壓減小到低于標稱最小值而順序地接通第一 NFET和第二 NFET來對焊墊電壓進行箝位。
[0007]在本發(fā)明的另一方面，提供一種有形地實現(xiàn)在機器可讀存儲介質(zhì)中以用于設計、制造或測試集成電路的設計結構。該設計結構包括本發(fā)明的結構。在另外的實施例中，在機器可讀數(shù)據(jù)存儲介質(zhì)上編碼的硬件描述語言(HDL)設計結構包括元件，所述元件當在計算機輔助設計系統(tǒng)中處理時產(chǎn)生用于在包括本發(fā)明的結構的時鐘分配網(wǎng)絡中重復利用能量的電路的機器可執(zhí)行表示。在另外的實施例中，提供一種用于產(chǎn)生保護電路的功能設計模型的計算機輔助設計系統(tǒng)中的方法。該方法包括產(chǎn)生保護電路的構成元件的功能表示。

【專利附圖】

【附圖說明】
[0008]通過本發(fā)明的示例性實施例的非限制性例子，參照標注的多個附圖在下面的詳細描述中描述本發(fā)明。
[0009]圖1顯示具有根據(jù)本發(fā)明的各方面的電路的USB收發(fā)器模塊；
[0010]圖2顯示施加于根據(jù)本發(fā)明的各方面的電路的過電壓和欠電壓測試波形；
[0011]圖3-5顯示根據(jù)本發(fā)明的各方面的電路的示圖；
[0012]圖6顯示根據(jù)本發(fā)明的各方面的電路的操作的仿真數(shù)據(jù)；以及
[0013]圖7是在半導體設計、制造和/或測試中使用的設計過程的流程圖。

【具體實施方式】
[0014]本發(fā)明涉及集成電路，更具體地講，涉及過電壓保護電路。根據(jù)本發(fā)明的各方面，存在一種用于具有標稱電壓的USB收發(fā)器的過電壓保護電路,利用具有小于USB標稱電壓的上限的標稱電壓的場效應晶體管(FET)構造該過電壓保護電路。在實施例中，USB收發(fā)器具有3.3V的標稱電壓范圍，并且過電壓保護電路包括堆疊的1.8V晶體管。在實現(xiàn)方式中，保護電路包括作為上拉電路串聯(lián)連接在焊墊和軌電壓之間的多個1.8V NFET和作為下拉電路串聯(lián)連接在焊墊和地之間的多個1.8V PFET0
[0015]根據(jù)本發(fā)明的各方面，在過電壓情況下，焊墊和地之間的總電壓基本均等地分配在所述多個PFET之間，使得每一個PFET具有基本相同的漏極至源極電壓(VDS)。在欠電壓情況下，焊墊和軌之間的總電壓基本均等地分配在所述多個NFET之間，使得每一個PFET具有基本相同的漏極至源極電壓(VDS)。偏置電壓被施加于每個NFET和PFET的柵極以在過電壓或欠電壓事件期間控制每個晶體管何時接通和斷開。NFET和PFET的數(shù)量和偏置電壓被配置為防止每個晶體管的漏極至源極電壓超過該晶體管的額定電壓。以這種方式，本發(fā)明的實現(xiàn)方式使用1.8V器件為可能經(jīng)歷高達+4.6V的輸入信號過沖(例如，過電壓狀況)和低至-1.0V的下沖(例如，欠電壓狀況)的3.3VUSB2.0收發(fā)器提供保護電路。
[0016]圖1顯示包括根據(jù)本發(fā)明的各方面的保護電路15的USB收發(fā)器電路10。收發(fā)器電路10是包括傳統(tǒng)的驅(qū)動器20和接收器25并且具有OV和3.3V之間的標稱信號電壓的USB2.0電路。在實施例中，保護電路15連接到差分信號線(例如，Data+線和Data-線)，并且形成在收發(fā)器電路的內(nèi)部(例如，形成在同一集成電路芯片中)。在實施例中，保護電路15可包括啟用/禁用針腳30，使得能夠控制保護電路15以僅在接收器模式下而不在驅(qū)動器模式下操作。
[0017]圖2顯示包括連接到壓力評估電路35的保護電路15的收發(fā)器電路10。在實施例中，Data+或Data- (dp/dn)針腳連接到電阻元件40和電壓源45，電壓源45產(chǎn)生具有-1.0V最小值和+4.6V最大值的波形47。電阻元件40可以為大約39歐姆，但本發(fā)明不限于這種實現(xiàn)方式。壓力評估電路35代表符合USB2.0規(guī)范的最大輸入波形。本發(fā)明的實現(xiàn)方式在保護電路15中使用1.8V晶體管以滿足由壓力評估電路35代表的壓力標準，例如具有預定義的跳變時間(例如，4-20ns)的輸入波形中的-1.0V下沖和+4.6V過沖。
[0018]圖3顯示根據(jù)本發(fā)明的各方面的保護電路15的方框圖。在實施例中，電路15包括節(jié)點50，節(jié)點50對應于在電阻元件40和電壓源45的下游連接到USB收發(fā)器電路(例如，電路10)的Data+和Data-線(例如，dp/dn針腳)之一的焊墊(PAD)。該焊墊具有基于來自電壓源45的輸入電壓(Vin)的焊墊電壓(Vpad)。電路15的下拉箝位部分55包括串聯(lián)連接在節(jié)點50和地65之間的多個P型FET (PFET)器件60a_n。上拉箝位部分70包括串聯(lián)連接在節(jié)點50和供壓軌80 (例如，VDD)之間的多個η型FET (NFET)器件75a_n。
[0019]在實施例中，VDD是3.3V并且所有器件60a_n和75a_n是1.8V MOSFET器件(例如，具有1.8V的標稱電壓的FET)。在實施例中，每個部分55和70中的晶體管的數(shù)量等于二(n=2);然而，本發(fā)明不限于這個數(shù)量，并且根據(jù)諸如VDD和每個晶體管的設計電壓的參數(shù)可以使用任何合適的數(shù)量(η)。例如，每個堆(stack)中的晶體管的數(shù)量可以是三個或更多(n>2)，這允許對于相同的3.3VVDD使用更低電壓晶體管(例如，1.5V)。
[0020]仍然參照圖3，保護電路15包括控制部分85(例如，控制電路)。在實施例中，控制部分85包括向每個PFET60a-n的柵極提供相應偏置電壓90a_n并且向每個NFET75a_n的柵極提供相應偏置電壓95a_n的電路。根據(jù)本發(fā)明的各方面，偏置電壓90a_n和95a_n被配置為在由電壓源45提供的電壓上升高于3.3V至4.6V時(例如，在過電壓狀況期間)斷開NFET75a-n并且順序地接通PFET60a_n。此外，偏置電壓90a_n和95a_n被配置為在由電壓源45提供的電壓下降低于0.0V至-1.0V時(例如，在欠電壓狀況期間)斷開PFET60a-n并且順序地接通NFET75a-n。
[0021]在實施例中，構造并且安排PFET60a_n的偏置電壓90a_n和閾值電壓，以使得從Vpad到地的總電壓在過沖狀況期間(例如，當Vin=4.6V時)基本上均等地分配在PFET60a-n之間，并且還使得每個PFET60a-n的漏極至源極電壓(VDS)在過沖狀況期間不超過1.8V。類似地，構造并且安排NFET75a-n的偏置電壓95a_n和閾值電壓，以使得從Vpad到VDD的總電壓在下沖狀況期間(例如，當Vin=-L OV時)基本上均等地分配在NFET75a_n之間，并且還使得每個NFET75a-n的漏極至源極電壓(VDS)在下沖狀況期間不超過1.8V。以這種方式，本發(fā)明的實現(xiàn)方式使用1.8V晶體管為3.3V USB收發(fā)器電路提供過電壓和欠電壓保護。
[0022]圖4顯示根據(jù)本發(fā)明的各方面的保護電路15’的示例性實現(xiàn)方式。在實施例中，在每個箝位部分55和70中存在兩個晶體管(n=2)，以使得1.8V PFET Pl和P2串聯(lián)連接在節(jié)點50和地65之間并且1.8V NFET NI和N2串聯(lián)連接在節(jié)點50和軌電壓80 (VDD)之間?？刂撇糠?5將偏置電壓VGPl施加于Pl的柵極，將偏置電壓VGP2施加于P2的柵極，將偏置電壓VGNl施加于NI的柵極，并且將偏置電壓VGN2施加于N2的柵極。
[0023]在實施例中，NFET N3的源極連接到NI的柵極，并且N3的漏極連接到N2的柵極。焊墊電壓Vpad被施加于N3的柵極。NI的柵極還經(jīng)電阻器Rl連接到分壓器，該分壓器包括串聯(lián)連接在VDD和地之間的電阻器R3和柵極漏極相連接的NFET N4。類似地，PFET P3的源極連接到Pl的柵極，并且P3的漏極連接到P2的柵極。焊墊電壓Vpad被施加于P3的柵極。Pl的柵極還經(jīng)電阻器R2連接到分壓器，該分壓器包括串聯(lián)連接在VDD和地之間的電阻器R5和柵極漏極相連接的PFET P4。
[0024]根據(jù)本發(fā)明的各方面，調(diào)整R3、N4和Rl的大小以使VGNl為大約1.8V。類似地，調(diào)整R5、P4和R2的大小以使VGPl為大約1.8V。VGN2和VGP2是分別稍微小于VGNl和VGPl的穩(wěn)態(tài)DC電壓。例如，可使用分壓器或其它合適電路從VDD獲得VGN2和VGP2，并且當VGNl和VGPl是1.8V時，VGN2和VGP2可具有處于大約1.5V至1.7V的范圍中的值。然而，本發(fā)明不限于這些特定電壓，并且可在本發(fā)明的范圍內(nèi)使用任何合適的偏置電壓VGN1、VGN2.VGP1和 VGP2。
[0025]仍然參照圖4，配置Pl和VGP1，以使得當Vin在0.0V和3.3V之間時，Pl斷開。類似地，配置NI和VGNl,以使得當Vin在0.0V和3.3V之間時，NI斷開。以這種方式，當Vin處于正常的0.0V至3.3V工作范圍中時，下拉部分55和上拉部分70都斷開。
[0026]在過電壓狀況期間的操作中，Vin上升高于3.3V并且朝著4.6V上升，這使Vpad增加為高于正常操作的上閾值(例如，高于VDD)。NI在這種狀況下保持斷開，因為它的源極電壓(Vpad)超過它的柵極電壓VGNl (例如，大約1.8V)，并且這使上拉部分70保持斷開。另一方面，當Vpad由于Vin上升超過3.3V而充分地超過VGPl時，Pl接通。在實施例中，P2不與Pl同時接通。而是將P2的閾值電壓和VGP2的大小配置為使得P2在Pl已開始導電之后的一定時間內(nèi)保持斷開。然而，當Vpad繼續(xù)上升(例如，由于Vin繼續(xù)朝著4.6V上升)時，在Pl和P2之間的節(jié)點100(例如，在P2的源極)的電壓最終上升高于VGP2(例如在P2的柵極)，并且這使P2開始導電，這完成了節(jié)點50和地65之間的導電路徑，該導電路徑把Vpad下拉到容許界限內(nèi)(例如,箝位Vpad)。
[0027]相反，在欠電壓狀況期間，Vin下降低于0.0V并且朝著-1.0V下降，這使Vpad減小而低于正常操作的下閾值(例如，低于地)。Pi在這種狀況下斷開，因為它的源極電壓(Vpad)小于它的柵極電壓VGPl (例如，大約1.8V)，并且這使下拉部分55保持斷開。另一方面，當Vpad充分地下降低于VGNl時，NI接通。類似于Pl和P2的順序接通，N2的閾值電壓和VGN2的大小被配置為使得N2在NI已開始導電之后的一定時間內(nèi)保持斷開。然而，當Vpad繼續(xù)下降(例如，由于Vin繼續(xù)朝著-1.0V下降)時，在NI和N2之間的節(jié)點105 (例如，在N2的源極)的電壓最終下降低于VGN2 (例如，在N2的柵極)，并且這使N2開始導電，這完成了節(jié)點50和VDD之間的導電路徑，該導電路徑把Vpad上拉到容許界限內(nèi)(例如，箝位 Vpad) ο
[0028]在實施例中，配置Pl和P2的閾值電壓以及VGPl和VGP2的大小，以使得Pl和P2中的每一個的柵極至源極電壓(VGS)和漏極至源極電壓(VDS)在過電壓狀況期間不超過
1.8V。例如，當Pl和P2都接通時，跨Pl和P2中的每一個的電壓基本等于(Vpad-地)/(η)，其中在這個例子中，n=2。以這種方式，當Vin上升到最大值4.6V時，3.6V的對應Vpad基本均勻地分配在Pl和P2之間，使得Pl和P2中的每一個具有大約1.8V的VDS。還配置NI和N2的閾值電壓以及VGNl和VGN2的大小，以使得NI和N2中的每一個的柵極至源極電壓(VGS)和漏極至源極電壓(VDS)在欠電壓狀況期間不超過1.8V。以這種方式，可在3.3VUSB2.0收發(fā)器電路的箝位電路(例如，保護電路)中使用1.8V器件，S卩，保護器件具有小于收發(fā)器電路的標稱最大電壓(3.3V)的標稱電壓(1.8V)。
[0029]仍然參照圖4，電路15’可包括位于N2和VDD之間的電阻元件R4以及位于P2和地之間的電阻元件R6。在實施例中，選擇由R4提供的電阻的大小以把節(jié)點105的點設置為NI和N2的阻抗劃分器。類似地，選擇由R6提供的電阻的大小以把節(jié)點100的點設置為Pl和P2的阻抗劃分器。當Pl和P2斷開時，節(jié)點100自偏置，并且當NI和N2斷開時，節(jié)點105自偏置。
[0030]另外，根據(jù)下面的式子，設置電阻元件R2和Rl以下降大約100至200mV，其中IDS是漏極至源極電流并且VDS是漏極至源極電壓:
[0031]100-200mV=IDSP3*R2,當 VDSP3〈0.5V 時(I)
[0032]100-200mV=IDSN3*Rl，當 VDSN3〈0.5V 時(2)
[0033]可選擇電阻元件R3和R5的大小以設置VGPl和VGNl的電平。例如，當P3斷開時，由IDSP4*R5設置VGPl，并且當N3斷開時，由(VDD-1DSn4) *R3設置VGNl。
[0034]繼續(xù)參照圖4，N3提供VGNl的調(diào)制并且P3提供VGPl的調(diào)制。在實施例中，VGPl為大約1.8V, VGP2小于VGPl，并且當P3接通時，P3提供VGPl的大約100_200mV調(diào)制。這個調(diào)制把VGPl拉至更接近VGP2 (例如，當P3接通時，更低的VGP1)，這影響Pl的柵極電壓，該柵極電壓能夠被用于設置當Vpad變高時Pl開始導電的點。類似地，當VGNl為大約1.8V并且VGN2小于VGNl時，當N3接通時，N3提供VGNl的大約100_200mV調(diào)制。這個調(diào)制把VGNl拉至更接近VGN2，這影響NI的柵極電壓，該柵極電壓能夠被用于設置當Vpad變低時NI開始導電的點。
[0035]圖5顯示根據(jù)本發(fā)明的各方面的保護電路15”的另一示例性實現(xiàn)方式。圖5的保護電路15”包含與圖4的電路15’相同的元件，并且相同的標號指示相同的元件。在電路15”中，N3的漏極連接到NI和N2之間的節(jié)點105 (替代于像電路15’中一樣連接到N2的柵極)。此外，在電路15”中，P3的漏極連接到Pl和P2之間的節(jié)點100 (替代于像電路15’中一樣連接到P2的柵極)。以這種方式，當P3接通時，P3為節(jié)點105提供固定偏壓。特別地，當P3接通時(例如，當Vpad變低并且Pl斷開時)，節(jié)點100的電壓被拉至VGP1，并且在節(jié)點100的這種高于地的上升，通過在Pl在Vpad隨后擺高時看到大約3.6V的源極電壓之前使Pl的漏極電壓偏置到大約1.8V，為Pl提供電壓保護。類似地，當N3接通時，N3為節(jié)點105提供固定偏壓。特別地，當N3接通時(例如，當Vpad變高并且NI斷開時)，節(jié)點105的電壓被拉至VGNl，并且在節(jié)點105的從VDD的這種下降，通過在NI在Vpad隨后擺低時看到大約-1.0V的源極電壓之前使NI的漏極電壓偏置，為NI提供電壓保護。
[0036]圖6顯示在電路15’中線605的電壓Vin和線610的dp/dn的電壓的圖表。該圖表描述根據(jù)本發(fā)明的各方面的使用兩個堆疊的1.8V器件減小4.6V和-1.0V的箝位。
[0037]圖7是在半導體設計、制造和/或測試中使用的設計過程的流程圖。圖7顯示例如在半導體IC邏輯設計、仿真、測試、布局和制造中使用的示例性設計流程900的方框圖。設計流程900包括用于處理設計結構的過程、機器和/或機構或者用于產(chǎn)生以上描述的設計結構并且在圖3-5中示出的設計結構和/或器件的在邏輯上或以其它方式在功能上等同的表示的裝置。由設計流程900處理和/或產(chǎn)生的設計結構可在機器可讀傳輸或存儲介質(zhì)上被編碼以包括數(shù)據(jù)和/或指令，所述數(shù)據(jù)和/或指令當在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或以其它方式處理時產(chǎn)生硬件部件、電路、器件或系統(tǒng)的在邏輯上、結構上、機械方面或另一方面在功能上等同的表示。機器包括但不限于在IC設計過程(諸如，設計、制造或仿真電路、部件、器件或系統(tǒng))中使用的任何機器。例如，機器可包括:光刻機、用于產(chǎn)生掩模的機器和/或裝備(例如，電子束直寫器)、用于仿真設計結構的計算機或裝備、在制造或測試過程中使用的任何設備或者用于把設計結構的在功能上等同的表示編程到任何介質(zhì)中的任何機器(例如，用于對可編程門陣列進行編程的機器)。
[0038]設計流程900可根據(jù)設計的表示的類型而不同。例如，用于建立專用IC(ASIC)的設計流程900可不同于用于設計標準部件的設計流程900或者不同于用于把設計實例化到可編程陣列(例如，由Altera? Inc.或Xilinx? inc.提供的可編程門陣列(PGA)或現(xiàn)場可編程門陣列(FPGA))中的設計流程900。
[0039]圖7示出包括優(yōu)選地由設計過程910處理的輸入設計結構920的多個這種設計結構。設計結構920可以是由設計過程910產(chǎn)生并且處理以產(chǎn)生硬件器件的邏輯等同的功能表示的邏輯仿真設計結構。設計結構920可還包括或者替代地包括數(shù)據(jù)和/或程序指令，所述數(shù)據(jù)和/或程序指令當由設計過程910處理時，產(chǎn)生硬件器件的物理結構的功能表示。無論是否表示功能和/或結構設計特征，都可使用諸如由核心開發(fā)者/設計者實現(xiàn)的電子計算機輔助設計(ECAD)產(chǎn)生設計結構920。當在機器可讀數(shù)據(jù)傳輸、門陣列或存儲介質(zhì)上編碼時，可由設計過程910內(nèi)的一個或多個硬件和/或軟件模塊訪問并且處理設計結構920以仿真或以其它方式在功能上表示電子部件、電路、電子或邏輯模塊、設備、器件或系統(tǒng)，諸如圖3-5中所示出的。如此，設計結構920可包括文件或者其它數(shù)據(jù)結構，所述其它數(shù)據(jù)結構包括人類和/或機器可讀源代碼、編譯結構和計算機可執(zhí)行代碼結構，當由設計或仿真數(shù)據(jù)處理系統(tǒng)處理時，這些數(shù)據(jù)結構在功能上仿真或以其它方式表示電路或其它級別的硬件邏輯設計。這種數(shù)據(jù)結構可包括硬件描述語言(HDL)設計實體、或者符合低級HDL設計語言(諸如，和/或高級設計語言(諸如，C或C++)和/或與之兼容的其它數(shù)據(jù)結構。
[0040]設計過程910優(yōu)選地采用并且包括用于合成、轉換或以其它方式處理圖3-5中示出的部件、電路、器件或邏輯結構的設計/仿真功能等同物以產(chǎn)生可包含設計結構(諸如，設計結構920)的網(wǎng)表980的硬件和/或軟件模塊。網(wǎng)表980可包括例如代表描述與集成電路設計中的其它元件和電路的連接的導線、分立部件、邏輯門、控制電路、I/O器件、模型等的列表的編譯的或以其它方式處理的數(shù)據(jù)結構?？筛鶕?jù)器件的設計規(guī)范和參數(shù)使用一次或多次重新合成網(wǎng)表980的迭代過程來合成網(wǎng)表980。與這里描述的其它設計結構類型一樣，網(wǎng)表980可被記錄在機器可讀數(shù)據(jù)存儲介質(zhì)上或者編程到可編程門陣列中。該介質(zhì)可以是非易失性存儲介質(zhì)，諸如磁盤驅(qū)動器或光盤驅(qū)動器、可編程門陣列、緊湊式閃存或其它閃存。另外，或者替代地，該介質(zhì)可以是系統(tǒng)或高速緩存、緩沖空間或者可經(jīng)互聯(lián)網(wǎng)或其它聯(lián)網(wǎng)的合適手段傳輸并且在中間存儲數(shù)據(jù)包的導電或光傳導器件和材料。
[0041]設計過程910可包括用于處理包括網(wǎng)表980的各種輸入數(shù)據(jù)結構類型的硬件和軟件模塊。這種數(shù)據(jù)結構類型可位于例如庫元件930內(nèi)，并且包括針對給定制造技術(例如，不同技術節(jié)點，32nm、45nm、90nm等)的一組常用的元件、電路和器件，包括模型、布局和符號表示。數(shù)據(jù)結構類型還可包括設計規(guī)范940、特征數(shù)據(jù)950、驗證數(shù)據(jù)960、設計規(guī)則970和測試數(shù)據(jù)文件985，測試數(shù)據(jù)文件985可包括輸入測試模式、輸出測試結果和其它測試信息。設計過程910還可包括例如標準機械設計過程，諸如壓力分析、熱分析、機械事件仿真、諸如鑄造、模制成型和模壓成型等的操作的過程仿真。機械設計領域的普通技術人員能夠理解在不脫離本發(fā)明的范圍和精神的情況下在設計過程910中使用的可能的機械設計工具和應用的范圍。設計過程910還可包括用于執(zhí)行標準電路設計過程(諸如，定時分析、驗證、設計規(guī)則檢查、放置和布線操作等)的模塊。
[0042]設計過程910采用并且包括邏輯和物理設計工具(諸如，HDL編譯器和仿真模型建立工具)以處理設計結構920以及一些或全部的描述的支持數(shù)據(jù)結構和任何另外的機械設計或數(shù)據(jù)(如果適用的話)，以產(chǎn)生第二設計結構990。
[0043]設計結構990以用于機械裝置和結構的數(shù)據(jù)交換的數(shù)據(jù)格式存在于存儲介質(zhì)或可編程門陣列上(例如，以IGES、DXF、Parasolid XT、JT、DRG或用于存儲或呈現(xiàn)這種機械設計結構的任何其它合適格式存儲的信息)。類似于設計結構920，設計結構990優(yōu)選地包括一個或多個文件、數(shù)據(jù)結構或其它計算機編碼的數(shù)據(jù)或指令，其存在于傳輸或數(shù)據(jù)存儲介質(zhì)上并且在由ECAD系統(tǒng)處理時產(chǎn)生圖3-5中示出的本發(fā)明的一個或多個實施例的在邏輯上或以其它方式在功能上等同的形式。在一個實施例中，設計結構990可包括在功能上仿真圖3-5中示出的器件的編譯的可執(zhí)行HDL仿真模型。
[0044]設計結構990還可采用用于集成電路的布局數(shù)據(jù)的交換的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如，以GDSII (GDS2)、GLU OASIS、映射文件或用于存儲這種設計數(shù)據(jù)結構的任何其它合適格式存儲的信息)。設計結構990可包括諸如以下信息，例如符號數(shù)據(jù)、映射文件、測試數(shù)據(jù)文件、設計內(nèi)容文件、制造數(shù)據(jù)、布局參數(shù)、導線、金屬的級別、通孔、形狀、用于通過制造線布線的數(shù)據(jù)、和制造商或其它設計者/開發(fā)者生產(chǎn)如上所述并且在圖3-5中示出的器件或結構所需的任何其它數(shù)據(jù)。設計結構990可隨后前進到階段995，在階段995，例如，設計結構990:下線(tape-out),發(fā)布給制造廠,發(fā)布給掩模公司，發(fā)送給另一設計公司，發(fā)送回顧客等。
[0045]在集成電路芯片的加工中使用如上所述的方法。所獲得的集成電路芯片能夠由加工廠以原始晶片形式(也就是說，作為具有多個未封裝的芯片的單個晶片)作為裸片分配或者以封裝形式分配。在后一種情況下，芯片被安裝在單芯片封裝(諸如，塑料載體，具有附于母板或其它高級載體的引線)中或者被安裝在多芯片封裝(諸如，具有表面互連或埋入式互連或這兩者的陶瓷載體)中。在任何情況下，芯片隨后被與其它芯片、分立電路元件和/或其它信號處理器件集成，作為(a)中間產(chǎn)品(諸如，母板)或(b)最終產(chǎn)品的一部分。最終產(chǎn)品能夠是從玩具和其它低端應用到具有顯示器、鍵盤或其它輸入器件和中央處理器的聞級計算機廣品的包括集成電路芯片的任何廣品。
[0046]提供本發(fā)明的各種實施例的描述用于說明的目的，而非意圖窮盡的或者局限于公開的實施例。在不脫離描述的實施例的范圍和精神的情況下，對于本領域普通技術人員而言，許多修改和變化將是清楚的。選擇這里使用的術語，以便最好地解釋實施例的原理、實際應用或相對于市場中發(fā)現(xiàn)的技術的技術改進，或者使本領域其他普通技術人員能夠理解這里公開的實施例。
【權利要求】
1.一種電路,包括: 多個第一晶體管，串聯(lián)連接在焊墊和地之間；以及 多個第二晶體管，串聯(lián)連接在焊墊和供給電壓之間； 控制電路，對于所述多個第一晶體管中的每一個以及所述多個第二晶體管中的每一個施加相應的偏置電壓， 其中所述偏置電壓被配置為:當焊墊的焊墊電壓處于標稱電壓范圍內(nèi)時，斷開所述多個第一晶體管并且斷開所述多個第二晶體管；當焊墊電壓增加到高于標稱電壓范圍時，順序地接通所述多個第一晶體管；并且當焊墊電壓減小到低于標稱電壓范圍時，順序地接通所述多個第二晶體管。
2.如權利要求1所述的電路，其中所述焊墊連接到收發(fā)器電路的差分信號線。
3.如權利要求2所述的電路，其中: 所述收發(fā)器電路是通用串行總線(USB) 2.0電路；以及 標稱電壓范圍是OV至3.3V。
4.如權利要 求3所述的電路，其中所述多個第一晶體管中的每一個和所述多個第二晶體管中的每一個具有1.8V的標稱電壓。
5.如權利要求1所述的電路，其中: 所述多個第一晶體管包括第一 PFET和第二 PFET ； 所述多個第二晶體管包括第一 NFET和第二 NFET。
6.如權利要求5所述的電路，還包括: 第三PFET，其中第三PFET的源極連接到第一 PFET的柵極并且焊墊電壓被施加于第三PFET的柵極；和 第三NFET，其中第三NFET的源極連接到第一 NFET的柵極并且焊墊電壓被施加于第三NFET的柵極。
7.如權利要求6所述的電路，其中: 第三PFET的漏極連接到第二 PFET的柵極；以及 第三NFET的漏極連接到第二 NFET的柵極。
8.如權利要求6所述的電路，其中: 第三PFET的漏極連接到第一 PFET的漏極和第二 PFET的源極； 第三NFET的漏極連接到第一 NFET的漏極和第二 NFET的源極。
9.如權利要求5所述的電路，其中: 施加于第二 PFET的偏置電壓小于施加于第一 PFET的偏置電壓；以及 施加于第二 NFET的偏置電壓小于施加于第一 NFET的偏置電壓。
10.一種電路,包括: 下拉電路，包括串聯(lián)連接在通用串行總線(USB)電路的焊墊和地之間的第一PFET和第二 PFET ； 上拉電路，包括串聯(lián)連接在所述焊墊和供給電壓之間的第一 NFET和第二 NFET ;和控制電路，該控制電路:在所述焊墊上的過電壓狀況期間順序地接通第一 PFET和第二PFET ;并且在所述焊墊上的欠電壓狀況期間順序地接通第一 NFET和第二 NFET， 其中焊塾電壓具有標稱最小值和標稱最大值；以及第一 PFET、第二 PFET、第一 NFET和第二 NFET中的每一個具有小于焊墊電壓標稱最大值的標稱電壓。
11.如權利要求10所述的電路，其中所述控制電路把第一偏壓施加于第一PFET，把第二偏壓施加于第二 PFET,把第三偏壓施加于第一 NFET,并且把第四偏壓施加于第四NFET。
12.如權利要求11所述的電路，其中所述控制電路基于焊墊電壓調(diào)制第一偏壓和第三偏壓。
13.如權利要求12所述的電路，其中: 當焊墊電壓小于焊墊電壓標稱最小值時，控制電路調(diào)制第一偏壓；以及 當焊墊電壓大于焊墊電壓標稱最大值時，控制電路調(diào)制第三偏壓。
14.如權利要求11所述的電路，其中: 當焊墊電壓小于焊墊電壓標稱最小值時，控制電路給第一 PFET和第二 PFET之間的第一節(jié)點加偏壓；以及 當焊墊電壓大于焊墊電壓標稱最大值時，控制電路給第一 NFET和第二 NFET之間的第二節(jié)點加偏壓。
15.如權利要求11所述的電路，其中: 第二偏壓小于第一偏壓；以及 第四偏壓小于第三偏壓。
16.如權利要求10所述的電路，其中: 焊墊電壓標稱最小值是OV ； 焊墊電壓標稱最大值是3.3V ;以及 第一 PFET、第二 PFET、第一 NFET和第二 NFET中的每一個的標稱電壓是1.8V。
17.如權利要求10所述的電路，還包括: 第三PFET，其中第三PFET的源極連接到第一 PFET的柵極并且焊墊電壓被施加于第三PFET的柵極；和 第三NFET，其中第三NFET的源極連接到第一 NFET的柵極并且焊墊電壓被施加于第三NFET的柵極。
18.如權利要求17所述的電路，其中: 第三PFET的漏極連接到第二 PFET的柵極；以及 第三NFET的漏極連接到第二 NFET的柵極。
19.如權利要求17所述的電路，其中: 第三PFET的漏極連接到第一 PFET的漏極和第二 PFET的源極； 第三NFET的漏極連接到第一 NFET的漏極和第二 NFET的源極。
20.一種保護電路的方法，包括: 基于處于由標稱最小值和標稱最大值定義的范圍內(nèi)的通用串行總線(USB)電路的差分信號線的焊墊電壓，斷開第一 PFET、第二 PFET、第一 NFET和第二 NFET，其中第一 PFET、第二 PFET、第一 NFET和第二 NFET中的每一個具有小于標稱最大值的標稱電壓； 通過基于焊墊電壓增加到高于標稱最大值而順序地接通第一 PFET和第二 PFET來對焊墊電壓進行箝位；以及 通過基于焊墊電壓減小到低于標稱最小值而順序地接通第一 NFET和第二 NFET來對焊墊電壓進行 箝位。
【文檔編號】H02H7/20GK104052030SQ201410094036
【公開日】2014年9月17日 申請日期:2014年3月14日 優(yōu)先權日:2013年3月15日
【發(fā)明者】D·M·德勒普斯 申請人:國際商業(yè)機器公司