開關(guān)電源電路及方法
【專利摘要】本申請公開了一種開關(guān)電源電路及方法。所述開關(guān)電源電路包括：輸入端口、輸出端口、功率級、諧振槽、時(shí)鐘信號產(chǎn)生器、極性判斷電路、控制與邏輯電路、邏輯延時(shí)電路及驅(qū)動(dòng)電路。所述開關(guān)電源電路能有效檢測出系統(tǒng)是否將進(jìn)入容性模式，從而避免系統(tǒng)處于容性工作模式。
【專利說明】
開關(guān)電源電路及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電子電路，更具體地說，本發(fā)明涉及一種開關(guān)電源電路及方法。
【背景技術(shù)】
[0002]開關(guān)電源電路由于高效率，在電源轉(zhuǎn)換領(lǐng)域得到了廣泛應(yīng)用。在應(yīng)用中，開關(guān)電源電路的開關(guān)頻率通常被設(shè)置得比較高，以減小無源器件(如變壓器、濾波器)的尺寸。但高的開關(guān)頻率使得開關(guān)損耗較大。為了減小開關(guān)損耗的同時(shí)保持較高的開關(guān)頻率，引入了諧振技術(shù)。諧振技術(shù)通常在開關(guān)電源電路的功率級和輸出負(fù)載之間耦接由電感和電容構(gòu)成的諧振槽，并通過調(diào)節(jié)開關(guān)電源電路的開關(guān)頻率來調(diào)節(jié)輸出功率。
[0003]圖1示意性地示出了使用諧振技術(shù)的開關(guān)電源電路的電路增益Gain隨頻率f變化的曲線圖，其中f為歸一化的頻率。圖1示出了電路的品質(zhì)因數(shù)Q為1、0.3和0.15時(shí)的三條曲線圖。圖1所示陰影部分諧振槽中電容起主導(dǎo)作用，此時(shí)電路的工作模式被定義為容性模式；而在陰影部分外部，諧振槽中電感起主導(dǎo)作用，此時(shí)電路的工作模式被定義為感性模式。當(dāng)系統(tǒng)的開關(guān)頻率位于諧振頻率f；的左側(cè)時(shí)，如果此時(shí)突發(fā)重載，或者甚至短路的情形，即Q值突然變大，那么開關(guān)電源電路會(huì)由正常感性區(qū)進(jìn)入容性區(qū)。在感性模式下，功率級中的功率開關(guān)可被控制為零電壓開通(zero voltage switching,ZVS)。相反的,容性模式應(yīng)該被避免。在容性模式下，功率級中的功率開關(guān)不能被控制為零電壓開通，使得開關(guān)損耗增大。更為嚴(yán)重的是，在容性模式下，功率開關(guān)的寄生二極管將會(huì)出現(xiàn)反向恢復(fù)問題，導(dǎo)致上下功率開關(guān)直通，而直通問題將很可能損壞功率開關(guān)。因此在電路控制中，有必要對電路的工作模式進(jìn)行檢測以避免容性模式。
【發(fā)明內(nèi)容】
[0004]因此本發(fā)明的目的在于解決現(xiàn)有技術(shù)的上述技術(shù)問題，提出一種改進(jìn)的開關(guān)電源電路及方法。
[0005]為實(shí)現(xiàn)上述目的，本發(fā)明提出了一種開關(guān)電源電路，包括:輸入端口，接收輸入電壓；輸出端口，提供輸出電壓；功率級，所述功率級包括串聯(lián)耦接在輸入端口和參考地之間的第一功率開關(guān)和第二功率開關(guān)；諧振槽，耦接在第一功率開關(guān)和第二功率開關(guān)的串聯(lián)耦接節(jié)點(diǎn)和輸出端口之間，所述諧振槽包括諧振電感和諧振電容；時(shí)鐘信號產(chǎn)生器，提供時(shí)鐘信號；極性判斷電路，接收表征流過諧振電感的電流的電流采樣信號和時(shí)鐘信號，所述極性判斷電路基于電流采樣信號和時(shí)鐘信號產(chǎn)生容性判斷信號；控制與邏輯電路，耦接至?xí)r鐘信號產(chǎn)生器和極性判斷電路，接收時(shí)鐘信號和容性判斷信號，并基于時(shí)鐘信號和容性判斷信號產(chǎn)生第一邏輯信號和第二邏輯信號；邏輯延時(shí)電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，并基于第一邏輯信號和第二邏輯信號產(chǎn)生第一邏輯延時(shí)信號和第二邏輯延時(shí)信號；驅(qū)動(dòng)電路，耦接至邏輯延時(shí)電路接收第一邏輯延時(shí)信號和第二邏輯延時(shí)信號，產(chǎn)生第一驅(qū)動(dòng)信號和第二驅(qū)動(dòng)信號，用以分別控制第一功率開關(guān)和第二功率開關(guān)的運(yùn)行。
[0006]為實(shí)現(xiàn)上述目的，本發(fā)明還提出了一種開關(guān)電源電路，包括:輸入端口，接收輸入電壓；輸出端口，提供輸出電壓；功率級，所述功率級包括串聯(lián)耦接在輸入端口和參考地之間的第一功率開關(guān)和第二功率開關(guān)；諧振槽，耦接在第一功率開關(guān)和第二功率開關(guān)的串聯(lián)耦接節(jié)點(diǎn)和輸出端口之間，所述諧振槽包括諧振電感和諧振電容；時(shí)鐘信號產(chǎn)生器，提供時(shí)鐘信號；極性判斷電路，接收表征流過諧振電感的電流的電流采樣信號和時(shí)鐘信號，所述極性判斷電路基于電流采樣信號和時(shí)鐘信號產(chǎn)生容性判斷信號；控制與邏輯電路，耦接至?xí)r鐘信號產(chǎn)生器和極性判斷電路，接收時(shí)鐘信號和容性判斷信號，并基于時(shí)鐘信號和容性判斷信號產(chǎn)生第一邏輯信號和第二邏輯信號；中間電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，并基于第一邏輯信號和第二邏輯信號產(chǎn)生第一邏輯延時(shí)信號和第二邏輯延時(shí)信號；驅(qū)動(dòng)電路，耦接至中間電路接收第一邏輯延時(shí)信號和第二邏輯延時(shí)信號，產(chǎn)生第一驅(qū)動(dòng)信號和第二驅(qū)動(dòng)信號，用以分別控制第一功率開關(guān)和第二功率開關(guān)的運(yùn)行。
[0007]為實(shí)現(xiàn)上述目的，本發(fā)明還提出了一種用于開關(guān)電源電路的方法，所述開關(guān)電源電路接收輸入電壓，產(chǎn)生輸出電壓，所述開關(guān)電源電路包括功率級和諧振槽，所述功率級具有串聯(lián)耦接的第一功率開關(guān)和第二功率開關(guān)，所述諧振槽包括諧振電感和諧振電容，所述方法包括:提供具有50%占空比的時(shí)鐘信號和反相時(shí)鐘信號，所述時(shí)鐘信號和反相時(shí)鐘信號互補(bǔ)；提供表征流過諧振電感的電流的電流采樣信號；檢測所述電流采樣信號的方向:若在反相時(shí)鐘信號的上升沿所述方向?yàn)檎以跁r(shí)鐘信號的上升沿所述方向?yàn)樨?fù)，根據(jù)第一功率開關(guān)和第二功率開關(guān)串聯(lián)耦接節(jié)點(diǎn)處的電壓提供死區(qū)時(shí)間信號；反之，若在反相時(shí)鐘信號的上升沿所述方向?yàn)樨?fù)或在時(shí)鐘信號的上升沿所述方向?yàn)檎?，提供定時(shí)信號，根據(jù)定時(shí)信號提供當(dāng)前開關(guān)周期的死區(qū)時(shí)間信號；響應(yīng)時(shí)鐘信號、反相時(shí)鐘信號和死區(qū)時(shí)間信號，產(chǎn)生第一邏輯信號和第二邏輯信號；對所述第一邏輯信號和第二邏輯信號進(jìn)行延時(shí)，產(chǎn)生第一邏輯延時(shí)信號和第二邏輯延時(shí)信號，用以分別控制第一功率開關(guān)和第二功率開關(guān)的運(yùn)行。
[0008]根據(jù)本發(fā)明各方面的上述開關(guān)電源電路及方法，能有效檢測出系統(tǒng)是否將進(jìn)入容性模式，從而避免系統(tǒng)工作在容性模式下。
【專利附圖】
【附圖說明】
[0009]圖1示意性地示出了使用諧振技術(shù)的開關(guān)電源電路的電路增益Gain隨頻率f變化的曲線圖；
[0010]圖2為根據(jù)本發(fā)明實(shí)施例的開關(guān)電源電路100的電路結(jié)構(gòu)示意圖；
[0011]圖3示意性地示出了根據(jù)本發(fā)明實(shí)施例的開關(guān)電源電路200的電路結(jié)構(gòu)圖；
[0012]圖4示意性地示出了根據(jù)本發(fā)明實(shí)施例的極性判斷電路106的電路結(jié)構(gòu)圖；
[0013]圖5示意性地示出了根據(jù)本發(fā)明實(shí)施例的控制與邏輯電路107的電路結(jié)構(gòu)圖；
[0014]圖6示意性地示出了根據(jù)本發(fā)明實(shí)施例的邏輯延時(shí)電路108的電路結(jié)構(gòu)圖；
[0015]圖7示意性地示出了根據(jù)本發(fā)明實(shí)施例的時(shí)鐘信號產(chǎn)生器105的電路結(jié)構(gòu)圖；
[0016]圖8示意性地示出了圖2和圖3所示開關(guān)電源電路100與200中各信號的時(shí)序波形圖；
[0017]圖9示意性地示出了根據(jù)本發(fā)明實(shí)施例的開關(guān)電源電路300的電路結(jié)構(gòu)圖；
[0018]圖10示意性地示出了圖9所示開關(guān)電源電路300中各信號的時(shí)序波形圖；
[0019]圖11示意性地示出了根據(jù)本發(fā)明實(shí)施例的極性判斷電路106-1的電路結(jié)構(gòu)圖；
[0020]圖12示意性示出了根據(jù)本發(fā)明實(shí)施例的用于開關(guān)電源電路的方法流程圖300。
【具體實(shí)施方式】
[0021]下面將詳細(xì)描述本發(fā)明的具體實(shí)施例，應(yīng)當(dāng)注意，這里描述的實(shí)施例只用于舉例說明，并不用于限制本發(fā)明。在以下描述中，為了提供對本發(fā)明的透徹理解，闡述了大量特定細(xì)節(jié)。然而，對于本領(lǐng)域普通技術(shù)人員顯而易見的是:不必采用這些特定細(xì)節(jié)來實(shí)行本發(fā)明。在其他實(shí)例中，為了避免混淆本發(fā)明，未具體描述公知的電路、材料或方法。
[0022]在整個(gè)說明書中，對“ 一個(gè)實(shí)施例”、“實(shí)施例”、“ 一個(gè)示例”或“示例”的提及意味著:結(jié)合該實(shí)施例或示例描述的特定特征、結(jié)構(gòu)或特性被包含在本發(fā)明至少一個(gè)實(shí)施例中。因此，在整個(gè)說明書的各個(gè)地方出現(xiàn)的短語“在一個(gè)實(shí)施例中”、“在實(shí)施例中”、“一個(gè)示例”或“示例”不一定都指同一實(shí)施例或示例。此外，可以以任何適當(dāng)?shù)慕M合和/或子組合將特定的特征、結(jié)構(gòu)或特性組合在一個(gè)或多個(gè)實(shí)施例或示例中。此外，本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，在此提供的附圖都是為了說明的目的，并且附圖不一定是按比例繪制的。應(yīng)當(dāng)理解，當(dāng)稱元件“耦接到”或“連接到”另一元件時(shí)，它可以是直接耦接或耦接到另一元件或者可以存在中間元件。相反，當(dāng)稱元件“直接耦接到”或“直接連接到”另一元件時(shí)，不存在中間元件。相同的附圖標(biāo)記指示相同的元件。這里使用的術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)列出的項(xiàng)目的任何和所有組合。
[0023]圖2為根據(jù)本發(fā)明實(shí)施例的開關(guān)電源電路100的電路結(jié)構(gòu)示意圖。在圖2所示實(shí)施例中，所述開關(guān)電源電路100包括:輸入端口 101，接收輸入電壓VIN;輸出端口 102，提供輸出電壓V。；功率級103，所述功率級103包括串聯(lián)耦接在輸入端口 101和參考地之間的第一功率開關(guān)31和第二功率開關(guān)32 ;諧振槽104，耦接在第一功率開關(guān)31和第二功率開關(guān)32的串聯(lián)耦接節(jié)點(diǎn)(即開關(guān)節(jié)點(diǎn))SW和輸出端口 102之間，所述諧振槽包括諧振電感41和諧振電容42 ;時(shí)鐘信號產(chǎn)生器105，提供時(shí)鐘信號CLK ;極性判斷電路106，接收表征流過諧振電感41的電流的電流采樣信號Vcs和時(shí)鐘信號CLK，所述極性判斷電路106基于電流采樣信號Vk和時(shí)鐘信號CLK產(chǎn)生容性判斷信號Mc ;控制與邏輯電路107，耦接至?xí)r鐘信號產(chǎn)生器105和極性判斷電路106，接收時(shí)鐘信號CLK和容性判斷信號Mc,并基于時(shí)鐘信號CLK和容性判斷信號M。產(chǎn)生第一邏輯信號Hl和第二邏輯信號LI ;邏輯延時(shí)電路108，耦接至控制與邏輯電路107接收第一邏輯信號Hl和第二邏輯信號LI，并基于第一邏輯信號Hl和第二邏輯信號LI產(chǎn)生第一邏輯延時(shí)信號HD和第二邏輯延時(shí)信號LD ;驅(qū)動(dòng)電路109，耦接至邏輯延時(shí)電路108接收第一邏輯延時(shí)信號HD和第二邏輯延時(shí)信號LD，產(chǎn)生第一驅(qū)動(dòng)信號HG和第二驅(qū)動(dòng)信號LG，用以分別控制第一功率開關(guān)31和第二功率開關(guān)32的運(yùn)行。
[0024]在一個(gè)實(shí)施例中，所述極性判斷電路106判斷第一邏輯信號Hl和第二邏輯信號LI下降沿(即從邏輯高電平跳變?yōu)檫壿嫷碗娖?時(shí)刻電流采樣信號的電流極性，產(chǎn)生容性判斷信號M。。若在第一邏輯信號Hl的下降沿電流采樣信號Vk的方向?yàn)檎?即流過諧振電感41的電流k為從節(jié)點(diǎn)SW流向輸出端口 102)，或者在第二邏輯信號LI的下降沿電流采樣信號Vcs的方向?yàn)樨?fù)(即流過諧振電感41的電流込為從輸出端口 102流向節(jié)點(diǎn)SW)，則開關(guān)電源電路將會(huì)進(jìn)入感性模式。此時(shí)系統(tǒng)的工作模式為所期望的模式。反之，若在第一邏輯信號Hl的下降沿電流采樣信號的方向?yàn)樨?fù)(即流過諧振電感41的電流込為從輸出端口 102流向節(jié)點(diǎn)SW)，或者在第二邏輯信號LI的下降沿電流采樣信號Vk的方向?yàn)檎?即流過諧振電感41的電流L為從節(jié)點(diǎn)SW流向輸出端口 102)，則開關(guān)電源電路將會(huì)進(jìn)入容性模式。此時(shí)，邏輯與控制電路啟動(dòng)容性保護(hù)，以避免系統(tǒng)處于容性模式。
[0025]從下文的闡述中可以看到，在開關(guān)電源電路100中，第一邏輯信號Hl的下降沿即為時(shí)鐘信號CLK的下降沿。
[0026]圖3示意性地示出了根據(jù)本發(fā)明實(shí)施例的開關(guān)電源電路200的電路結(jié)構(gòu)圖。在圖3所示實(shí)施例中，諧振槽104包括串聯(lián)稱接在節(jié)點(diǎn)SW和參考地之間的諧振電感41、諧振電容42以及勵(lì)磁電感43 (即所謂的LLC諧振電路)。所述開關(guān)電源電路200進(jìn)一步包括采樣電容110和采樣電阻111，所述采樣電容110與采樣電阻111串聯(lián)耦接后與諧振電容42并聯(lián)耦接；其中所述電流采樣信號Vk在采樣電容110與采樣電阻111的串聯(lián)耦接節(jié)點(diǎn)處提供。開關(guān)電源電路200的其他電路結(jié)構(gòu)與開關(guān)電源電路100相似，為敘述簡明，這里不再詳述。
[0027]圖4示意性地示出了根據(jù)本發(fā)明實(shí)施例的極性判斷電路106的電路結(jié)構(gòu)圖。在圖4所示實(shí)施例中，所述極性判斷電路106包括:正向比較器61，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流米樣信號Ves,第二輸入端子接收第一門限信號Vthl,所述正向比較器61基于電流米樣信號Vcs和第一門限信號Vthl產(chǎn)生正向比較信號；負(fù)向比較器62,具有第一輸入端子、第二輸入端子和輸出端子,其第一輸入端子接收電流米樣信號Vk，第二輸入端子接收第二門限信號Vth2，所述負(fù)向比較器62基于電流采樣信號Vcs和第二門限信號Vth2產(chǎn)生負(fù)向比較信號；第一 D觸發(fā)器63,具有觸發(fā)輸入端子D、時(shí)鐘輸入端子、復(fù)位端子Rst和輸出端子，其觸發(fā)輸入端子D耦接至正向比較器61的輸出端子接收正向比較信號，時(shí)鐘輸入端子接收反相時(shí)鐘信號CLKN(即時(shí)鐘信號CLK的互補(bǔ)信號)，復(fù)位端子Rst接收時(shí)鐘信號CLK，所述第一 D觸發(fā)器63基于正向比較信號和反相時(shí)鐘信號CLKN的上升沿在其輸出端子產(chǎn)生正向判斷信號，并在時(shí)鐘信號CLK的上升沿將正向判斷信號復(fù)位(如復(fù)位為邏輯低電平)；第二 D觸發(fā)器64，具有觸發(fā)輸入端子D、時(shí)鐘輸入端子、復(fù)位端子Rst和輸出端子，其觸發(fā)輸入端子D耦接至負(fù)向比較器62的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子接收時(shí)鐘信號CLK，復(fù)位端子Rst接收反相時(shí)鐘信號CLKN，所述第二 D觸發(fā)器64基于負(fù)向比較信號和時(shí)鐘信號CLK的上升沿在其輸出端子產(chǎn)生負(fù)向判斷信號，并在反相時(shí)鐘信號CLKN的上升沿將負(fù)向判斷信號復(fù)位；邏輯或電路65，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收正向判斷信號，第二輸入端子接收負(fù)向判斷信號，所述邏輯或電路65基于正向判斷信號和負(fù)向判斷信號在其輸出端子產(chǎn)生所述容性判斷信號Mc。
[0028]在一個(gè)實(shí)施例中，所述第一門限信號Vthl和第二門限信號Vth2互為相反數(shù)，即Vthl=-Vth2,且所述第一門限信號Vthl和第二門限信號Vth2的絕對值在零值附近，如Vthl = 50mV ；Vth2 = -50mV。
[0029]圖5示意性地示出了根據(jù)本發(fā)明實(shí)施例的控制與邏輯電路107的電路結(jié)構(gòu)圖。在圖5所示實(shí)施例中，所述控制與邏輯電路107包括:定時(shí)器71，提供定時(shí)信號Trat ;第一邏輯與電路72，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至定時(shí)器71接收定時(shí)信號Twt，第二輸入端子接收容性判斷信號M。，所述第一邏輯與電路72基于定時(shí)信號Twt和容性判斷信號Mc在其輸出端子產(chǎn)生容性復(fù)位信號R。；第一邏輯或電路73，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路72的輸出端子接收容性復(fù)位信號Rc,第二輸入端子接收第一死區(qū)設(shè)定信號Tdl，所述第一邏輯或電路73基于容性復(fù)位信號R。和第一死區(qū)設(shè)定信號Tdl在其輸出端子產(chǎn)生第一復(fù)位信號;第二邏輯或電路74，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路72的輸出端子接收容性復(fù)位信號R。，第二輸入端子接收第二死區(qū)設(shè)定信號Td2，所述第二邏輯或電路74基于容性復(fù)位信號R。和第二死區(qū)設(shè)定信號Td2在其輸出端子產(chǎn)生第二復(fù)位信號；第一 RS觸發(fā)器75，具有置位輸入端子S、復(fù)位輸入端子R和輸出端子Q，其置位輸入端子S接收時(shí)鐘信號CLK，復(fù)位輸入端子R耦接至第一邏輯或電路73的輸出端子接收第一復(fù)位信號，所述第一 RS觸發(fā)器75基于時(shí)鐘信號CLK和第一復(fù)位信號在其輸出端子產(chǎn)生第一死區(qū)時(shí)間信號；第二 RS觸發(fā)器76，具有置位輸入端子S、復(fù)位輸入端子R和輸出端子Q，其置位輸入端子S接收反相時(shí)鐘信號CLKN，復(fù)位輸入端子R耦接至第二邏輯或電路74的輸出端子接收第二復(fù)位信號，所述第二 RS觸發(fā)器76基于反相時(shí)鐘信號CLKN和第二復(fù)位信號在其輸出端子產(chǎn)生第二死區(qū)時(shí)間信號；邏輯或非電路77，具有第一輸入端子、第二輸入端子、第一輸出端子和第二輸出端子，其第一輸入端子耦接至第一 RS觸發(fā)器75的輸出端子接收第一死區(qū)時(shí)間信號，第二輸入端子耦接至第二 RS觸發(fā)器76的輸出端子接收第二死區(qū)時(shí)間信號，所述邏輯或非電路77基于第一死區(qū)時(shí)間信號和第二死區(qū)時(shí)間信號，在第一輸出端子產(chǎn)生死區(qū)時(shí)間信號ADT,在第二輸出端子產(chǎn)生非死區(qū)時(shí)間信號NADT ;第二邏輯與電路78，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路77接收非死區(qū)時(shí)間信號NADT，第二輸入端子接收時(shí)鐘信號CLK，所述第二邏輯與電路78基于時(shí)鐘信號CLK和非死區(qū)時(shí)間信號NADT在其輸出端子產(chǎn)生第一邏輯信號Hl ;第三邏輯與電路79，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路77接收非死區(qū)時(shí)間信號NADT，第二輸入端子接收反相時(shí)鐘信號CLKN，所述第三邏輯與電路79基于反相時(shí)鐘信號CLKN和非死區(qū)時(shí)間信號NADT在其輸出端子產(chǎn)生第二邏輯信號LI。
[0030]在一個(gè)實(shí)施例中，所述定時(shí)信號Twt的有效(如邏輯高電平)時(shí)長大于第一死區(qū)設(shè)定信號Tdl和第二死區(qū)設(shè)定信號Td2的有效(如邏輯高電平)時(shí)長。
[0031]在一個(gè)實(shí)施例中，所述第一死區(qū)設(shè)定信號Tdl和第二死區(qū)設(shè)定信號Td2可根據(jù)開關(guān)電源電路的實(shí)際情況做適應(yīng)性變化。例如，所述第一死區(qū)設(shè)定信號Tdl和第二死區(qū)設(shè)定信號Td2根據(jù)開關(guān)節(jié)點(diǎn)SW處的電壓Vsw的變化而變化。
[0032]由于第二邏輯與電路78和第三邏輯與電路79的作用，第一邏輯信號Hl的下降沿即為時(shí)鐘信號CLK的下降沿(反相時(shí)鐘信號CLKN的上升沿)，第二邏輯信號LI的下降沿即為反相時(shí)鐘信號CLKN的下降沿(時(shí)鐘信號CLK的上升沿)。
[0033]圖6示意性地示出了根據(jù)本發(fā)明實(shí)施例的邏輯延時(shí)電路108的電路結(jié)構(gòu)圖。在圖6所示實(shí)施例中，所述邏輯延時(shí)電路108包括:第一短脈沖電路81,接收反相時(shí)鐘信號CLKN,并基于反相時(shí)鐘信號CLKN的上升沿產(chǎn)生第一短脈沖信號Pl ;第一邏輯或單元83，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一短脈沖電路81接收第一短脈沖信號Pl，第二輸入端子接收第一邏輯信號Hl，所述第一邏輯或單元83基于第一短脈沖信號Pl和第一邏輯信號Hl在其輸出端子產(chǎn)生第一邏輯延時(shí)信號HD ;第二短脈沖電路82，接收時(shí)鐘信號CLK，并基于時(shí)鐘信號CLK的上升沿產(chǎn)生第二短脈沖信號P2 ;第二邏輯或單元84，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第二短脈沖電路82接收第二短脈沖信號P2，第二輸入端子接收第二邏輯信號LI，所述第二邏輯或單元84基于第二短脈沖信號P2和第二邏輯信號LI在其輸出端子產(chǎn)生第二邏輯延時(shí)信號LD。經(jīng)過短脈沖電路和邏輯或單元，第一邏輯信號Hl和第二邏輯信號LI被分別延時(shí)了短脈沖時(shí)間段，得到第一邏輯延時(shí)信號HD和第二邏輯延時(shí)信號LD。
[0034]圖7示意性地示出了根據(jù)本發(fā)明實(shí)施例的時(shí)鐘信號產(chǎn)生器105的電路結(jié)構(gòu)圖。在圖7所示實(shí)施例中，所述時(shí)鐘信號產(chǎn)生器105包括:供電節(jié)點(diǎn)51，耦接至供電電源Vcc ;中間節(jié)點(diǎn)52 ;第一電流源53和第一控制開關(guān)54，串聯(lián)耦接在供電節(jié)點(diǎn)51和中間節(jié)點(diǎn)52之間；第二電流源55和第二控制開關(guān)56，串聯(lián)耦接在中間節(jié)點(diǎn)52和參考地之間；第三控制開關(guān)57，具有第一端子和第二端子，其第一端子耦接至中間節(jié)點(diǎn)52 ;充電電容58，耦接在第三控制開關(guān)57的第二端子和參考地之間；第一比較器91，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收第一閾值Vcl，第二輸入端子耦接至充電電容58接收充電電容58兩端電壓Vct，所述第一比較器91基于第一閾值Vcl和充電電容58兩端電壓Vct產(chǎn)生第一比較信號；第二比較器92,具有第一輸入端子、第二輸入端子和輸出端子,其第一輸入端子接收第二閾值Vc2，其第二輸入端子耦接至充電電容58接收充電電容58兩端電壓Vct，所述第二比較器92基于第二閾值Vc2和充電電容58兩端電壓Vct產(chǎn)生第二比較信號；RS觸發(fā)器93，具有置位輸入端子S、復(fù)位輸入端子R、第一輸出端子Q和第二輸出端子/Q，其置位輸入端子S耦接至第一比較器91的輸出端子接收第一比較信號，其復(fù)位輸入端子R耦接至第二比較器92的輸出端子接收第二比較信號，所述RS觸發(fā)器93基于第一比較信號和第二比較信號在其第一輸出端子Q產(chǎn)生時(shí)鐘信號CLK,在其第二輸出端子/Q產(chǎn)生反相時(shí)鐘信號CLKN。
[0035]在一個(gè)實(shí)施例中，所述第一控制開關(guān)54由時(shí)鐘信號CLK控制導(dǎo)通與斷開，所述第二控制開關(guān)56由反相時(shí)鐘信號CLKN控制導(dǎo)通與斷開，所述第三控制開關(guān)57由非死區(qū)時(shí)間信號NADT控制導(dǎo)通與斷開。其中第一功率開關(guān)31和第二功率開關(guān)32在非死區(qū)時(shí)間信號NADT有效時(shí)間(如邏輯高電平)，即非死區(qū)時(shí)間內(nèi)至少有一個(gè)被導(dǎo)通，在死區(qū)時(shí)間信號ADT有效時(shí)間(如邏輯高電平)，即死區(qū)時(shí)間內(nèi)均被斷開。由于第三控制開關(guān)57的存在，時(shí)鐘信號產(chǎn)生器105在死區(qū)時(shí)間內(nèi)暫停振蕩，使得時(shí)鐘信號CLK和反相時(shí)鐘信號CLKN的高電平寬度基本相同，帶來50%的占空比。
[0036]在一個(gè)實(shí)施例中，第一閾值Vcl小于第二閾值Vc2，例如Vcl = IV，Vc2 = 3V。
[0037]以下結(jié)合圖8闡述開關(guān)電源電路100和/或200的運(yùn)行原理。
[0038]1)0?t0時(shí)刻:如圖8所示，在開始時(shí)刻時(shí)鐘信號CLK為邏輯低電平、反相時(shí)鐘信號CLKN為邏輯高電平，此時(shí)已經(jīng)歷了死區(qū)時(shí)間，則第一功率開關(guān)31被斷開，第二功率開關(guān)32被導(dǎo)通,則開關(guān)節(jié)點(diǎn)SW處電壓Vsw被拉至地。流過諧振電感41的電流從正向峰值開始減小，減小至零后開始反向增大。相應(yīng)地，電流采樣信號Vffi也從其正向峰值開始減小，減小至零后開始反向增大。
[0039]在時(shí)鐘信號產(chǎn)生器105處,第一控制開關(guān)54被斷開,第二控制開關(guān)56被導(dǎo)通,第三控制開關(guān)57被導(dǎo)通。此時(shí)，第二電流源55給充電電容58放電，充電電容58兩端電壓Vct開始減小。直至t0時(shí)刻，充電電容58兩端電壓Vct減小至小于第一閾值Vcl時(shí)，第一比較信號變?yōu)檫壿嫺唠娖剑瑥亩梦籖S觸發(fā)器93，使得時(shí)鐘信號CLK跳變?yōu)檫壿嫺唠娖剑聪鄷r(shí)鐘信號CLKN跳變?yōu)檫壿嫷碗娖健?br>
[0040]在極性判斷電路106處，正向比較器61比較電流采樣信號Vcs與第一門限信號Vthl的大小，負(fù)向比較器62比較電流采樣信號Vcs與第二門限信號Vth2的大小。如上所述，時(shí)鐘信號CLK在t0時(shí)刻出現(xiàn)上升沿(從邏輯低電平跳變?yōu)檫壿嫺唠娖?。如圖8所示，此時(shí)電流采樣信號小于第二門限信號Vth2 (流過諧振電感41的電流方向?yàn)樨?fù))，因此，反向比較信號為邏輯低電平，該低電平的反向比較信號不對第二 D觸發(fā)器64進(jìn)行觸發(fā)，則容性判斷信號Mc為邏輯低電平，表明此時(shí)開關(guān)電源電路將會(huì)進(jìn)入感性模式。
[0041]在控制與邏輯電路107處，由于此時(shí)容性判斷信號Mc為邏輯低電平，則容性復(fù)位信號R。也為邏輯低電平，因此第一復(fù)位信號由第一死區(qū)設(shè)定信號Tdl決定、第二復(fù)位信號由第二死區(qū)設(shè)定信號Td2決定。因此，死區(qū)時(shí)間信號ADT和非死區(qū)時(shí)間信號NADT也由第一死區(qū)設(shè)定信號Tdl和第二死區(qū)設(shè)定信號Td2決定。
[0042]在邏輯延時(shí)電路108處，第二短脈沖電路82在t0時(shí)刻響應(yīng)時(shí)鐘信號CLK的上升沿，產(chǎn)生第二短脈沖信號P2。該第二短脈沖信號P2經(jīng)由第二邏輯或單元84被疊加到第二邏輯信號LI上，產(chǎn)生第二邏輯延時(shí)信號LD。因此，第二功率開關(guān)32在t0時(shí)刻之后的短脈沖時(shí)間段后被斷開，也即第二功率開關(guān)32的斷開時(shí)間滯后時(shí)鐘信號CLK的上升沿一短脈沖時(shí)間段。
[0043]2) t0?tl時(shí)刻:如上所述，t0時(shí)刻，反相時(shí)鐘信號CLKN跳變?yōu)檫壿嫷碗娖?，時(shí)鐘信號CLK跳變?yōu)檫壿嫺唠娖剑诙β书_關(guān)32繼續(xù)導(dǎo)通短脈沖時(shí)間后被斷開。隨后，在經(jīng)過死區(qū)時(shí)間后，第一邏輯信號Hl (第一驅(qū)動(dòng)信號HG)跳變?yōu)檫壿嫺唠娖?。相?yīng)地，第一功率開關(guān)31被導(dǎo)通。
[0044]在時(shí)鐘信號產(chǎn)生器105處,第一控制開關(guān)54被導(dǎo)通,第二控制開關(guān)56被斷開,第三控制開關(guān)57被導(dǎo)通。此時(shí)，第一電流源53給充電電容58充電，充電電容58兩端電壓Vct開始線性增大。直至tl時(shí)刻，充電電容58兩端電壓Vct增大至大于第二閾值Vc2，第二比較信號變?yōu)檫壿嫺唠娖?，從而?fù)位RS觸發(fā)器93，使得時(shí)鐘信號CLK跳變?yōu)檫壿嫷碗娖?，反相時(shí)鐘信號CLKN跳變?yōu)檫壿嫺唠娖健?br>
[0045]由圖8可見，在tl時(shí)刻，電流采樣信號Vcs大于第一門限信號Vthl (流過諧振電感41的電流方向?yàn)檎?，則正向比較信號為邏輯低電平，該低電平的正向比較信號不對第一 D觸發(fā)器63進(jìn)行觸發(fā)，則容性判斷信號Mc為邏輯低電平，表明此時(shí)開關(guān)電源電路將會(huì)進(jìn)入感性模式。因此，控制與邏輯電路107、邏輯延時(shí)電路108如前所述工作。
[0046]3)tl?t2時(shí)刻:開關(guān)電源電路100和200這個(gè)時(shí)間段內(nèi)的運(yùn)行與O?t0時(shí)刻相似。但由圖8可見，在時(shí)鐘信號CLK跳變?yōu)檫壿嫺唠娖?、反相時(shí)鐘信號CLKN跳變?yōu)檫壿嫷碗娖降膖2時(shí)刻，電流采樣信號Vffi大于第二門限信號Vth2(流過諧振電感41的電流方向?yàn)檎?，則反向比較信號為邏輯高電平，該高電平的反向比較信號觸發(fā)第二 D觸發(fā)器64，使得負(fù)向判斷信號為正，經(jīng)由邏輯或電路65后，容性判斷信號M。也為邏輯高電平，表明此時(shí)開關(guān)電源電路將會(huì)進(jìn)入容性模式。
[0047]相應(yīng)地，在控制與邏輯電路107處，定時(shí)信號Twt開始發(fā)生作用。在定時(shí)信號Twt有效(如邏輯高電平)的時(shí)間段內(nèi)，容性復(fù)位信號Rc經(jīng)由第一邏輯或電路73后將第一 RS觸發(fā)器75復(fù)位、經(jīng)由第二邏輯或電路74后將第二 RS觸發(fā)器76復(fù)位。因此，死區(qū)時(shí)間信號ADT由定時(shí)信號Ttjut決定，死區(qū)時(shí)間被延長。也就是說，此時(shí)，開關(guān)電源電路100與200啟動(dòng)容性保護(hù)。
[0048]如圖8所示，直至t3時(shí)刻，電流恢復(fù)正常極性，開關(guān)節(jié)點(diǎn)SW處的電壓Vsw被沖高。相應(yīng)地，第一死區(qū)設(shè)定信號Tdl變?yōu)檫壿嫺唠娖?從而復(fù)位第一 RS觸發(fā)器75的輸出，開關(guān)電源電路100與200恢復(fù)正常運(yùn)行，第一功率開關(guān)31被導(dǎo)通、第二功率開關(guān)32被斷開，系統(tǒng)進(jìn)入新的工作周期，并如前所述工作。如果定時(shí)器71定時(shí)結(jié)束，第一死區(qū)設(shè)定信號Tdl沒有出現(xiàn)邏輯正跳變，則Twt置高，復(fù)位第一 RS觸發(fā)器75的輸出，開關(guān)電源電路100與200恢復(fù)正常運(yùn)行，第一功率開關(guān)31被導(dǎo)通，系統(tǒng)也進(jìn)入新的工作周期，并如前所述工作。
[0049]由于極性判斷電路106基于時(shí)鐘信號CLK和反相時(shí)鐘信號CLKN的上升沿判斷電流采樣信號的電流方向，產(chǎn)生容性判斷信號M。；而邏輯延時(shí)電路108對第一邏輯信號Hl和第二邏輯信號LI進(jìn)行了短脈沖時(shí)間段的延遲，使得第一驅(qū)動(dòng)信號HG和第二驅(qū)動(dòng)信號LG滯后時(shí)鐘信號CLK和反相時(shí)鐘信號CLKN—短脈沖時(shí)間(如幾十納秒)。因此根據(jù)本發(fā)明前述實(shí)施例的開關(guān)電源電路在第一功率開關(guān)或第二功率開關(guān)斷開前對流過諧振電感的電流方向進(jìn)行檢測并判斷，當(dāng)判斷結(jié)果指示系統(tǒng)將要進(jìn)入感性模式時(shí)，開關(guān)電源電路正常運(yùn)行；當(dāng)判斷結(jié)果指示系統(tǒng)將要進(jìn)入容性模式時(shí)，開關(guān)電源電路啟動(dòng)容性保護(hù)。因此，本發(fā)明前述實(shí)施例的開關(guān)電源電路可以有效檢測出系統(tǒng)是否將進(jìn)入容性模式，從而避免系統(tǒng)工作容性模式下，避免了容性開關(guān)的發(fā)生。
[0050]在一個(gè)實(shí)施例中，所述開關(guān)電源電路不包括邏輯延時(shí)電路108。開關(guān)電源電路通過系統(tǒng)各電路模塊自身的延遲起到延時(shí)作用。如圖9所示的根據(jù)本發(fā)明實(shí)施例的開關(guān)電源電路300的電路結(jié)構(gòu)示意圖。在圖9所示實(shí)施例中,所述開關(guān)電源電路300包括:輸入端口101，接收輸入電壓Vin ;輸出端口 102，提供輸出電壓V。；功率級103，所述功率級103包括串聯(lián)耦接在輸入端口 101和參考地之間的第一功率開關(guān)31和第二功率開關(guān)32 ;諧振槽104，耦接在第一功率開關(guān)31和第二功率開關(guān)32的串聯(lián)耦接節(jié)點(diǎn)(即開關(guān)節(jié)點(diǎn))SW和輸出端口102之間，所述諧振槽包括諧振電感41和諧振電容42 ;時(shí)鐘信號產(chǎn)生器105，提供時(shí)鐘信號CLK ;極性判斷電路106，接收表征流過諧振電感41的電流的電流采樣信號Ves和時(shí)鐘信號CLK,所述極性判斷電路106基于電流采樣信號Ves和時(shí)鐘信號CLK產(chǎn)生容性判斷信號Mc ;控制與邏輯電路107，耦接至?xí)r鐘信號產(chǎn)生器105和極性判斷電路106，接收時(shí)鐘信號CLK和容性判斷信號M。，并基于時(shí)鐘信號CLK和容性判斷信號M。產(chǎn)生第一邏輯信號Hl和第二邏輯信號LI ;中間電路112，耦接至控制與邏輯電路107接收第一邏輯信號Hl和第二邏輯信號LI，并基于第一邏輯信號Hl和第二邏輯信號LI產(chǎn)生第一邏輯延時(shí)信號HD和第二邏輯延時(shí)信號LD ;驅(qū)動(dòng)電路109，耦接至中間電路112接收第一邏輯延時(shí)信號HD和第二邏輯延時(shí)信號LD,產(chǎn)生第一驅(qū)動(dòng)信號HG和第二驅(qū)動(dòng)信號LG,用以分別控制第一功率開關(guān)31和第二功率開關(guān)32的運(yùn)行。
[0051]在一個(gè)實(shí)施例中，所述中間電路112包括各種中間處理模塊，如緩沖模塊、邏輯模塊等等，由于第一邏輯信號Hl和第二邏輯信號LI在傳輸時(shí)，各中間處理模塊本身具有一定的傳輸延遲(如幾十納秒)，因此第一邏輯延時(shí)信號HD和第二邏輯延時(shí)信號LD相比于第一邏輯信號Hl和第二邏輯信號LI具有一定的延遲。
[0052]圖10示意性地示出了圖9所示開關(guān)電源電路300中各信號的時(shí)序波形圖。圖10所示波形與圖8所示波形相似，與圖8所示波形不同的是，在圖10中，第一邏輯延時(shí)信號HD和第二邏輯延時(shí)信號LD相比于第一邏輯信號Hl和第二邏輯信號LI，其上升沿和下降沿均有一定時(shí)間的延遲。
[0053]在開關(guān)電源電路300中，由于極性判斷電路106基于時(shí)鐘信號CLK和反相時(shí)鐘信號CLKN的上升沿判斷電流采樣信號Ves的電流方向，產(chǎn)生容性判斷信號M。；而中間電路112對第一邏輯信號Hl和第二邏輯信號LI進(jìn)行了一定時(shí)間的延遲，使得第一驅(qū)動(dòng)信號HG和第二驅(qū)動(dòng)信號LG滯后時(shí)鐘信號CLK和反相時(shí)鐘信號CLKN —定時(shí)間(如幾十納秒)。因此根據(jù)本發(fā)明實(shí)施例的開關(guān)電源電路300在第一功率開關(guān)或第二功率開關(guān)斷開前對流過諧振電感的電流方向進(jìn)行檢測并判斷，當(dāng)判斷結(jié)果指示系統(tǒng)將要進(jìn)入感性模式時(shí)，開關(guān)電源電路正常運(yùn)行；當(dāng)判斷結(jié)果指示系統(tǒng)將要進(jìn)入容性模式時(shí)，開關(guān)電源電路啟動(dòng)容性保護(hù)。因此，本發(fā)明前述實(shí)施例的開關(guān)電源電路300也可以有效檢測出系統(tǒng)是否將進(jìn)入容性模式，從而避免系統(tǒng)工作容性模式下，避免了容性開關(guān)的發(fā)生。
[0054]在實(shí)際運(yùn)行中，某些情況(如輸出短路等)下，在時(shí)鐘信號/反相時(shí)鐘信號上升沿時(shí)，極性判斷電路的判斷結(jié)果為系統(tǒng)將進(jìn)入感性狀態(tài)，而流過諧振電感的電流變化非?？?，可能導(dǎo)致在第一功率開關(guān)/第二功率開關(guān)導(dǎo)通時(shí)，流過諧振電感的電流已改變方向，使得系統(tǒng)依舊可能進(jìn)入容性模式。為了避免出現(xiàn)上述情況，根據(jù)本發(fā)明的實(shí)施例，提出了 “再次確認(rèn)(double check) ” (即多次檢測容性模式)的方法。
[0055]圖11示意性地示出了根據(jù)本發(fā)明實(shí)施例的極性判斷電路106-1的電路結(jié)構(gòu)圖。在圖11所示實(shí)施例中，所述極性判斷電路106-1包括:正向比較器61，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流米樣信號Ves,第二輸入端子接收第一門限信號Vthl,所述正向比較器61基于電流米樣信號Vcs和第一門限信號Vthl產(chǎn)生正向比較信號；負(fù)向比較器62,具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號Vk，第二輸入端子接收第二門限信號Vth2，所述負(fù)向比較器62基于電流采樣信號Ves和第二門限信號Vth2產(chǎn)生負(fù)向比較信號；第一 D觸發(fā)器63,具有觸發(fā)輸入端子D、時(shí)鐘輸入端子、復(fù)位端子Rst和輸出端子，其觸發(fā)輸入端子D耦接至正向比較器61的輸出端子接收正向比較信號，時(shí)鐘輸入端子接收反相時(shí)鐘信號CLKN，復(fù)位端子Rst接收時(shí)鐘信號CLK,所述第一 D觸發(fā)器63基于正向比較信號和反相時(shí)鐘信號CLKN的上升沿在其輸出端子產(chǎn)生正向判斷信號，并在時(shí)鐘信號CLK的上升沿將正向判斷信號復(fù)位；第二 D觸發(fā)器64，具有觸發(fā)輸入端子D、時(shí)鐘輸入端子、復(fù)位端子Rst和輸出端子，其觸發(fā)輸入端子D耦接至負(fù)向比較器62的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子接收時(shí)鐘信號CLK，復(fù)位端子Rst接收反相時(shí)鐘信號CLKN，所述第二 D觸發(fā)器64基于負(fù)向比較信號和時(shí)鐘信號CLK的上升沿在其輸出端子產(chǎn)生負(fù)向判斷信號，并在反相時(shí)鐘信號CLKN的上升沿將負(fù)向判斷信號復(fù)位；第一延時(shí)電路66，接收反相時(shí)鐘信號CLKN，對所述反相時(shí)鐘信號CLKN進(jìn)行上升沿延遲，產(chǎn)生反相時(shí)鐘延遲信號；第三D觸發(fā)器68，具有觸發(fā)輸入端子D、時(shí)鐘輸入端子、復(fù)位端子Rst和輸出端子，其觸發(fā)輸入端子D耦接至正向比較器61的輸出端子接收正向比較信號，時(shí)鐘輸入端子耦接至第一延時(shí)電路66接收反相時(shí)鐘延遲信號，復(fù)位端子Rst接收時(shí)鐘信號CLK，所述第三D觸發(fā)器68基于正向比較信號和反相時(shí)鐘延遲信號的上升沿在其輸出端子產(chǎn)生正向確認(rèn)信號，并在時(shí)鐘信號CLK的上升沿將正向確認(rèn)信號復(fù)位；第二延時(shí)電路67，接收時(shí)鐘信號CLK，對所述時(shí)鐘信號CLK進(jìn)行上升沿延遲，產(chǎn)生時(shí)鐘延遲信號；第四D觸發(fā)器69，具有觸發(fā)輸入端子D、時(shí)鐘輸入端子、復(fù)位端子Rst和輸出端子，其觸發(fā)輸入端子D耦接至負(fù)向比較器62的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子耦接至第二延時(shí)電路67接收時(shí)鐘延遲信號，復(fù)位端子Rst接收反相時(shí)鐘信號CLKN，所述第四D觸發(fā)器69基于負(fù)向比較信號和時(shí)鐘延遲信號的上升沿在其輸出端子產(chǎn)生負(fù)向確認(rèn)信號，并在反相時(shí)鐘信號CLKN的上升沿將負(fù)向確認(rèn)信號復(fù)位；邏輯或電路65，接收正向判斷信號、正向確認(rèn)信號、負(fù)向判斷信號和負(fù)向確認(rèn)信號，并基于正向判斷信號、正向確認(rèn)信號、負(fù)向判斷信號和負(fù)向確認(rèn)信號產(chǎn)生所述容性判斷信號崦。
[0056]在一個(gè)實(shí)施例中，第一延時(shí)電路66和第二延時(shí)電路67的延遲時(shí)間等于開關(guān)電源電路的最小死區(qū)時(shí)間。
[0057]圖12示意性示出了根據(jù)本發(fā)明實(shí)施例的用于開關(guān)電源電路的方法流程圖300。所述開關(guān)電源電路接收輸入電壓，產(chǎn)生輸出電壓，所述開關(guān)電源電路包括功率級和諧振槽，所述功率級具有串聯(lián)耦接的第一功率開關(guān)和第二功率開關(guān)，所述諧振槽包括諧振電感和諧振電容，所述方法包括:
[0058]步驟301，提供時(shí)鐘信號和反相時(shí)鐘信號，所述時(shí)鐘信號和反相時(shí)鐘信號互補(bǔ)；
[0059]步驟302，提供表征流過諧振電感的電流的電流采樣信號；
[0060]步驟303，檢測所述電流采樣信號的方向:若在反相時(shí)鐘信號的上升沿所述方向?yàn)檎以跁r(shí)鐘信號的上升沿所述方向?yàn)樨?fù)，進(jìn)入步驟304;反之，若在反相時(shí)鐘信號的上升沿所述方向?yàn)樨?fù)或在時(shí)鐘信號的上升沿所述方向?yàn)檎?，進(jìn)入步驟305 ;
[0061]步驟304，根據(jù)第一功率開關(guān)和第二功率開關(guān)串聯(lián)耦接節(jié)點(diǎn)處的電壓提供死區(qū)時(shí)間信號
[0062]步驟305，提供定時(shí)信號，根據(jù)定時(shí)信號提供當(dāng)前開關(guān)周期的死區(qū)時(shí)間信號；
[0063]步驟306，響應(yīng)時(shí)鐘信號、反相時(shí)鐘信號和死區(qū)時(shí)間信號，產(chǎn)生第一邏輯信號和第二邏輯信號；
[0064]步驟307，對所述第一邏輯信號和第二邏輯信號進(jìn)行延時(shí)，產(chǎn)生第一邏輯延時(shí)信號和第二邏輯延時(shí)信號，用以分別控制第一功率開關(guān)和第二功率開關(guān)的運(yùn)行。
[0065]在一個(gè)實(shí)施例中，所述時(shí)鐘信號和反相時(shí)鐘信號各具有50%占空比。
[0066]在一個(gè)實(shí)施例中，所述步驟303 “檢測所述電流采樣信號的方向”進(jìn)一步包括:對反相時(shí)鐘信號的上升沿和時(shí)鐘信號的上升沿分別進(jìn)行延遲，產(chǎn)生時(shí)鐘延遲信號和反相時(shí)鐘延遲信號；若在反相時(shí)鐘信號的上升沿和反相時(shí)鐘延遲信號的上升沿所述方向均為正，且在時(shí)鐘信號的上升沿和時(shí)鐘延遲信號的上升沿所述方向均為負(fù)，根據(jù)第一功率開關(guān)和第二功率開關(guān)串聯(lián)耦接節(jié)點(diǎn)處的電壓提供死區(qū)時(shí)間信號；若在反相時(shí)鐘信號的上升沿或反相時(shí)鐘延遲信號的上升沿所述方向?yàn)樨?fù)，或在時(shí)鐘信號的上升沿或時(shí)鐘延遲信號的上升沿所述方向?yàn)檎?，提供定時(shí)信號，根據(jù)定時(shí)信號提供當(dāng)前開關(guān)周期的死區(qū)時(shí)間信號。
[0067]雖然已參照幾個(gè)典型實(shí)施例描述了本發(fā)明，但應(yīng)當(dāng)理解，所用的術(shù)語是說明和示例性、而非限制性的術(shù)語。由于本發(fā)明能夠以多種形式具體實(shí)施而不脫離發(fā)明的精神或?qū)嵸|(zhì)，所以應(yīng)當(dāng)理解，上述實(shí)施例不限于任何前述的細(xì)節(jié)，而應(yīng)在隨附權(quán)利要求所限定的精神和范圍內(nèi)廣泛地解釋，因此落入權(quán)利要求或其等效范圍內(nèi)的全部變化和改型都應(yīng)為隨附權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種開關(guān)電源電路，包括: 輸入端口，接收輸入電壓； 輸出端口，提供輸出電壓； 功率級，所述功率級包括串聯(lián)耦接在輸入端口和參考地之間的第一功率開關(guān)和第二功率開關(guān)； 諧振槽，耦接在第一功率開關(guān)和第二功率開關(guān)的串聯(lián)耦接節(jié)點(diǎn)和輸出端口之間，所述諧振槽包括諧振電感和諧振電容； 時(shí)鐘信號產(chǎn)生器，提供時(shí)鐘信號； 極性判斷電路，接收表征流過諧振電感的電流的電流采樣信號和時(shí)鐘信號，所述極性判斷電路基于電流采樣信號和時(shí)鐘信號產(chǎn)生容性判斷信號； 控制與邏輯電路，耦接至?xí)r鐘信號產(chǎn)生器和極性判斷電路，接收時(shí)鐘信號和容性判斷信號，并基于時(shí)鐘信號和容性判斷信號產(chǎn)生第一邏輯信號和第二邏輯信號； 邏輯延時(shí)電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，并基于第一邏輯信號和第二邏輯信號產(chǎn)生第一邏輯延時(shí)信號和第二邏輯延時(shí)信號； 驅(qū)動(dòng)電路，耦接至邏輯延時(shí)電路接收第一邏輯延時(shí)信號和第二邏輯延時(shí)信號，產(chǎn)生第一驅(qū)動(dòng)信號和第二驅(qū)動(dòng)信號，用以分別控制第一功率開關(guān)和第二功率開關(guān)的運(yùn)行。
2.如權(quán)利要求1所述的開關(guān)電源電路，其中所述極性判斷電路包括: 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第一門限信號，所述正向比較器基于電流采樣信號和第一門限信號產(chǎn)生正向比較信號； 負(fù)向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第二門限信號，所述負(fù)向比較器基于電流采樣信號和第二門限信號產(chǎn)生負(fù)向比較信號； 第一 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時(shí)鐘輸入端子接收反相時(shí)鐘信號，復(fù)位端子接收時(shí)鐘信號，所述第一 D觸發(fā)器基于正向比較信號和反相時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生正向判斷信號； 第二 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至負(fù)向比較器的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子接收時(shí)鐘信號，復(fù)位端子接收反相時(shí)鐘信號，所述第二 D觸發(fā)器基于負(fù)向比較信號和時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生負(fù)向判斷信號； 邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收正向判斷信號，第二輸入端子接收負(fù)向判斷信號，所述邏輯或電路基于正向判斷信號和負(fù)向判斷信號在其輸出端子產(chǎn)生所述容性判斷信號。
3.如權(quán)利要求1所述的開關(guān)電源電路，其中所述控制與邏輯電路包括: 定時(shí)器，提供定時(shí)信號； 第一邏輯與電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至定時(shí)器接收定時(shí)信號，第二輸入端子接收容性判斷信號，所述第一邏輯與電路基于定時(shí)信號和容性判斷信號在其輸出端子產(chǎn)生容性復(fù)位信號； 第一邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路的輸出端子接收容性復(fù)位信號，第二輸入端子接收第一死區(qū)設(shè)定信號，所述第一邏輯或電路基于容性復(fù)位信號和第一死區(qū)設(shè)定信號在其輸出端子產(chǎn)生第一復(fù)位信號; 第二邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一邏輯與電路的輸出端子接收容性復(fù)位信號，第二輸入端子接收第二死區(qū)設(shè)定信號，所述第二邏輯或電路基于容性復(fù)位信號和第二死區(qū)設(shè)定信號在其輸出端子產(chǎn)生第二復(fù)位信號; 第一 RS觸發(fā)器，具有置位輸入端子、復(fù)位輸入端子和輸出端子，其置位輸入端子接收時(shí)鐘信號，復(fù)位輸入端子耦接至第一邏輯或電路的輸出端子接收第一復(fù)位信號，所述第一RS觸發(fā)器基于時(shí)鐘信號和第一復(fù)位信號在其輸出端子產(chǎn)生第一死區(qū)時(shí)間信號； 第二 RS觸發(fā)器，具有置位輸入端子、復(fù)位輸入端子和輸出端子，其置位輸入端子接收反相時(shí)鐘信號，復(fù)位輸入端子耦接至第二邏輯或電路的輸出端子接收第二復(fù)位信號，所述第二 RS觸發(fā)器基于反相時(shí)鐘信號和第二復(fù)位信號在其輸出端子產(chǎn)生第二死區(qū)時(shí)間信號； 邏輯或非電路，具有第一輸入端子、第二輸入端子、第一輸出端子和第二輸出端子，其第一輸入端子耦接至第一 RS觸發(fā)器的輸出端子接收第一死區(qū)時(shí)間信號，第二輸入端子耦接至第二 RS觸發(fā)器的輸出端子接收第二死區(qū)時(shí)間信號，所述邏輯或非電路基于第一死區(qū)時(shí)間信號和第二死區(qū)時(shí)間信號，在第一輸出端子產(chǎn)生死區(qū)時(shí)間信號，在第二輸出端子產(chǎn)生非死區(qū)時(shí)間信號； 第二邏輯與電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路接收非死區(qū)時(shí)間信號，第二輸入端子接收時(shí)鐘信號，所述第二邏輯與電路基于時(shí)鐘信號和非死區(qū)時(shí)間信號在其輸出端子產(chǎn)生第一邏輯信號； 第三邏輯與電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至邏輯或非電路接收非死區(qū)時(shí)間信號，第二輸入端子接收反相時(shí)鐘信號，所述第三邏輯與電路基于反相時(shí)鐘信號和非死區(qū)時(shí)間信號在其輸出端子產(chǎn)生第二邏輯信號。
4.如權(quán)利要求1所述的開關(guān)電源電路，其中所述邏輯延時(shí)電路包括: 第一短脈沖電路，接收反相時(shí)鐘信號，并基于反相時(shí)鐘信號的上升沿產(chǎn)生第一短脈沖信號; 第一邏輯或單元，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第一短脈沖電路接收第一短脈沖信號，第二輸入端子接收第一邏輯信號，所述第一邏輯或單元基于第一短脈沖信號和第一邏輯信號在其輸出端子產(chǎn)生第一邏輯延時(shí)信號； 第二短脈沖電路，接收時(shí)鐘信號，并基于時(shí)鐘信號的上升沿產(chǎn)生第二短脈沖信號； 第二邏輯或單元，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子耦接至第二短脈沖電路接收第二短脈沖信號，第二輸入端子接收第二邏輯信號，所述第二邏輯或單元基于第二短脈沖信號和第二邏輯信號在其輸出端子產(chǎn)生第二邏輯延時(shí)信號。
5.如權(quán)利要求1所述的開關(guān)電源電路，其中所述極性判斷電路包括: 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第一門限信號，所述正向比較器基于電流采樣信號和第一門限信號產(chǎn)生正向比較信號； 負(fù)向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第二門限信號，所述負(fù)向比較器基于電流采樣信號和第二門限信號產(chǎn)生負(fù)向比較信號； 第一 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時(shí)鐘輸入端子接收反相時(shí)鐘信號，復(fù)位端子接收時(shí)鐘信號，所述第一 D觸發(fā)器基于正向比較信號和反相時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生正向判斷信號； 第二 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至負(fù)向比較器的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子接收時(shí)鐘信號，復(fù)位端子接收反相時(shí)鐘信號，所述第二 D觸發(fā)器基于負(fù)向比較信號和時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生負(fù)向判斷信號； 第一延時(shí)電路，接收反相時(shí)鐘信號，對所述反相時(shí)鐘信號進(jìn)行上升沿延遲，產(chǎn)生反相時(shí)鐘延遲信號； 第三D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時(shí)鐘輸入端子耦接至第一延時(shí)電路接收反相時(shí)鐘延遲信號，復(fù)位端子接收時(shí)鐘信號，所述第三D觸發(fā)器基于正向比較信號和反相時(shí)鐘延遲信號的上升沿在其輸出端子產(chǎn)生正向確認(rèn)信號；第二延時(shí)電路，接收時(shí)鐘信號，對所述時(shí)鐘信號進(jìn)行上升沿延遲，產(chǎn)生時(shí)鐘延遲信號；第四D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至負(fù)向比較器的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子耦接至第二延時(shí)電路接收時(shí)鐘延遲信號，復(fù)位端子接收反相時(shí)鐘信號，所述第四D觸發(fā)器基于負(fù)向比較信號和時(shí)鐘延遲信號的上升沿在其輸出端子產(chǎn)生負(fù)向確認(rèn)信號； 邏輯或電路，接收正向判斷信號、正向確認(rèn)信號、負(fù)向判斷信號和負(fù)向確認(rèn)信號，并基于正向判斷信號、正向確認(rèn)信號、負(fù)向判斷信號和負(fù)向確認(rèn)信號產(chǎn)生所述容性判斷信號。
6.一種開關(guān)電源電路，包括: 輸入端口，接收輸入電壓； 輸出端口，提供輸出電壓； 功率級，所述功率級包括串聯(lián)耦接在輸入端口和參考地之間的第一功率開關(guān)和第二功率開關(guān)； 諧振槽，耦接在第一功率開關(guān)和第二功率開關(guān)的串聯(lián)耦接節(jié)點(diǎn)和輸出端口之間，所述諧振槽包括諧振電感和諧振電容； 時(shí)鐘信號產(chǎn)生器，提供時(shí)鐘信號； 極性判斷電路，接收表征流過諧振電感的電流的電流采樣信號和時(shí)鐘信號，所述極性判斷電路基于電流采樣信號和時(shí)鐘信號產(chǎn)生容性判斷信號； 控制與邏輯電路，耦接至?xí)r鐘信號產(chǎn)生器和極性判斷電路，接收時(shí)鐘信號和容性判斷信號，并基于時(shí)鐘信號和容性判斷信號產(chǎn)生第一邏輯信號和第二邏輯信號； 中間電路，耦接至控制與邏輯電路接收第一邏輯信號和第二邏輯信號，并基于第一邏輯信號和第二邏輯信號產(chǎn)生第一邏輯延時(shí)信號和第二邏輯延時(shí)信號； 驅(qū)動(dòng)電路，耦接至中間電路接收第一邏輯延時(shí)信號和第二邏輯延時(shí)信號，產(chǎn)生第一驅(qū)動(dòng)信號和第二驅(qū)動(dòng)信號，用以分別控制第一功率開關(guān)和第二功率開關(guān)的運(yùn)行。
7.如權(quán)利要求6所述的開關(guān)電源電路，其中所述極性判斷電路包括: 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第一門限信號，所述正向比較器基于電流采樣信號和第一門限信號產(chǎn)生正向比較信號； 負(fù)向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第二門限信號，所述負(fù)向比較器基于電流采樣信號和第二門限信號產(chǎn)生負(fù)向比較信號； 第一 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時(shí)鐘輸入端子接收反相時(shí)鐘信號，復(fù)位端子接收時(shí)鐘信號，所述第一 D觸發(fā)器基于正向比較信號和反相時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生正向判斷信號； 第二 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至負(fù)向比較器的輸出端子接收負(fù)向比較信號，其時(shí)鐘輸入端子接收時(shí)鐘信號，復(fù)位端子接收反相時(shí)鐘信號，所述第二 D觸發(fā)器基于負(fù)向比較信號和時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生負(fù)向判斷信號； 邏輯或電路，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收正向判斷信號，第二輸入端子接收負(fù)向判斷信號，所述邏輯或電路基于正向判斷信號和負(fù)向判斷信號在其輸出端子產(chǎn)生所述容性判斷信號。
8.如權(quán)利要求6所述的開關(guān)電源電路，其中所述極性判斷電路包括: 正向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第一門限信號，所述正向比較器基于電流采樣信號和第一門限信號產(chǎn)生正向比較信號； 負(fù)向比較器，具有第一輸入端子、第二輸入端子和輸出端子，其第一輸入端子接收電流采樣信號，第二輸入端子接收第二門限信號，所述負(fù)向比較器基于電流采樣信號和第二門限信號產(chǎn)生負(fù)向比較信號； 第一 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時(shí)鐘輸入端子接收反相時(shí)鐘信號，復(fù)位端子接收時(shí)鐘信號，所述第一 D觸發(fā)器基于正向比較信號和反相時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生正向判斷信號； 第二 D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至負(fù)向比較器的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子接收時(shí)鐘信號，復(fù)位端子接收反相時(shí)鐘信號，所述第二 D觸發(fā)器基于負(fù)向比較信號和時(shí)鐘信號的上升沿在其輸出端子產(chǎn)生負(fù)向判斷信號； 第一延時(shí)電路，接收反相時(shí)鐘信號，對所述反相時(shí)鐘信號進(jìn)行上升沿延遲，產(chǎn)生反相時(shí)鐘延遲信號； 第三D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至正向比較器的輸出端子接收正向比較信號，時(shí)鐘輸入端子耦接至第一延時(shí)電路接收反相時(shí)鐘延遲信號，復(fù)位端子接收時(shí)鐘信號，所述第三D觸發(fā)器基于正向比較信號和反相時(shí)鐘延遲信號的上升沿在其輸出端子產(chǎn)生正向確認(rèn)信號；第二延時(shí)電路，接收時(shí)鐘信號，對所述時(shí)鐘信號進(jìn)行上升沿延遲，產(chǎn)生時(shí)鐘延遲信號；第四D觸發(fā)器，具有觸發(fā)輸入端子、時(shí)鐘輸入端子、復(fù)位端子和輸出端子，其觸發(fā)輸入端子耦接至負(fù)向比較器的輸出端子接收負(fù)向比較信號，時(shí)鐘輸入端子耦接至第二延時(shí)電路接收時(shí)鐘延遲信號，復(fù)位端子接收反相時(shí)鐘信號，所述第四D觸發(fā)器基于負(fù)向比較信號和時(shí)鐘延遲信號的上升沿在其輸出端子產(chǎn)生負(fù)向確認(rèn)信號； 邏輯或電路，接收正向判斷信號、正向確認(rèn)信號、負(fù)向判斷信號和負(fù)向確認(rèn)信號，并基于正向判斷信號、正向確認(rèn)信號、負(fù)向判斷信號和負(fù)向確認(rèn)信號產(chǎn)生所述容性判斷信號。
9.一種用于開關(guān)電源電路的方法，所述開關(guān)電源電路接收輸入電壓，產(chǎn)生輸出電壓，所述開關(guān)電源電路包括功率級和諧振槽，所述功率級具有串聯(lián)耦接的第一功率開關(guān)和第二功率開關(guān)，所述諧振槽包括諧振電感和諧振電容，所述方法包括: 提供時(shí)鐘信號和反相時(shí)鐘信號，所述時(shí)鐘信號和反相時(shí)鐘信號互補(bǔ)； 提供表征流過諧振電感的電流的電流采樣信號； 檢測所述電流采樣信號的方向:若在反相時(shí)鐘信號的上升沿所述方向?yàn)檎以跁r(shí)鐘信號的上升沿所述方向?yàn)樨?fù)，根據(jù)第一功率開關(guān)和第二功率開關(guān)串聯(lián)耦接節(jié)點(diǎn)處的電壓提供死區(qū)時(shí)間信號；反之，若在反相時(shí)鐘信號的上升沿所述方向?yàn)樨?fù)或在時(shí)鐘信號的上升沿所述方向?yàn)檎?，提供定時(shí)信號，根據(jù)定時(shí)信號提供當(dāng)前開關(guān)周期的死區(qū)時(shí)間信號； 響應(yīng)時(shí)鐘信號、反相時(shí)鐘信號和死區(qū)時(shí)間信號，產(chǎn)生第一邏輯信號和第二邏輯信號；對所述第一邏輯信號和第二邏輯信號進(jìn)行延時(shí)，產(chǎn)生第一邏輯延時(shí)信號和第二邏輯延時(shí)信號，用以分別控制第一功率開關(guān)和第二功率開關(guān)的運(yùn)行。
10.如權(quán)利要求9所述的方法，其中所述步驟“檢測所述電流采樣信號的方向”進(jìn)一步包括: 對反相時(shí)鐘信號的上升沿和時(shí)鐘信號的上升沿分別進(jìn)行延遲，產(chǎn)生時(shí)鐘延遲信號和反相時(shí)鐘延遲信號； 若在反相時(shí)鐘信號的上升沿和反相時(shí)鐘延遲信號的上升沿所述方向均為正，且在時(shí)鐘信號的上升沿和時(shí)鐘延遲信號的上升沿所述方向均為負(fù)，根據(jù)第一功率開關(guān)和第二功率開關(guān)串聯(lián)耦接節(jié)點(diǎn)處的電壓提供死區(qū)時(shí)間信號； 若在反相時(shí)鐘信號的上升沿或反相時(shí)鐘延遲信號的上升沿所述方向?yàn)樨?fù)，或在時(shí)鐘信號的上升沿或時(shí)鐘延遲信號的上升沿所述方向?yàn)檎峁┒〞r(shí)信號，根據(jù)定時(shí)信號提供當(dāng)前開關(guān)周期的死區(qū)時(shí)間信號。
【文檔編號】H02M3/28GK104270007SQ201410484431
【公開日】2015年1月7日 申請日期:2014年9月19日 優(yōu)先權(quán)日:2014年9月19日
【發(fā)明者】金亦青, 陳躍東, 林思聰 申請人:成都芯源系統(tǒng)有限公司