本發(fā)明屬于電子
技術領域:
:,具體涉及一種DC/DC控制電路。
背景技術:
::脈寬調(diào)制(PulseWidthModulation,PWM)型DC/DC變換器廣泛應用于照相機、攝像機、PDA、手提電腦等便攜式電子產(chǎn)品中。PWM型DC/DC變換器有模擬和數(shù)字兩種架構。模擬架構的產(chǎn)品面積小、功耗低,占市場的主流,但其對噪聲很敏感;而數(shù)字設計架構可擴展性好,穩(wěn)定性高,對外界的噪聲相對不敏感,正好可以彌補模擬架構的缺點。從DC/DC變換器的發(fā)展需求看,數(shù)字化控制技術是必須的。目前數(shù)字架構DC/DC的設計中,普遍存在PWM信號占空比的分辨率難以提高的缺點。IODELAY固件是Xilinx公司每個I/O模塊中都包含的可編程延時單元,可用于組合輸入通路、寄存輸入通路、組合輸出通路或寄存輸出通路等,還可在內(nèi)部資源中直接使用。在文章“基于FPGA的高精度數(shù)字PWMDC/DC控制器設計”中,提出了一種采用現(xiàn)場可編程門陣列(FPGA)實現(xiàn)數(shù)字化高精度PWM型DC/DC的方案,該方案主要由A/D轉(zhuǎn)換模塊、PID控制模塊和DPWM(數(shù)字脈寬調(diào)制)模塊組成,并且最終仿真結(jié)果表明數(shù)字PWM到達8位分辨率,1MHz的輸出頻率。但是該方案存在以下缺點:基礎時鐘分辨率不變時,調(diào)制精度無法提高,只是調(diào)制精度較低。另外設計方案較為復雜,設計工藝要求較高,成本較為昂貴。技術實現(xiàn)要素:本發(fā)明的目的是提供一種高分辨率的DC/DC控制電路,在基礎時鐘信號不變的條件下可將DC/DC控制信號占空比分辨率提高64倍。實現(xiàn)本發(fā)明目的的技術方案如下:一種基于IODELAY固件的DC/DC控制電路,由時鐘生成電路、脈寬發(fā)生電路、IODELAY延時電路和或選通電路組成。時鐘生成電路對輸入時鐘信號倍頻后產(chǎn)生基礎時鐘信號;脈寬發(fā)生電路實現(xiàn)脈寬的粗調(diào),輸出粗調(diào)脈寬信號;IODELAY延時電路對粗調(diào)脈寬信號精確時延生成延時脈寬信號;粗調(diào)脈寬信號和延時脈寬信號輸入或選通電路輸出最終的DC/DC控制信號。本發(fā)明通過IODELAY固件實現(xiàn)精確時延,相當于對基礎時鐘信號分頻,在基礎時鐘信號不變的條件下提高了DC/DC控制信號占空比分辨率。本發(fā)明通過IODELAY固件實現(xiàn)精確時延,相當于對基礎時鐘信號分頻,在基礎時鐘信號不變的條件下提高了DC/DC控制信號占空比分辨率。時鐘生成電路由1個倍頻器對輸入時鐘信號倍頻生成基礎時鐘信號。脈寬發(fā)生電路由脈寬發(fā)生器產(chǎn)生粗調(diào)脈寬信號,實現(xiàn)脈寬的粗調(diào)。IODELAY延時電路的功能由Xilinx公司的IODELAY固件實現(xiàn)。IODELAY固件根據(jù)其輸入數(shù)組對粗調(diào)脈寬信號實現(xiàn)相位分辨率為360°/64=5.625°的精確時延,生成延時脈寬信號,相當于對基礎時鐘信號64分頻,在基礎時鐘信號不變的條件下將DC/DC控制信號占空比分辨率提高了64倍?;蜻x通電路由查找表(Look-up-table,LUT)實現(xiàn)邏輯或功能,粗調(diào)脈寬信號和延時脈寬信號輸入LUT并輸出最終的DC/DC控制信號。本發(fā)明解決了傳統(tǒng)PWM型DC/DC控制電路PWM信號占空比的分辨率難以提高的缺點,具有較強的具有較強的準確性、通用性以及適用性。附圖說明圖1是DC/DC控制電路總體結(jié)構。圖2是時鐘生成電路。圖3是脈寬發(fā)生電路。圖4是IODELAY延時電路。圖5是或選通電路。圖6是脈寬發(fā)生電路輸出波形。圖7是IODELAY延時電路輸出波形。圖8是或選通電路輸出波形。具體實施方式下面參照附圖對本發(fā)明進一步詳細說明。本發(fā)明提供一種高分辨率從的DC/DC控制電路,總體結(jié)構如圖1所示,該控制電路由時鐘生成電路、脈寬發(fā)生電路、IODELAY延時電路和或選通電路等四個部分組成。各部分具體電路圖如圖2至圖5所示。首先將輸入10位數(shù)組dc(9:0)分為高4位數(shù)組N=dc(9:6)和低6位數(shù)組m=dc(5:0)。在圖2所示的時鐘生成電路中,DCM×5是5倍的頻率倍頻器,CLK信號為輸入時鐘信號,其頻率為50MHz。CLK經(jīng)過DCM×5倍頻后,輸出頻率為250MHz的基礎時鐘信號CK至脈寬發(fā)生電路和IODELAY延時電路作為控制時鐘,即基礎時鐘信號的周期T=4ns。在如圖3所示的脈寬發(fā)生電路中,脈寬發(fā)生器根據(jù)輸入高4位數(shù)組N輸出相應脈寬的粗調(diào)脈寬信號至IODELAY延時電路和或選通電路。脈寬發(fā)生電路的輸出波形如圖6所示,粗調(diào)脈沖信號的寬度為N×T,即為對應于脈寬發(fā)生器輸入數(shù)組的整數(shù)個時鐘周期。在如圖4所示的IODELAY延時電路中,IODELAY固件根據(jù)輸入低6位數(shù)組m對粗調(diào)脈寬信號進行相位為m×360°/64的時延,相應的時間延遲為m×T/64,即為對應于IODELAY固件輸入數(shù)組的小數(shù)個基礎時鐘信號周期。相當于對基礎時鐘信號64分頻。延時相位與低6位數(shù)組的關系如圖7所示。在如圖5所示的或選通電路中,由LUT實現(xiàn)邏輯或功能。LUT輸入輸出關系表如下表所示??刂芁UT的A2、A3輸入端為0,只要A0和A1有一路信號為高電平輸出即為高電平。粗調(diào)脈寬信號和延時脈寬信號分別從A0、A1輸入,LUT輸出即為最終的DC/DC控制信號。相當于粗調(diào)脈寬信號和延時脈寬信號分別決定DC/DC控制信號的上升沿和下降沿。或選通電路的輸出波形如圖8所示。LUT輸入輸出關系表本發(fā)明基于IODELAY固件的DC/DC控制電路,主要由脈寬發(fā)生電路實現(xiàn)信號的粗調(diào),粗調(diào)完成整數(shù)個基礎時鐘信號周期的脈寬調(diào)制,即為N×T;由IODELAY延時電路實現(xiàn)信號的細調(diào),細調(diào)完成小數(shù)個基礎時鐘信號周期的脈寬調(diào)制,即為m×T/64。最終DC/DC控制信號的脈寬為粗調(diào)和細調(diào)脈寬之和,即(N+m/64)×T,在基礎時鐘信號不變的條件下,將DC/DC控制信號的占空比分辨率提高了64倍。當前第1頁1 2 3 當前第1頁1 2 3