本發(fā)明涉及高壓集成電路，具體涉及一種具有瞬態(tài)抑制的高壓集成電路。

背景技術(shù)：

1、高壓集成電路，即hvic，是一種把mcu信號轉(zhuǎn)換成驅(qū)動igbt或mos信號的集成電路產(chǎn)品。hvic把pmos管、nmos管、三極管、二極管、穩(wěn)壓管、電阻、電容集成在一起，形成斯密特、低壓levelshift、高壓levelshift、脈沖發(fā)生電路、延時電路、濾波電路、過電流保護電路和過熱保護電路、欠壓保護電路、自舉電路等電路?，F(xiàn)有的hvic的高側(cè)驅(qū)動電路中的單脈沖gen電路，在hin信號的上升沿和下降沿分別產(chǎn)生脈沖，用于驅(qū)動dmos,脈沖寬度一般在幾百納秒，使hin與ho對應。

2、現(xiàn)有的hvic，瞬態(tài)dvs/dt噪聲會影響功率器件驅(qū)動芯片(hvic)內(nèi)部低壓至高壓轉(zhuǎn)換的正常工作過程，使其高壓側(cè)出現(xiàn)latch-on，latch-off等失效狀態(tài)。當脈沖電路的off_pluse/reset和on_pluse/set分別產(chǎn)生低電平時，vout分別產(chǎn)生邏輯0和邏輯1信號；而當vs突變時，由于寄生電容的存在，i＝c*dvs/dt，使on_pluse/set、off_pluse/reset兩側(cè)同時產(chǎn)生電流導致兩側(cè)同時出現(xiàn)低電平；此狀態(tài)直接導致高壓側(cè)輸出誤開啟，且鎖存后保持在高電平狀態(tài)，危害極大，如果低壓側(cè)管子開啟會直接導致直通。

3、因此，上述的高壓集成電路在工作時狀態(tài)直接導致高壓側(cè)輸出誤開啟，且鎖存后保持在高電平狀態(tài)，危害極大，如果低壓側(cè)管子開啟會直接導致直通，從而使得整體高壓集成電路可靠性差。

技術(shù)實現(xiàn)思路

1、本發(fā)明提供一種具有瞬態(tài)抑制的高壓集成電路，旨在解決現(xiàn)有的高壓集成電路在工作時狀態(tài)直接導致高壓側(cè)輸出誤開啟，且鎖存后保持在高電平狀態(tài)，危害極大，如果低壓側(cè)管子開啟會直接導致直通，從而導致可靠性差的問題。

2、本發(fā)明實施例提供一種具有瞬態(tài)抑制的高壓集成電路，包括：依次電連接的hvic驅(qū)動電路、脈沖電路、電平移位電路、瞬態(tài)抑制電路以及rs觸發(fā)器；所述hvic驅(qū)動電路的輸入端用于連接供電電源，所述rs觸發(fā)器的輸出端用于輸出驅(qū)動信號；

3、所述瞬態(tài)抑制電路包括第一瞬態(tài)抑制電路和第二瞬態(tài)抑制電路，所述脈沖電路用于分別通過上升沿脈沖和下降沿脈沖輸出第一脈沖信號和第二脈沖信號至所述電平移位電路上，通過所述電平移位電路分別將所述第一脈沖信號輸出至所述第一瞬態(tài)抑制電路的輸入端和所述第二瞬態(tài)抑制電路的輸入端，所述第一瞬態(tài)抑制電路的輸出端連接所述rs觸發(fā)器的r端，所述第二瞬態(tài)抑制電路的輸出端連接所述rs觸發(fā)器的s端。

4、優(yōu)選的，所述電平移位電路包括第一電阻、第一晶體管、第二電阻以及第二晶體管；

5、所述第一晶體管的柵極作為所述電平移位電路的第一輸入端用于連接所述上升沿脈沖，所述第二晶體管的柵極作為所述電平移位電路的第二輸入端用于連接所述下降沿脈沖，所述第一晶體管的源極與所述第二晶體管的源極連接并共同接地；所述第一晶體管的漏極連接所述第一電阻的第一端，所述第二晶體管的漏極連接所述第二電阻的第一端，所述第一電阻的第二端與所述第二電阻的第二端連接；所述第一晶體管的漏極還作為所述電平移位電路的第一輸出端連接至所述第一瞬態(tài)抑制電路的輸入端，所述第二晶體管的漏極還作為所述電平移位電路的第二輸出端連接至所述第一瞬態(tài)抑制電路的輸入端。

6、優(yōu)選的，所述第一晶體管和所述第二晶體管均為ldmos管。

7、優(yōu)選的，所述第一瞬態(tài)抑制電路包括：晶體管pm1、晶體管nm1、晶體管pm2、晶體管nm2、晶體管pm3、晶體管nm3、晶體管pm4、晶體管nm4、晶體管pm5、晶體管nm5、晶體管pm6、晶體管nm6、第三電阻、以及第一電容；

8、所述晶體管pm1的柵極和所述晶體管nm1的柵極連接并共同作為所述第一瞬態(tài)抑制電路的輸入端；所述晶體管pm1的源極分別連接所述第一電阻的第一端、所述晶體管pm2的源極、所述晶體管pm3的源極、所述晶體管nm5的漏極以及所述晶體管pm6的源極；所述晶體管pm1的漏極分別連接所述晶體管nm1的漏極、所述晶體管pm2的柵極和所述晶體管nm2的柵極，所述晶體管pm2的漏極分別連接所述第三電阻的第一端、所述第一電容的第一端、所述晶體管pm3的柵極、所述晶體管pm4的柵極、所述晶體管nm3的柵極以及所述晶體管nm4的柵極；

9、所述晶體管nm2的漏極連接所述第三電阻的第二端，所述晶體管nm1的源極分別連接所述晶體管nm2的源極、所述第一電容的第二端、所述晶體管nm4的源極、所述晶體管pm5的漏極以及所述晶體管nm6的源極；

10、所述晶體管pm3的漏極分別連接所述晶體管pm4的源極和所述晶體管pm5的源極；所述晶體管pm4的漏極分別連接所述晶體管nm3的漏極、所述晶體管pm5的柵極、所述晶體管nm5的柵極、所述晶體管pm6的柵極以及所述晶體管nm6的柵極；所述晶體管nm3的源極分別連接所述晶體管nm4的漏極和所述晶體管nm5的源極；

11、所述晶體管pm6的漏極與所述晶體管nm6的漏極連接并共同作為所述第一瞬態(tài)抑制電路的輸出端。

12、優(yōu)選的，所述第二瞬態(tài)抑制電路包括：晶體管pm7、晶體管nm7、晶體管pm8、晶體管nm8、晶體管pm9、晶體管nm11、晶體管pm10、晶體管nm12、晶體管pm11、晶體管nm13、晶體管pm12、晶體管nm14、第四電阻、以及第二電容；

13、所述晶體管pm7的柵極和所述晶體管nm7的柵極連接并共同作為所述第二瞬態(tài)抑制電路的輸入端；所述晶體管pm7的源極分別連接所述第二電阻的第一端、所述晶體管pm8的源極、所述晶體管pm9的源極、所述晶體管nm13的漏極以及所述晶體管pm12的源極；所述晶體管pm7的漏極分別連接所述晶體管nm7的漏極、所述晶體管pm8的柵極和所述晶體管nm8的柵極，所述晶體管pm8的漏極分別連接所述第四電阻的第一端、所述第二電容的第一端、所述晶體管pm9的柵極、所述晶體管pm10的柵極、所述晶體管nm11的柵極以及所述晶體管nm12的柵極；

14、所述晶體管nm8的漏極連接所述第四電阻的第二端，所述晶體管nm7的源極分別連接所述晶體管nm8的源極、所述第二電容的第二端、所述晶體管nm12的源極、所述晶體管pm11的漏極以及所述晶體管nm14的源極；

15、所述晶體管pm9的漏極分別連接所述晶體管pm10的源極和所述晶體管pm11的源極；所述晶體管pm10的漏極分別連接所述晶體管nm11的漏極、所述晶體管pm11的柵極、所述晶體管nm13的柵極、所述晶體管pm12的柵極以及所述晶體管nm14的柵極；所述晶體管nm11的源極分別連接所述晶體管nm12的漏極和所述晶體管nm13的源極；

16、所述晶體管pm12的漏極與所述晶體管nm14的漏極連接并共同作為所述第二瞬態(tài)抑制電路的輸出端。

17、與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果在于，通過將hvic驅(qū)動電路、脈沖電路、電平移位電路、瞬態(tài)抑制電路以及rs觸發(fā)器依次電連接；hvic驅(qū)動電路的輸入端用于連接供電電源，rs觸發(fā)器的輸出端用于輸出驅(qū)動信號；脈沖電路用于分別通過上升沿脈沖和下降沿脈沖輸出第一脈沖信號和第二脈沖信號至電平移位電路上，通過電平移位電路分別將第一脈沖信號輸出至第一瞬態(tài)抑制電路的輸入端和第二瞬態(tài)抑制電路的輸入端，第一瞬態(tài)抑制電路的輸出端連接rs觸發(fā)器的r端，第二瞬態(tài)抑制電路的輸出端連接rs觸發(fā)器的s端。這樣通過在高壓電平移位電路之后增加相應的瞬態(tài)抑制(脈沖濾波)電路，防止在vs突變時，由于寄生電容的存在，i＝c*dvs/dt，使on_pluse/set、off_pluse/reset兩側(cè)同時產(chǎn)生電流導致兩側(cè)同時出現(xiàn)低電平；以提高hvic芯片的可靠性及其市場競爭力。