專利名稱：用于靜電放電保護的電源箝位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電放電保護，特別涉及用于吸收在靜電放電期間的電流的保護電路。
集成電路(IC)一般在帶有外部連接器的情況下被制造，所述連接器用于連接電源、控制裝置或和外部裝置或系統(tǒng)實現(xiàn)通信連接。在IC制造中的趨勢是增加其內(nèi)部元件例如晶體管和互連的密度。此外，用于操作集成電路的電源電位繼續(xù)被減少。
隨著集成電路元件的密度增加和操作電源電壓的降低，集成電路對靜電放電的影響越來越敏感。靜電放電(ESD)指的是由于在特定的集成電路組件上或者在處理所述集成電路組件的附近的人身上的靜電荷的積累而產(chǎn)生的在一個短的時間間隔內(nèi)的大電流放電現(xiàn)象。ESD對于半導(dǎo)體器件是一個嚴(yán)重的問題，因為其具有能夠破壞整個IC的電位。因為ESD事件通?？邕^和IC組件端子相連的硅電路發(fā)生，所以電路設(shè)計者一直致力于研究對這些敏感電路的足夠的保護裝置。
一種方法是使用柵極接地的晶體管作為簡單的ESD保護電路。這種晶體管作為二極管被配置，并具有低于柵極絕緣擊穿電壓的漏板結(jié)擊穿電壓。雖然這種電路在靜電放電時提供一些保護，但是其不能通過某些ESD事件固有的大的電流。一種ESD保護電路應(yīng)當(dāng)能夠通過在一個短的時間內(nèi)使大電流非破壞性地流過一個低阻抗通路來保護IC不被任何可想見的靜電放電破壞。
在設(shè)計ESD保護電路時的一個困難是必須要滿足的苛求的性能要求。例如，用于測量ESD的穩(wěn)健性的主要工業(yè)標(biāo)準(zhǔn)之一(MIL-STD-883Cmethod 3015.7 Notice8(1998),and its follow-on Human Body Model(HBM)standard No.5.1(1993)from the EOS/ESD Association)要求對大量的插頭和電源的組合進行ESD測試。在過去，ESD保護電路難于滿足這些苛刻要求，同時又維持足夠的噪聲免除性。
集成電路一直處于HBM測試的壓力下，這是因為反復(fù)地對電源干線例如上部電源電壓Vcc供電線施加應(yīng)力導(dǎo)致各個擊穿點的疲勞。需要一種可靠的電源箝位電路，用于減少Vcc干線對于和ESD測試相關(guān)的失敗機理的敏感性。此外，使得輸入和輸出插頭的ESD保護由于可靠的電源箝位電路而變得比較簡單，因為ESD電流可以通過一個電源或另一個電源。
在申請序列號為08/823109，申請日為1997,3,24,名稱為“MOSFET-based Power Supply Clamps for Electrostatic DischargeProtection of Integrated Circuits(集成電路靜電放電保護用的基于MDSFET的電源箝位電路)”的美國專利中描述了一種p溝道場效應(yīng)晶體管(PFET)電源箝位電路。這種箝位電路使用PFET為靜電電壓提供通過晶體管的放電通路。在ESD事件期間，晶體管的柵極被拉到接近于地電位。因此，晶體管的門限降低。因而，晶體管不能耗散來自電源節(jié)點的最大可能的電流。
由于上述原因，在本領(lǐng)域中需要一種增加ESD電源箝位電路裝置的面積效率的電路，用于在ESD事件期間吸收較大的電流。
在一個實施例中，本發(fā)明描述了一種電源箝位電路，其包括和電源節(jié)點相連的可開關(guān)的電流吸收裝置和控制電路。所述控制電路和可開關(guān)的電流吸收裝置的控制連接相連，并且適用于在電源節(jié)點上發(fā)生靜電放電事件期間向控制連接提供控制電壓。所述控制電壓具有在外部提供的電源的電壓范圍之外的電位。
在另一個實施例中，一種電源箝位電路包括和電源節(jié)點相連的晶體管，以及和晶體管的柵極相連的控制電路。所述控制電路適用于在電源節(jié)點上發(fā)生靜電放電期間向柵極提供控制電壓。所述控制電壓通過所述晶體管提供放電通路，其不限于晶體管的門限電壓降。
在另一個實施例中，提供一種集成電路，其包括用于接收電源電壓的電源節(jié)點，用于實現(xiàn)預(yù)定功能的內(nèi)部電路，以及用于在電源節(jié)點上發(fā)生靜電放電事件期間提供放電通路的電源箝位電路。所述電源箝位電路包括和電源節(jié)點相連的晶體管，以及和晶體管的柵極相連的控制電路。所述控制電路適用于在電源節(jié)點上發(fā)生靜電放電期間向晶體管的柵極提供控制電壓，同時所述控制電壓通過所述晶體管提供放電通路，其不限于晶體管的門限電壓降。


圖1是按照本發(fā)明的一個實施例的集成電路的方塊圖；圖2是具有PMOS晶體管和基于NOR的控制電路的箝位電路；圖3是具有PMOS晶體管和基于NAND的控制電路的箝位電路；圖4是具有PMOS晶體管和基于NAND的控制電路的另一種箝位電路；圖5是具有PMOS晶體管和基于NOR的控制電路的箝位電路；圖6是具有NMOS晶體管和基于NOR的控制電路的箝位電路；圖7是具有NMOS晶體管和基于NAND的控制電路的箝位電路；以及圖8是在ESD事件期間圖4的電路的模擬實驗曲線。
在下面的本發(fā)明的詳細(xì)的說明書中，參照作為說明書的一部分的附圖進行說明，在附圖中以示例的方式示出了可以用來實施本發(fā)明的特定的實施例。在附圖中，在所示的幾幅附圖中，相同的標(biāo)號表示基本相同的元件。這些實施例被足夠詳細(xì)地說明，以便使本領(lǐng)域的技術(shù)人員能夠?qū)嵤┍景l(fā)明。也可以利用其它的實施例，并且不脫離本發(fā)明的構(gòu)思，可以作出各種結(jié)構(gòu)、邏輯和電氣元件的改變。因而，下面的詳細(xì)說明書沒有限制的意義，本發(fā)明的范圍只由所附的權(quán)利要求限定，其中包括這些實施例的等效物。
本發(fā)明的一個實施例提供一種用于靜電放電的箝位電路，其中提供有用于在ESD事件期間吸收大的電流從而改善保護功能的PMOS放電晶體管。圖1是集成電路100的方塊圖，其具有電源輸入連接102，用于接收來自電源電路108的外部提供的高的電源電壓。提供有ESD保護電路104，用于保護內(nèi)部電路106，所述內(nèi)部電路被設(shè)計用于實現(xiàn)預(yù)定的功能。下面詳細(xì)說明保護電路。集成電路100可以是接收電源電壓的任何類型的集成電路，其中包括但不限于處理器，控制器，存儲裝置以及專用集成電路(ASIC)。ESD保護用于在集成電路被處理時，或者在集成電路被安裝和通電時保護內(nèi)部電路。
參看圖2，其中示出了使用本發(fā)明的箝位電路200的一個實施例。所示的箝位電路200使用一個PMOS晶體管202，或可開關(guān)的電流吸收電路，其和控制電路204相連。所述控制電路適用于在ESD事件期間把晶體管202的柵極拉到地電位以下，從而增加電流的吸收。
如果在集成電路被處理或者被測試時(沒有施加電源)在電源節(jié)點Vcc發(fā)生ESD事件，則反相器220的輸入端通過電容器218被ESD電壓脈沖拉高。應(yīng)當(dāng)理解，電容器218應(yīng)當(dāng)如此之小，使得當(dāng)Vcc連接上的電壓上升時，反相器220的輸入端能夠通過串聯(lián)的晶體管222a-n快速地下降，這在下面還要詳細(xì)解釋。因而，NOR門226的一個輸入端被反相器220拉低。NOR門的第二輸入端通過反相器230和電容器213也和低電位相連。由于NOR門的輸出為高，反相器214對電容器212充電。注意反相器230還使晶體管206截止。
當(dāng)在Vcc連接上的電壓上升時，串聯(lián)連接的晶體管222使電容器218放電，并當(dāng)達到觸發(fā)電壓時，把反相器220的輸出轉(zhuǎn)換為高狀態(tài)。因此，NOR門226的輸出響應(yīng)反相器220的輸出的改變而轉(zhuǎn)換到低狀態(tài)。反相器228和214也改變狀態(tài)。因而，二極管210和地解除連接(反向偏置)，并且電容器212在經(jīng)一個反相器延遲后被接地。由晶體管211和電容器213形成RC網(wǎng)絡(luò)。經(jīng)過一個幾微秒的較大的時間間隔，RC網(wǎng)絡(luò)保持反相器230的輸入和NOR門226的第二輸入為高狀態(tài)。在沒有ESD事件的期間內(nèi)，RC網(wǎng)絡(luò)還控制p溝道晶體管202的柵極(通過晶體管206)，使p溝道晶體管處于低電流狀態(tài)。
電容器212作為激勵電容器，響應(yīng)反相器214用于強制節(jié)點240和晶體管202的柵極為負(fù)電壓。節(jié)點240上的電壓可被看作在電源節(jié)點的靜電放電期間和晶體管202的柵極相連的控制電壓。因此，晶體管202盡可能快地被驅(qū)動，其只受P+結(jié)擊穿電壓限制。因此，在ESD事件期間，PMOS箝位電路200把放電晶體管的柵極和負(fù)電壓相連，使得晶體管202不經(jīng)受門限電壓(Vt)降落。
注意在ESD事件期間，控制晶體管202的柵極的二極管210和電容器212在觸發(fā)電壓達到之后，分別經(jīng)過3個和4個門延遲之后被翻轉(zhuǎn)。因為門延遲相對于ESD的時間較短，所以這些門延遲是可以允許的。
當(dāng)集成電路處于穩(wěn)定狀態(tài)方式時，即，當(dāng)集成電路被加電并穩(wěn)定時，電容器213被充電，并且反相器232對NOR門226提供高的輸入。非常弱的晶體管206已經(jīng)使電容器208和212充電，并保持晶體管202截止。晶體管222a-222n把反相器電路220的輸入端拉到低，因而提供一個高的輸出。因而NOR門226的兩個輸入和高電位相連。
如果在電路處于穩(wěn)定狀態(tài)方式下在Vcc上遭受ESD脈沖，NOR門226的兩個輸入變?yōu)榈?，和?jié)點240相連的電容器節(jié)點通過節(jié)點210放電。同樣，反相器214對和其輸出相連的電容器212的節(jié)點充電。在晶體管222把反相器220的輸入拉到低之后，反相器214使電容器212箝位，從而強制節(jié)點240降低到地電位以下，如上所述。這便為ESD脈沖提供一個大電流放電通路。
圖3是一個類似于圖2的箝位電路200的箝位電路250，不過其適用于用NAND門252代替所述的NOR門226。如果在集成電路被處理或被測試(未加電)在Vcc連接上發(fā)生ESD事件，則NAND門的輸出由于電容器218和反相器254起初為低。因此，電容器212通過反相器序列256,258和214以及二極管210被充電。隨著在Vcc連接上的電壓升高，串聯(lián)連接的晶體管222使電容器218放電，并且NAND門252的輸出翻轉(zhuǎn)到高狀態(tài)。反相器256,258和214也改變狀態(tài)。因而，二極管210被反向偏置，并且在一個反相器延遲之后，電容器212接地。
電容器212響應(yīng)反相器214，強制節(jié)點240和晶體管202的柵極為負(fù)電壓。因此，晶體管202盡可能快地被驅(qū)動，其只受P+結(jié)擊穿電壓的限制。因此，在ESD事件期間，PMOS箝位電路250使放電晶體管的柵極和負(fù)電壓相連，使得晶體管202不經(jīng)受門限電壓(Vt)降落。由晶體管215和電容器209形成RC網(wǎng)絡(luò)。經(jīng)過一個幾微秒的較大的時間間隔，RC網(wǎng)絡(luò)保持反相器254的輸入和NAND門252的第二輸入為低。在沒有ESD事件的期間內(nèi)，RC網(wǎng)絡(luò)還控制p溝道晶體管202的柵極(通過晶體管206)，使p溝道晶體管處于低電流狀態(tài)。
和電路200類似，在ESD事件期間，二極管210和電容器212在觸發(fā)電壓達到之后，分別在3和4個門延遲之后翻轉(zhuǎn)，不過，NAND門252的門延遲大于NOR門226的門延遲。此外NAND門必須被設(shè)計代替反相器220在一個臨界電壓下被觸發(fā)。
二極管210從正向偏置向反向偏置的轉(zhuǎn)變由于在其中存儲電荷可能影響柵極的負(fù)偏置。對二極管210唯一的要求是其陰極接地或浮動。因而，圖4示出了一種和圖3的箝位電路250相似的箝位電路275。二極管210的陰極接下拉晶體管276，下拉晶體管276由反相器214的輸出控制。因而，反相器214對電容器212充電，并控制晶體管276的偏置。如果晶體管276相對于電容器212的定時有問題，則可以增加一個小的反相器和反相器214并聯(lián)，用于驅(qū)動晶體管276。注意反相器256和258被取消了，因為NAND門不需要控制二極管偏置。
因為在圖2中PMOS晶體管202的初始狀態(tài)是二極管降落或比地高的狀態(tài)，當(dāng)其柵極連接接地時可能經(jīng)受一個不希望初始峰值電壓。為減少這個峰值電壓，二極管202的功能可以由兩個晶體管292和293平均分擔(dān)，如圖5的箝位電路290所示。該電路的操作和箝位電路200類似，不過通過包括晶體管292減少了初始峰值電壓。晶體管292的柵極不像晶體管293那樣被驅(qū)動到負(fù)電壓，但是卻在晶體管293的柵極電壓改變之前提供初始電流通路。反相器230和232被增大，以便驅(qū)動晶體管292的柵極。應(yīng)當(dāng)理解，晶體管292和293可被制成具有公共的源極區(qū)和漏極區(qū)，以便縮小死區(qū)。
圖6說明箝位電路300的一個實施例，其中使用大的NMOS晶體管302作為可開關(guān)的電流吸收電路。晶體管的柵極，即節(jié)點320和控制電路相連，用于在ESD事件期間把柵極驅(qū)動到一個箝位電壓，從而增加電流吸收能力。
如果在集成電路被處理或者被測試時(沒有施加電源)在電源節(jié)點發(fā)生ESD事件，則反相器314的輸入端通過電容器321被ESD電壓脈沖拉高。應(yīng)當(dāng)理解，電容器321應(yīng)當(dāng)如此之小，使得當(dāng)Vcc連接上的電壓上升時，反相器314的輸入端能夠通過串聯(lián)的晶體管316a-n快速地下降，這在下面還要詳細(xì)解釋。因而，NOR門324的一個輸入端被反相器314拉低。NOR門的第二輸入端通過反相器326和電容器305也和低電位相連。由于NOR門的輸出為高，反相器326對電容器306充電。反相器326還使晶體管307截止。
當(dāng)在Vcc連接上的電壓上升時，串聯(lián)連接的晶體管316使電容器321放電，并當(dāng)達到觸發(fā)電壓時，把反相器314的輸出轉(zhuǎn)換為高狀態(tài)。因此，NOR門324的輸出響應(yīng)反相器314的輸出的改變而轉(zhuǎn)換到低狀態(tài)。二極管308被反向偏置，反相器312改變狀態(tài)，從而使電容器306和Vcc節(jié)點相連。
電容器306作為激勵電容器操作，其響應(yīng)反相器312強制節(jié)點240和晶體管302的柵極為被箝位的正電壓。節(jié)點320上的電壓可被看作在電源節(jié)點的靜電放電期間和晶體管302的柵極相連的控制電壓。因此，晶體管302盡可能快地被驅(qū)動，其只受結(jié)擊穿電壓限制。因此，在ESD事件期間，NMOS箝位電路300把放電晶體管的柵極箝位到正電壓，使得晶體管302不經(jīng)受門限電壓(Vt)降落。因為該電路旨在使用預(yù)定范圍的Vcc操作，在ESD事件期間在晶體管302上的柵極電壓可被確定為具有處于外部提供的電源電壓的電壓范圍之外的電位。具體地說，晶體管的柵極控制電壓具有大于在非ESD操作時即在正常操作期間上部電源電壓Vcc的正電位。
注意在ESD事件期間，控制晶體管302的柵極的二極管308和電容器306在觸發(fā)電壓達到之后，分別經(jīng)過2個和3個門延遲之后被翻轉(zhuǎn)。因為門延遲相對于ESD的時間較短，所以這些門延遲是可以允許的。由晶體管304和電容器305形成一個RC網(wǎng)絡(luò)。經(jīng)過一個幾微秒的較大的時間間隔，RC網(wǎng)絡(luò)保持反相器309的輸入和NOR門324的第二輸入為高狀態(tài)。在沒有ESD事件的期間內(nèi)，RC網(wǎng)絡(luò)還控制n溝道晶體管302的柵極(通過晶體管307)，使n溝道晶體管處于低電流狀態(tài)。
如果在穩(wěn)定狀態(tài)方式下在Vcc上遭受ESD脈沖，NOR門的兩個輸入變?yōu)榈?，和反相?12相連的電容器節(jié)點放電。二極管308使和其陰極相連的電容器306的節(jié)點充電。在晶體管316把反相器314的輸入拉到低之后，反相器312使電容器306箝位，從而強制節(jié)點320箝位到正電壓，如上所述。這便為ESD脈沖提供一個大電流放電通路。
圖7是一個類似于圖6的箝位電路300的箝位電路350，不過其適用于用NAND門354代替所述的NOR門324。節(jié)點320的初始偏置和圖6的相同。該箝位電路以和箝位電路300基本相同的方式被設(shè)計，不過，其中反相器被取消了，或者按照NAND門354的要求作了改變。在這個實施例中，在ESD事件期間，在達到觸發(fā)電壓之后，分別經(jīng)過1個和2個門延遲電容器310和二極管308翻轉(zhuǎn)。注意二極管和電容器翻轉(zhuǎn)的定時被改變了。不過，可以提供一個具有和圖6的基本定時相同的定時的箝位的實施例。此外，NAND門的門延遲大于NOR門的門延遲。此外，代替圖6的反相器314,NAND門必須被這樣設(shè)計，使得其在臨界電壓下被觸發(fā)。
圖8是圖4的箝位電路275在ESD事件期間的實驗電壓曲線。ESD事件由通過56歐姆的電阻和Vcc節(jié)點相連的上升時間為1ns的80V的脈沖確定。線400表示在Vcc節(jié)點上的電壓。線402表示反相器214的輸出，線403表示二極管210的陰極。線406是NAND門252的輸出，并且晶體管202的柵極(節(jié)點240)由線404所示。在時刻T0在Vcc上引發(fā)80V的電壓脈沖(上升時間為1ns)，節(jié)點240和反相器214的輸出被耦聯(lián)到高。在1ns內(nèi)，NAND門252的輸出被保持低。在這個時間期間，節(jié)點240被箝位，電容器212被反相器214充電。二極管210的陰極通過電阻276和地相連。在1個納秒之后，NAND門252的輸出被升高到足以觸發(fā)反相器214，并且晶體管202的柵極被電容器212上的變化驅(qū)動到地電位以下。因此，箝位電路在ESD事件期間通過驅(qū)動下拉晶體管202的柵極為負(fù)值對Vcc連接箝位。
上面說明了能夠?qū)﹄娫垂?jié)點提供ESD保護的幾種電壓箝位電路。這種電路增加了ESD電源箝位電路在ESD事件期間吸收更大電流的能力。電壓箝位電路包括放電晶體管，其被控制電路控制，使得在ESD事件期間在放電晶體管上不經(jīng)受門限電壓降?？刂齐娐返母鱾€實施例響應(yīng)在被保護的電源節(jié)點上提供的電壓進行操作。一個實施例提供p溝道MOS晶體管和用于把晶體管的柵極驅(qū)動到地電位或負(fù)電壓的控制電路。另一個實施例提供n溝道MOS晶體管和用于驅(qū)動晶體管的柵極到一個大于正的電源電壓Vcc的箝位電壓的控制電路。因而，這樣，使得控制電壓處于被保護的電源節(jié)點的電壓范圍之外。
雖然上面說明了幾個特定的實施例，但是，本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，任何通過計算能夠達到相同目的的實施例都可以代替上述的實施例。本申請旨在覆蓋本發(fā)明的任何應(yīng)用和改型。因此，本發(fā)明的范圍只由所附權(quán)利要求及其等同物限定。
權(quán)利要求
1．一種電源箝位電路，其包括和電源節(jié)點相連的可開關(guān)的電流吸收裝置；以及和可開關(guān)的電流吸收裝置的控制連接相連的控制電路，所述控制電路適用于在電源節(jié)點上發(fā)生靜電放電事件期間向控制連接提供控制電壓，所述控制電壓具有在外部提供的電源的電壓范圍之外的電位。
2．如權(quán)利要求1所述的電源箝位電路，其中響應(yīng)在電源節(jié)點上的靜電放電事件，控制電壓具有負(fù)電位。
3．如權(quán)利要求1所述的電源箝位電路，其中在靜電放電事件期間，控制電壓產(chǎn)生一個大于電源箝位電路的Vcc節(jié)點上的電位的正電位。
4．一種電源箝位電路，包括和電源節(jié)點相連的晶體管；以及和晶體管的柵極相連的控制電路，所述控制電路適用于在電源節(jié)點上發(fā)生靜電放電期間向柵極提供控制電壓，所述控制電壓通過所述晶體管提供放電通路，其不僅不受晶體管的門限電壓降的限制，也不受在晶體管的源極或漏極上的電壓的限制。
5．如權(quán)利要求4所述的電源箝位電路，其中控制電路包括和所述晶體管的柵極相連的激勵電容器。
6．如權(quán)利要求4所述的電源箝位電路，其中所述晶體管是n溝道場效應(yīng)晶體管，并且控制電壓大于電源電壓Vcc。
7．如權(quán)利要求4所述的電源箝位電路，其中晶體管是p溝道場效應(yīng)晶體管，控制電壓是負(fù)電壓。
8．如權(quán)利要求4所述的電源箝位電路，其中在靜電放電事件期間，在達到觸發(fā)電壓之后經(jīng)兩個或幾個門延遲控制電路提供控制電壓。
9．一種電源箝位電路，包括p溝道晶體管，其被連接在電源節(jié)點和地之間，用于在電源節(jié)點發(fā)生靜電放電期間提供放電通路；以及和所述p溝道晶體管的柵極相連的控制電路，所述控制電路適用于在靜電放電事件期間向p溝道晶體管的柵極提供負(fù)電位的控制電壓。
10．如權(quán)利要求9所述的電源箝位電路，其中控制電路包括具有和所述p溝道晶體管的柵極相連的第一端的電容器；以及和所述電容器的第二端相連的邏輯電路，用于把所述第二端驅(qū)動到一個低電壓。
11．如權(quán)利要求9所述的電源箝位電路，其中所述控制電路包括二極管，其陽極和p溝道晶體管的柵極相連，陰極和一個下拉晶體管相連；激勵電容器，具有和p溝道晶體管的柵極相連的第一端；NAND門，具有通過電容器和電源節(jié)點相連的一個輸入；以及第一反相器，具有和所述NAND門的輸出相連的一個輸入，以及和所述激勵電容器的第二端相連并和所述下拉晶體管的柵極相連的輸出。
12．如權(quán)利要求9所述的電源箝位電路，其中所述控制電路包括具有和所述p溝道晶體管的柵極相連的陽極的二極管；具有和所述p溝道晶體管的柵極相連的第一端的激勵電容器；具有由一個RC網(wǎng)絡(luò)驅(qū)動的第一輸入節(jié)點的NOR門；第一反相器，具有通過一個電容器和電源節(jié)點相連的輸入節(jié)點和與NOR門的第二輸入節(jié)點相連的輸出節(jié)點；第二反相器，具有和NOR門的輸出節(jié)點相連的輸入節(jié)點和與所述二極管的陰極相連的輸出節(jié)點；第三反相器，具有和第二反相器的輸出節(jié)點相連的輸入節(jié)點和與所述激勵電容器的第二端相連的輸出節(jié)點；以及第二p溝道晶體管，其被連接在電源節(jié)點和地之間，用于提供第二放電通路，所述第二p溝道晶體管具有和NOR門的第一輸入節(jié)點相連的柵極連接。
13．如權(quán)利要求9所述的電源箝位電路，其中控制電路包括具有和所述p溝道晶體管的柵極相連的陽極的二極管；具有和所述p溝道晶體管的柵極相連的第一端的激勵電容器；NOR門；第一反相器，具有通過一個電容器和電源節(jié)點相連的輸入節(jié)點和與所述NOR門的輸入節(jié)點相連的輸出節(jié)點；第二反相器，具有和所述NOR門的輸出節(jié)點相連的輸入節(jié)點和與所述二極管的陰極相連的輸出節(jié)點；以及第三反相器，具有和第二反相器的輸出節(jié)點相連的輸入節(jié)點和與所述激勵電容器的第二端相連的輸出節(jié)點。
14．如權(quán)利要求9所述的電源箝位電路，其中控制電路包括具有和所述p溝道晶體管的柵極相連的陽極的二極管；具有和所述p溝道晶體管的柵極相連的第一端的激勵電容器；具有通過一個電容器和電源節(jié)點相連的輸入節(jié)點的NAND門；第一反相器，具有和NAND門的輸出節(jié)點相連的輸入節(jié)點；第二反相器，具有和所述第一反相器的輸出節(jié)點相連的輸入節(jié)點和與所述二極管的陰極相連的輸出節(jié)點；以及第三反相器，具有和第二反相器的輸出節(jié)點相連的輸入節(jié)點和與所述激勵電容器的第二端相連的輸出節(jié)點。
15．如權(quán)利要求9所述的電源箝位電路，其中控制電路包括RC網(wǎng)絡(luò)，其被連接用于在非ESD事件期間控制所述p溝道晶體管，使所述p溝道晶體管處于低電流狀態(tài)。
16．一種電源箝位電路，包括n溝道晶體管，其被連接在電源節(jié)點和地之間，用于在電源節(jié)點發(fā)生靜電放電期間提供放電通路；以及和所述n溝道晶體管的柵極相連的控制電路，所述控制電路適用于在靜電放電事件期間向n溝道晶體管的柵極提供大于電源電壓電位的控制電壓。
17．如權(quán)利要求16所述的電源箝位電路，其中控制電路包括具有和所述n溝道晶體管的柵極相連的第一端的電容器；以及和所述電容器的第二端相連的邏輯電路，用于把所述第二端驅(qū)動到一個高電壓。
18．如權(quán)利要求16所述的電源箝位電路，其中所述控制電路包括二極管，其陰極和n溝道晶體管的柵極相連；激勵電容器，具有和n溝道晶體管的柵極相連的第一端；NOR門，具有和所述二極管的陽極相連的輸出節(jié)點；第一反相器，具有通過一個電容器和電源節(jié)點相連的一個輸入節(jié)點和與所述NOR門的一個輸入節(jié)點相連的輸出節(jié)點；以及第二反相器，具有和所速NOR門的輸出節(jié)點相連的輸入節(jié)點和與所述激勵電容器的第二端相連的輸出節(jié)點。
19．如權(quán)利要求16所述的電源箝位電路，其中所述控制電路包括具有和所述n溝道晶體管的柵極相連的陰極的二極管；具有和所述n溝道晶體管的柵極相連的第一端的激勵電容器；NAND門，具有通過一個電容器和電源節(jié)點相連的輸入節(jié)點和與所述激勵電容器的第二端相連的輸出節(jié)點；以及第一反相器，具有和NAND門的輸出節(jié)點相連的輸入節(jié)點和與二極管的陽極相連的輸出節(jié)點。
20．如權(quán)利要求16所述的電源箝位電路，其中控制電路包括RC網(wǎng)絡(luò)，其被連接用于在非ESD事件期間控制所述n溝道晶體管，使所述n溝道晶體管處于低電流狀態(tài)。
21．一種集成電路，其包括用于接收電源電壓的電源節(jié)點；用于實現(xiàn)預(yù)定功能的內(nèi)部電路；以及用于在電源節(jié)點上發(fā)生靜電放電事件期間提供放電通路的電源箝位電路，所述電源箝位電路包括和電源節(jié)點相連的晶體管，以及和晶體管的柵極相連的控制電路，所述控制電路適用于在電源節(jié)點上發(fā)生靜電放電期間向晶體管的柵極提供控制電壓，所述控制電壓在外部提供的電源電壓的范圍之外。
22．如權(quán)利要求21所述的集成電路，其中所述晶體管是n溝道場效應(yīng)晶體管，所述控制電壓大于電源節(jié)點被箝位的電壓。
23．如權(quán)利要求21所述的集成電路，其中所述晶體管是p溝道場效應(yīng)晶體管，所述控制電壓是一個負(fù)電壓。
24．如權(quán)利要求21所述的集成電路，其中集成電路是一種處理器電路。
25．一種用于使集成電路內(nèi)靜電放電脈沖放電的方法，所述方法包括以下步驟在靜電放電事件期間提供控制電壓，所述控制電壓具有處于通常在電源節(jié)點上外部提供的電源電壓的電壓范圍之外的電勢；響應(yīng)所述控制電壓啟動和電源節(jié)點相連的可開關(guān)的電流吸收電路；以及通過在可開關(guān)的電流吸收電路中的放電通路使靜電放電脈沖接地。
26．如權(quán)利要求25所述的方法，其中可開關(guān)的電流吸收電路是pMOS晶體管，控制電壓是一個負(fù)電壓。
27．如權(quán)利要求25所述的方法，其中可開關(guān)的電流吸收電路是nMOS晶體管，控制電壓是一個大于電源節(jié)點被箝位之后的正電壓。
全文摘要
本發(fā)明提供了一種用于提高電源箝位電路的靜電放電(ESD)效率的電路,用于在電源節(jié)點上發(fā)生ESD事件期間吸收較大的電流。本發(fā)明的電壓箝位電路能夠?qū)ι鲜龅碾娫垂?jié)點提供ESD保護。所述電壓箝位電路包括放電晶體管,其在ESD事件期間被一個控制電路控制。所述控制電路響應(yīng)在被保護的電源節(jié)點上提供的電壓進行操作。一個實施例采用p溝道MOS晶體管和用于驅(qū)動所述晶體管的控制電路。另一個實施例采用n溝道MOS晶體管和用于驅(qū)動所述晶體管的控制電路。
文檔編號H02H9/04GK1314019SQ9980982
公開日2001年9月19日 申請日期1999年6月3日 優(yōu)先權(quán)日1998年6月17日
發(fā)明者T·J·馬洛尼, W·坎 申請人:英特爾公司