一種精確電壓峰值鎖定電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于電子電路技術(shù)領(lǐng)域，具體的說涉及一種精確電壓峰值鎖定電路。
【背景技術(shù)】
[0002] 高壓集成電路（HVIC)是高壓逆變器必不可少的的一部分，比如電機(jī)驅(qū)動器，電燈 鎮(zhèn)流器等，在高壓應(yīng)用中，集成電路的功率消耗一直是一個關(guān)鍵的問題。電源通過升壓轉(zhuǎn) 換器來為高壓集成電路供電，在中低頻應(yīng)用中，長時間工作會使自舉電容兩端的電壓差小 與15v，因此在電路的高端設(shè)計(jì)了欠壓封鎖模塊，實(shí)時檢測高端電源VB和高端浮置地VS之 間的電壓差，一旦低于設(shè)計(jì)的閾值電壓，則電路發(fā)出信號，鎖定電路，使高端停止工作。因?yàn)?傳統(tǒng)高側(cè)片的UVL0電路在工作電壓下和欠壓鎖定狀態(tài)下都處于工作狀態(tài)因此會有大量的 功耗，所以為了降低電池的電量損耗應(yīng)該最大限度限度的降低高側(cè)片UVLO(undervoltage lockout，欠壓鎖定）電路的功耗。
[0003] 傳統(tǒng)的HVIC電路如圖1所示，傳統(tǒng)HVIC電路包括由PM0S管Pl、P2、P3、P4,NM0S 管附、吧、吧、財(cái)，電阻1?1、1?2組成的電流鏡電路。電阻1?3、1?4、1?5組成的電阻串。匪03管 N5、N6、N7、N8,PM0S管P6、P7、P8、P9、P10以及齊納二極管Z1組成的比較器電路，NM0S管 N9組成的反饋回路。
[0004] 傳統(tǒng)欠壓鎖定電路中電流產(chǎn)生電路提供鏡像電流，為比較器等單元提供偏置，電 阻串R2、R3、R4檢測電源電壓V-輸入到比較器的負(fù)端，齊納二極管提供參考電壓VREF接到 比較器正端。兩路電壓進(jìn)行比較。如圖2所示，具體工作過程為：
[0005] 當(dāng)電源電壓正常時，V-比VREF高，比較器輸出低電平，UVL0為低，NM0S管N9關(guān) 斷。當(dāng)電源電壓開始下降時V-由公式
決定，VBS為電路中VB端 和VS端之間的電壓；達(dá)到欠壓值后V_后，V-比VREF低，比較器輸出高電平，UVL0為高，NM0S管N9管開啟，將R5兩端電位拉低，V-進(jìn)一步降低，反饋到比較器后，鎖定電路狀態(tài)，保 持輸出不變。
[0006] 當(dāng)電壓慢慢恢復(fù)時，V-由公式
決定，達(dá)到恢復(fù)值V_+后， V-比VREF高，比較器輸出電壓翻轉(zhuǎn)，UVL0為低，NM0S管N9管關(guān)斷，反饋環(huán)路切斷。傳統(tǒng)高 側(cè)欠壓鎖定電路在整個電壓VBS變化過程中，電阻串結(jié)構(gòu)一直處于導(dǎo)通狀態(tài)，所以其會消 耗大量功耗，所以增大了高側(cè)片UVL0電路的功耗導(dǎo)致大的電池的電量損耗。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明所要解決的，就是針對現(xiàn)有的欠壓鎖定電路存在功耗較大存在的缺陷，提 出一種精確電壓峰值鎖定電路。
[0008] 為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：
[0009] 一種精確電壓峰值鎖定電路，如圖3所示，包括第一PM0S管P1、第二PM0S管P2、 第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PM0S管P8、第九PM0S管P9、第十PM0S管P10、第一NM0S管N1、第二NM0S管N2、第三NMOS 管N3、第四NM0S管N4、第五NM0S管N5、第六NM0S管N6、第七NM0S管N7、第八NM0S管N8、 第九NM0S管N9、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5和齊納 二極管Z1 ;其中，第一PMOS管P1的源極接電源，其柵極與漏極互連，其柵極接第二PMOS管 P2的柵極，其漏極接第三PMOS管P3的源極；第二PMOS管P2的源極接電源，其漏極接第四 PMOS管P4的源極；第三PMOS管P3的柵極與漏極互連，其柵極接第四PMOS管P4的柵極，其 漏極接第三NM0S管N3的漏極和第一NM0S管N1的漏極，其源極通過第二電阻R2后接地； 第四PMOS管P4的漏極接第四NM0S管N4的漏極；第四NM0S管N4的柵極和漏極互連，其柵 極接第二NM0S管N2的柵極，其源極接地；第二NM0S管N2的漏極接第一NM0S管N1的柵 極，其漏極通過第一電阻R1后接電源，其源極接地；第一NM0S管N1的源極接地；第二NM0S 管N2漏極與第一電阻R1的連接點(diǎn)接第五PMOS管P5的柵極；第五PMOS管的源極接電源， 其漏極通過第三電阻R3后接第五NM0S管N5的柵極；第三電阻R3與第五NM0S管N5柵極 的連接點(diǎn)通過第四電阻R4后接第九NM0S管N9的漏極；第四電阻R4與第九NM0S管N9的 連接點(diǎn)通過第五電阻R5后接地；第九NM0S管N9的源極接地；第五NM0S管N5的漏極接第 六PMOS管P6的漏極，其源極接第七NM0S管N7的漏極和第六NM0S管N6的源極；第六PMOS 管P6的源極接電源，其柵極和漏極互連，其柵極接第七PMOS管P7的柵極；第七PMOS管P7 的源極接電源，其漏極接第六NM0S管N6的漏極；第七NM0S管N7的柵極接第四NM0S管N4 的柵極，其源極接地；第六NM0S管N6的柵極接第八PMOS管P8的漏極和齊納二極管Z1的 正極；第八PMOS管P8的柵極接第二PMOS管P2的柵極，其源極接電源；齊納二極管Z1的負(fù) 極接地；第七PMOS管P7漏極與第六NM0S管N6漏極的連接點(diǎn)接第九PMOS管P9的柵極和 第八NM0S管N8的柵極；第九PMOS管P9的源極接電源，其漏極接第八NM0S管N8的漏極； 第八NM0S管N8的源極接地；第十PMOS管P10的源極接電源，其柵極接第七NM0S管N7的 柵極；第九PMOS管P9的漏極、第八NM0S管N8的漏極、第九NM0S管N9的柵極和第十PMOS 管P10的漏極的連接點(diǎn)為欠壓鎖定輸出端。
[0010] 本發(fā)明總的技術(shù)方案，相對于傳統(tǒng)高側(cè)欠壓鎖定電路結(jié)構(gòu)，本發(fā)明利用已有的由 NM0S管Ml，M2和電阻R1組成的電流鏡啟動電路為PM0S管M9提供的柵壓對M9管的關(guān)斷 和開啟來控制電阻串的連接狀態(tài)，使得在深度欠壓狀態(tài)下可以對電阻串結(jié)構(gòu)關(guān)斷來降低電 路的功耗。
[0011] 本發(fā)明的有益效果為，結(jié)構(gòu)簡單，能夠有效降低欠壓鎖定電路的功耗。
【附圖說明】
[0012] 圖1為傳統(tǒng)欠壓鎖定電路結(jié)構(gòu)示意圖；
[0013] 圖2為傳統(tǒng)欠壓鎖定電路原理示意圖；
[0014]圖3為本發(fā)明提供的具有低功耗特性的欠壓鎖定電路的電路結(jié)構(gòu)示意圖；
[0015]圖4為本發(fā)明提供的具有低功耗特性的欠壓鎖定電路的電路原理示意圖；
【具體實(shí)施方式】
[0016] 下面結(jié)合附圖，詳細(xì)描述本發(fā)明的技術(shù)方案：
[0017] 本發(fā)明的一種精確電壓峰值鎖定電路，如圖3所示，包括第一PM0S管PI、第二 PM0S管P2、第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第六PM0S管P6、第七PM0S管 P7、第八PM0S管P8、第九PM0S管P9、第十PM0S管P10、第一NM0S管N1、第二NM0S管N2、 第三NM0S管N3、第四NM0S管N4、第五NM0S管N5、第六NM0S管N6、第七NM0S管N7、第八 NM0S管N8、第九NM0S管N9、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻 R5和齊納二極管Z1 ;其中，第一PM0S管P1的源極接電源，其柵極與漏極互連，其柵極接第 二PM0S管P2的柵極，其漏極接第三PM0S管P3的源極；第二PM0S管P2的源極接電源，其 漏極接第四PM0S管P4的源極；第三PM0S管P3的柵極與漏極互連，其柵極接第四PM0S管 P4的柵極，其漏極接第三NM0S管N3的漏極和第一NM0S管N1的漏極，其源極通過第二電阻 R2后接地；第四PM0S管P4的漏極接第四NM0S管N4的漏極；第四NM0S管N4的柵極和漏 極互連，其柵極接第二NM0S管N2的柵極，其源極接地；第二NM0S管N2的漏極接第一NM0S 管N1的柵極，其漏極通過第一電阻R1后接電源，其源極接地；第一NM0S管N1的源極接地； 第二NM0S管N2漏極與第一電阻R1的連接點(diǎn)接第五PM0S管P5的柵極；第五PM0S管的源 極接電源，其漏極通過第三電阻R3后接第五NM0S管N5的柵極；第三電阻R3與第五NM0S 管N5柵極的連接點(diǎn)通過第四電阻R4后接第九NM0S管N9的漏極；第四電阻R4與第九NM0S 管N9的連接點(diǎn)通過第五電阻R5后接地；第九NM0S管N9的源極接地；第五NM0S管N5的 漏極接第六PM0S管P6的漏極，其源極接第七NM0S管N7的漏極和第六NM0S管N6的源極； 第六PM0S管P6的源極接電源，其柵極和漏極互連，其柵極接第七PM0S管P7的柵極；第七 PM0S管P7的源極接電源，其漏極接第六NM0S管N6的漏極；第七N