專利名稱：快速糾多位錯(cuò)的編碼譯碼器的制作方法
快速糾多位錯(cuò)的編碼譯碼器屬于數(shù)字通信、計(jì)算機(jī)網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)燃夹g(shù)領(lǐng)域內(nèi)進(jìn)行糾錯(cuò)的一種芯片。
考慮到目前國內(nèi)外廣泛采用的糾錯(cuò)編碼器和譯碼器具有速度慢、結(jié)構(gòu)復(fù)雜、糾錯(cuò)能力差(糾錯(cuò)位數(shù)少)，錯(cuò)誤位的不同糾錯(cuò)費(fèi)時(shí)不同，且超出了允許的錯(cuò)誤位時(shí)，可能出現(xiàn)“死機(jī)”或“亂糾”的現(xiàn)象。如英國專利GB2069-732屬糾一位錯(cuò)誤的BCH碼，編碼和譯碼分別使用兩個(gè)裝置，硬件電路復(fù)雜，對(duì)于碼長為n，監(jiān)督碼長為r的BCH碼，它的編碼器和譯碼器所需要的寄存器級(jí)數(shù)分別大于或等于2n+3r和2n+4r。又由如日本三菱電機(jī)株式會(huì)社專利號(hào)95103547.9，它的糾錯(cuò)編碼器采用移位生成校驗(yàn)碼位，而對(duì)解碼器部分也需要把校正字發(fā)生器經(jīng)過若干次移位才能得到所需校正字，這樣將增加電路復(fù)雜程度和增加糾錯(cuò)的時(shí)間。
本發(fā)明快速糾多位錯(cuò)的編碼譯碼器其目的在于克服上述編碼器、譯碼器的缺點(diǎn)，提供一種結(jié)構(gòu)簡單，實(shí)現(xiàn)容易，工作可靠，具有一定的超限糾錯(cuò)能力和較強(qiáng)的超限檢錯(cuò)能力，能快速糾多位錯(cuò)的編碼器和譯碼器的技術(shù)方案和實(shí)例電路。
圖-1為糾錯(cuò)編碼器和串行輸出框圖。方框i為并行對(duì)k位信息碼編碼產(chǎn)生r位監(jiān)督碼[P]，可用方程組(1)或與其對(duì)應(yīng)的邏輯關(guān)系表示的ROM或PLD實(shí)現(xiàn)；方框ii為n＝k+r位可預(yù)置右移移位寄存器；SD0為右移串行輸出n位信息序列發(fā)送；方框iii為與邏輯門，其輸出提供移位寄存器的時(shí)鐘信號(hào)，即方框ii的輸入時(shí)鐘，SYCLOCK為系統(tǒng)時(shí)鐘。另一個(gè)信號(hào)EN為使能信號(hào)，EN＝0封鎖與門，方框ii的CP信號(hào)被封鎖，同時(shí)EN信號(hào)還控可預(yù)置數(shù)據(jù)的移位寄存器，并行置數(shù)或者移位工作，當(dāng)EN＝0時(shí)，信息碼和監(jiān)督碼并行置入寄存器中，當(dāng)EN＝1時(shí)，右移輸出發(fā)送信息。EN＝1的持續(xù)時(shí)間為n個(gè)系統(tǒng)時(shí)鐘周期。
圖-2為串行輸入和并行糾錯(cuò)譯碼器框圖。方框I為n位右移寄存器，n＝k+r，其中k為信息碼[D]的位數(shù)，r為編碼產(chǎn)生的監(jiān)督碼[P]的位數(shù)，[P]在前[D]在后串行輸入，并行輸出[D]+[P]n位信息。方框II為校正字[C]邏輯，對(duì)t＝3，校正字[C]由方程組(3)的邏輯關(guān)系構(gòu)成，對(duì)t＝5，校正字[C]由方程組(4)構(gòu)成，并行對(duì)n位[D]+[P]信息譯碼。方框III為錯(cuò)誤位置及錯(cuò)誤類型譯碼邏輯，對(duì)糾三位錯(cuò)的邏輯關(guān)系由表一3所示的ROM數(shù)據(jù)表實(shí)現(xiàn)，[R]輸出，[C]輸入；對(duì)糾五位錯(cuò)或更多位錯(cuò)的邏輯關(guān)系也用類似的ROM數(shù)據(jù)表形式實(shí)現(xiàn)。方框IV為糾錯(cuò)校正邏輯，
為k位校正后的并行輸出信息碼，其輸入為[R]與[D]及Z的異或邏輯，由方程組(5)和方程組(6)構(gòu)成，Z為超限輸出信號(hào)。
本發(fā)明是這樣實(shí)現(xiàn)的。設(shè)需要傳輸?shù)男畔⒒驍?shù)據(jù)塊，分成k位一組，本說明以k＝8為例，給出方程組或電路。K取得少，可提高糾錯(cuò)效果，即提高糾錯(cuò)率，同時(shí)也可簡化電路。監(jiān)督碼元為r位，r的位數(shù)和糾錯(cuò)位t有關(guān)，r＝t+1+b，b≥t。b位碼是用來確定錯(cuò)誤位置的循環(huán)碼。t+1位的循環(huán)碼是用來確定錯(cuò)誤類型的循環(huán)碼。如糾三位錯(cuò)t＝3，b＝3，則監(jiān)督碼r＝3+1+3＝7，(如t＝5，b＝6，r＝5+1+6＝12；又如t＝6，b＝7，r＝6+1+7＝14)。信息碼用[D]＝[d7，d6，d5，d4，d3，d2，d1，d0]表示，對(duì)糾三位錯(cuò)的監(jiān)督碼用[P]＝[p7，p6，p5，p4，p3，p2，p1]表示，對(duì)糾五位錯(cuò)的監(jiān)督碼用[P]＝[p12，p11，p10，p9，p8，p7，p6，p5，p4，p3，p2，p1]表示。編碼后需要發(fā)送的數(shù)碼序列為[N]＝[D]+[P]。以糾三位錯(cuò)為例[N]＝[D]+[P]＝[d7，d6，d5，d4，d3，d2，d1，d0，p7，p6，p5，p4，p3，p2，p1]右移傳輸，碼長n＝k+r＝15。一、構(gòu)造糾多位錯(cuò)的高速編碼器糾三位錯(cuò)的編碼[P]由方程組(1)實(shí)現(xiàn) 若此編碼[P]由ROM或PLD實(shí)現(xiàn)，則信息碼元[D]作為地址信號(hào)輸入，監(jiān)督碼元[P]作為數(shù)據(jù)輸出，如表-1所示[P]與[D]的關(guān)系。
表-1監(jiān)督碼元[P]與[D]的關(guān)系 對(duì)于糾五位錯(cuò)的監(jiān)督碼元[P]與[D]的編碼由方程組(2)實(shí)現(xiàn) 或者由表-2給出的ROM或PLD實(shí)現(xiàn)。
表-2 糾五位錯(cuò)[P]與[D]的關(guān)系表。表中為[P]值的十六進(jìn)制數(shù) 二.構(gòu)造糾多位錯(cuò)的譯碼器譯碼器由三部分組成，均為組合邏輯。仍以信息碼元k＝8為例，說明各部分的構(gòu)造。1.校正字[C]＝[cr...c5，c4，c3，c2，c1，c0]的構(gòu)成，由方程組(3)實(shí)現(xiàn)糾三位錯(cuò)的校正字[C]，方程組(4)實(shí)現(xiàn)糾五位錯(cuò)的校正字[C]?；蛘叻謩e由15×7或20×12的PLD與或陣列實(shí)現(xiàn)。
2.錯(cuò)誤類型與錯(cuò)誤碼位[R]生成邏輯對(duì)于糾三位錯(cuò)的[R]與[C]的邏輯關(guān)系，用表-3的ROM數(shù)據(jù)表來實(shí)現(xiàn)。
表-3 糾三位錯(cuò)[R]與[C]的對(duì)應(yīng)關(guān)系 對(duì)于糾五位錯(cuò)的[R]與[C]的邏輯關(guān)系，也可用類似的ROM數(shù)據(jù)表來實(shí)現(xiàn)。3.輸出校正邏輯的構(gòu)造。(1)超限信號(hào)z＝r7r6r5r4r3r2r1r0(5)(2)校正輸出 譯碼器電路圖如附圖
-2所示。
與國內(nèi)外類似專利相比，本發(fā)明具有如下特點(diǎn)(1)、糾錯(cuò)速度快。因?yàn)槿坎捎媒M合邏輯推理電路實(shí)現(xiàn)編碼和譯碼，只須幾個(gè)門的延遲時(shí)間。(2)、電路簡單。就譯碼器和編碼器而言，電路在一塊芯片內(nèi)，不須調(diào)試，工作可靠穩(wěn)定。(3)、糾錯(cuò)能力強(qiáng)。它能完全糾正允許范圍內(nèi)的突發(fā)性群碼錯(cuò)誤。(4)、對(duì)錯(cuò)誤碼位超限的情況下，輸出的信息碼[O]將和接收到的信息碼[D]相同，不予糾正，不會(huì)出現(xiàn)死機(jī)或亂糾現(xiàn)象。若錯(cuò)誤碼位僅出現(xiàn)在監(jiān)督碼位[P]之內(nèi)時(shí)，即便出現(xiàn)錯(cuò)誤碼超限的情況下，仍能正確接收到信息。超限情況下可發(fā)出信號(hào)Z＝1。(5)、成本低，體積小，便于推廣使用。批量制造專用集成芯片，每片的成本少于10元。(6)、適宜縮短編碼，信息分成8位或16位一組發(fā)送。上述電路和方程均按8位的信息分組發(fā)送。按16位分組，亦可用類似的方法構(gòu)造電路。
權(quán)利要求
1.一種快速糾多位錯(cuò)的編碼譯碼器，其特征在于縮短信息碼元的位數(shù)k，采用組合邏輯進(jìn)行編碼和譯碼糾錯(cuò)。
2.按照權(quán)利要求1所述的一種快速糾多位錯(cuò)的編碼譯碼器，其特征在于所述糾錯(cuò)編碼器部分的構(gòu)造，是由信息碼元[D]產(chǎn)生監(jiān)督碼元[P]，采用組合邏輯實(shí)現(xiàn)，信息碼元取k＝8時(shí)，糾三位錯(cuò)碼(即t＝3)的編碼器由方程組(1)的邏輯關(guān)系實(shí)現(xiàn)，或者由表-1的[P]與[D]的邏輯關(guān)系實(shí)現(xiàn)；信息碼元取k＝8時(shí)，糾五位錯(cuò)碼(即t＝5)的編碼器由方程組(2)的邏輯關(guān)系實(shí)現(xiàn)，或者由表-2的PROM或ROM邏輯關(guān)系實(shí)現(xiàn)；對(duì)取t≥6時(shí)，或者k≥16時(shí)，其編碼器也可用同樣的形式實(shí)現(xiàn)編碼。 表-1監(jiān)督碼元[P]與[D]的關(guān)系 表-2糾五位錯(cuò)[P]與[D]的關(guān)系表。表中[P]值為十六進(jìn)制數(shù)
3.按照權(quán)利要求1所述的一種快速糾多位錯(cuò)的編碼譯碼器，其糾錯(cuò)譯碼器部分的特征在于除移位寄存器用作串行輸入信息外，其余是，校正字[C]、錯(cuò)誤位置和錯(cuò)誤類型診斷[R]以及糾錯(cuò)校正邏輯和超限信號(hào)，全部采用組合邏輯。
4.根據(jù)權(quán)利要求3糾錯(cuò)譯碼器所述的校正字[C]其特征在于并行對(duì)[D][P]譯碼，當(dāng)信息碼元位數(shù)取k＝8位，對(duì)糾三位錯(cuò)的校正字[C]由方程組(3)的組合邏輯關(guān)系實(shí)現(xiàn)，或由方程組(3)對(duì)應(yīng)的ROM數(shù)據(jù)表的形式實(shí)現(xiàn)；對(duì)k＝8，t＝5，糾五位錯(cuò)的校正字[C]由方程組(4)的邏輯關(guān)系實(shí)現(xiàn)，或者由方程組(4)對(duì)應(yīng)的ROM數(shù)據(jù)表形式實(shí)現(xiàn)；
5.根據(jù)權(quán)利要求3糾錯(cuò)譯碼器所述的錯(cuò)誤位置和錯(cuò)誤類型診斷[R]邏輯，其特征在于不需要移位寄存器，采用組合邏輯，并且錯(cuò)誤類型和信息碼元的錯(cuò)誤位置診斷一次同時(shí)完成，校正字[C]作為輸入變量，[R]輸出為錯(cuò)誤位置及錯(cuò)誤類型，對(duì)監(jiān)督碼元的錯(cuò)誤需要校正，而對(duì)監(jiān)督碼元的錯(cuò)誤不需校正，對(duì)信息碼元k＝8位，t＝3，糾三位錯(cuò)時(shí)，錯(cuò)誤位置及錯(cuò)誤類型的診斷邏輯[R]由表-3的ROM數(shù)據(jù)表關(guān)系實(shí)現(xiàn)；表-3 糾三位錯(cuò)[R]與[c]的對(duì)應(yīng)關(guān)系 而k＝8，t＝5，或者k≥16，t≥6，錯(cuò)誤位置及錯(cuò)誤類型診斷[R]與[C]的邏輯關(guān)系可用類似的ROM數(shù)據(jù)表形式實(shí)現(xiàn)。
6.根據(jù)權(quán)利要求3糾錯(cuò)譯碼器所述的糾錯(cuò)校正邏輯和超限信號(hào)邏輯，對(duì)信息元碼k＝8時(shí)，由方程組(5)和方程組(6)實(shí)現(xiàn)，其特征在于，錯(cuò)誤位≤t時(shí)，快速校正信息碼元中的錯(cuò)誤碼位，而監(jiān)督碼元的錯(cuò)誤不需要糾正；若錯(cuò)誤碼位僅出現(xiàn)在監(jiān)督碼元[P]時(shí)，不管錯(cuò)誤位是否超限仍能正常工作，輸出正確的信息碼元
，若錯(cuò)誤位超限，輸出超限信號(hào)Z，對(duì)糾錯(cuò)位數(shù)t不同時(shí)，其電路均采用相同的邏輯；對(duì)k≥16時(shí)增加其對(duì)應(yīng)位數(shù)的碼元即可。超限信號(hào)z＝r7r6r5r4r3r2r1r0……………………(5)校正輸出
全文摘要
快速糾多位錯(cuò)的編碼譯碼器,屬于數(shù)字通信、計(jì)算機(jī)網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)燃夹g(shù)領(lǐng)域內(nèi)進(jìn)行糾錯(cuò)的一種芯片。編碼器是把被傳輸?shù)男畔⒋a并行編碼;譯碼器是并行對(duì)多個(gè)信息碼位譯碼。編碼器和譯碼器均由組合邏輯構(gòu)成,這使得處理時(shí)間最大限度地縮短。它能糾正突發(fā)性群碼碼位≤t的錯(cuò)誤,且具有一定超限糾錯(cuò)能力和較強(qiáng)的超限檢錯(cuò)能力,結(jié)構(gòu)簡單,實(shí)現(xiàn)容易,工作可靠,糾錯(cuò)譯碼只需若干個(gè)門的傳輸延遲時(shí)間,適用于一切要求糾錯(cuò)能力強(qiáng)的數(shù)字通信場(chǎng)合。
文檔編號(hào)H03M13/00GK1288291SQ00129198
公開日2001年3月21日 申請(qǐng)日期2000年10月13日 優(yōu)先權(quán)日2000年10月13日
發(fā)明者王藩任 申請(qǐng)人:太原理工大學(xué)