專利名稱：數(shù)模轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電阻串?dāng)?shù)模(下文中稱為“D/A”)轉(zhuǎn)換器。
圖3是表示這種類型的D/A轉(zhuǎn)換器整體安排的電路圖。圖中，符號(hào)DI表示輸入端，經(jīng)輸入端DI提供轉(zhuǎn)換的8比特?cái)?shù)據(jù)。經(jīng)輸入端DI提供的數(shù)據(jù)的6個(gè)最高有效比特(第2至第7比特)加到解碼器1上，而2個(gè)最低有效比特(第1和第0比特)加到電流加法電路2上。標(biāo)號(hào)r0至r63表示串聯(lián)連接的電阻并具有彼此相同的電阻值(R2)。標(biāo)號(hào)3表示運(yùn)算放大器。運(yùn)算放大器3具有加上恒定電壓Vref的非反相輸入、連接到電阻r0至r63的中點(diǎn)C的反相輸入和連接到電阻r63的一端的輸出。電阻r0的一端經(jīng)電阻rx接地。標(biāo)號(hào)F0至F63表示FET，每個(gè)FET都起模擬開關(guān)的作用，并且由解碼器1的輸出來(lái)導(dǎo)通和截止。
在電流加法電路2中，標(biāo)號(hào)5表示加有參考電壓V1的端子，標(biāo)號(hào)6是電阻，標(biāo)號(hào)7至11是FET。由電阻6和FET7形成的串聯(lián)電路和由FET8、9形成的串聯(lián)電路形成了電流鏡像電路，由電阻6和FET7形成的串聯(lián)電路和由FET10、11形成的串聯(lián)電路形成了另一電流鏡像電路。因而，電流i1、i0分別流過由FET8、9形成的電路和由FET10、11形成的電路，每個(gè)值與流過由電阻6和FET7形成的電路的電流值ir成正比。分別由轉(zhuǎn)換數(shù)據(jù)的第1和第0比特(LSB)導(dǎo)通和截止FET8、10。標(biāo)號(hào)14表示運(yùn)算放大器。運(yùn)算放大器14具有連接到FET0至63的公共結(jié)點(diǎn)的電壓的非反相輸入、連接到FET8、10的公共結(jié)點(diǎn)的反相輸入和連接到D/A轉(zhuǎn)換器的模擬輸出端D0的輸出。而且，反饋電阻器ra(電阻值R1)插入在運(yùn)算放大器14的輸出和其反相輸入之間。
在如上構(gòu)成的D/A轉(zhuǎn)換器中，電阻r0至r63的中點(diǎn)C的電壓等于恒定電壓Vref。因此，由恒定電壓Vref確定的恒定電流i流過電阻r0至r63。所以，在每個(gè)電阻r0至r63上的電壓降表示如下i×R2另一方面，預(yù)先調(diào)節(jié)FET11的選通脈沖寬度，以便在FET10為導(dǎo)通(ON)狀態(tài)時(shí)流過FET11的電流i0滿足下面等式表達(dá)的關(guān)系i0×R1＝i×R2/4類似地，預(yù)先調(diào)節(jié)FET9的選通脈沖寬度，以便在FET8為導(dǎo)通狀態(tài)時(shí)流過FET9的電流i1滿足下面等式表達(dá)的關(guān)系i1×R1＝2×i×R2/4結(jié)果，相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的2個(gè)最低有效比特的電流流過電阻ra，從而，相應(yīng)于2個(gè)最低有效比特的電壓在電阻ra上升高。另一方面，由解碼器1解碼的轉(zhuǎn)換的數(shù)據(jù)的6個(gè)最高有效比特，和FET F0至F63之一由來(lái)自解碼器1的解碼輸出導(dǎo)通，從而，相應(yīng)于導(dǎo)通的FET的電阻r0至r63之間的一個(gè)結(jié)點(diǎn)的電壓供給運(yùn)算放大器14的非反相端。運(yùn)算放大器14將供給其非反相輸入的電壓和在電阻ra上的電壓降相加，然后經(jīng)輸出端DO輸出相加的結(jié)果作為相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的模擬電壓。
在上述傳統(tǒng)D/A轉(zhuǎn)換器中，由于流過電阻r0至r63的電流i和流過電阻6和FET7形成的電路的電流ir由不同的電路確定，所以，由于制造工藝引起的電阻、晶體管等特性變化，在6個(gè)最高有效比特和2個(gè)最低有效比特之間的1LSB的電壓寬度不同。例如，由于FET7的閾值Vt變化引起的電流ir變化使2個(gè)最低有效比特的1LSB電壓寬度改變。所以，傳統(tǒng)D/A轉(zhuǎn)換器轉(zhuǎn)換精度降低，尤其是在數(shù)據(jù)比特?cái)?shù)大時(shí)。
本發(fā)明設(shè)計(jì)用來(lái)消除上述不便，本發(fā)明的一個(gè)目的是提供一種D/A轉(zhuǎn)換器，它不會(huì)因電阻、晶體管等特性的變化引起最高有效比特和最低有效比特之間1LSB電壓寬度的變化，從而保證比傳統(tǒng)D/A轉(zhuǎn)換器更高的轉(zhuǎn)換精度。
發(fā)明的敘述為了實(shí)現(xiàn)上述目的，根據(jù)權(quán)利要求1中要求的本發(fā)明提供了一種數(shù)模轉(zhuǎn)換器，包括串聯(lián)的多個(gè)電阻；選擇裝置，根據(jù)轉(zhuǎn)換的數(shù)據(jù)的M(M大于1的整數(shù))個(gè)最高有效比特選擇在多個(gè)電阻之間的各結(jié)點(diǎn)的一個(gè)電壓；電流輸出裝置，產(chǎn)生其值與流過多個(gè)電阻的電流值成正比且相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的N(N大于1的整數(shù))個(gè)最低有效比特的電流；轉(zhuǎn)換電阻器，將電流輸出裝置的輸出電流轉(zhuǎn)換為電壓；和運(yùn)算電路，對(duì)選擇裝置選擇的電壓和該轉(zhuǎn)換電阻器上產(chǎn)生的電壓進(jìn)行運(yùn)算。
根據(jù)權(quán)利要求2的本發(fā)明，根據(jù)權(quán)利要求1的數(shù)模轉(zhuǎn)換器的特征在于該電流輸出裝置是由N個(gè)電流鏡像電路構(gòu)成的，每個(gè)電流鏡像電路輸出具有正比于指定給該轉(zhuǎn)換數(shù)據(jù)的N個(gè)最低有效比特的相應(yīng)的比特的加權(quán)值的電流，每個(gè)的N個(gè)電流鏡像電路由該N個(gè)最低有效比特的相應(yīng)比特導(dǎo)通和截止。
根據(jù)權(quán)利要求3的本發(fā)明，根據(jù)權(quán)利要求1的數(shù)模轉(zhuǎn)換器的特征在于該電流輸出裝置包括串聯(lián)連接到串聯(lián)連接的多個(gè)電阻的控制晶體管，用于控制流過多個(gè)電阻的電流；和第1到第N晶體管，每個(gè)晶體管都由與控制晶體管的控制端電壓相同的電壓控制且都與控制晶體管一起形成電流鏡像電路，用于輸出電流，該電流值與指定給轉(zhuǎn)換的數(shù)據(jù)的N個(gè)最低有效比特中相應(yīng)比特的加權(quán)成正比，第1到第N晶體管都由N個(gè)最低有效比特中的相應(yīng)比特導(dǎo)通或截止。
根據(jù)權(quán)利要求4要求的本發(fā)明，根據(jù)權(quán)利要求1--3的任一個(gè)權(quán)利要求的數(shù)模轉(zhuǎn)換器的特征在于選擇裝置包括解碼器，解碼轉(zhuǎn)換的數(shù)據(jù)的M個(gè)最高有效比特；和多個(gè)開關(guān)裝置，每個(gè)開關(guān)裝置都根據(jù)解碼器的輸出選擇在多個(gè)電阻之間各結(jié)點(diǎn)的相應(yīng)電壓值。
而且，根據(jù)權(quán)利要求5的本發(fā)明，根據(jù)權(quán)利要求1的數(shù)模轉(zhuǎn)換器的特征在于運(yùn)算電路具有第一輸入，加有選擇裝置的輸出；第二輸入，加有電流輸出裝置的輸出；和反饋回路，其中插入轉(zhuǎn)換電阻器。
標(biāo)號(hào)F0至F255表示多個(gè)FET，每個(gè)FET起模擬開關(guān)的作用并由解碼器21的輸出導(dǎo)通和截止。
而且，在電流加法電路22中，標(biāo)號(hào)30至33表示半導(dǎo)體開關(guān)，而標(biāo)號(hào)35至38表示FET。開關(guān)30至33均具有連接到正電源VDD的第一接點(diǎn)、連接到運(yùn)算放大器23輸出的第二接點(diǎn)和連接到FET35至38的相應(yīng)FET的控制極的公共端。FET35至38均具有連接到正電源VDD的源極，和各FET35至38的漏極共同連接到運(yùn)算放大器40的反相輸入。
開關(guān)30至33由轉(zhuǎn)換的數(shù)據(jù)的各第3到第0比特來(lái)轉(zhuǎn)換。更具體地說(shuō)，在第3到第0比特的相應(yīng)比特是“0”時(shí)，每個(gè)開關(guān)30至33的公共端連接到其第一接點(diǎn)，在相應(yīng)比特是“1”時(shí)連接到其第二接點(diǎn)。當(dāng)其控制極經(jīng)開關(guān)30至33的相應(yīng)的一個(gè)開關(guān)連接到正電源VDD時(shí)，F(xiàn)ET35至38均截止，而在其控制極經(jīng)相應(yīng)的開關(guān)連接到運(yùn)算放大器23的輸出(即，F(xiàn)ET24的控制極)時(shí)與FET24協(xié)作以形成電流鏡像電路。更具體地說(shuō)，當(dāng)每個(gè)FET 35至38的控制極連接到FET24的控制極時(shí)，具有其值正比于流過電阻r0至r255的電流i的值的電流流過該FET。
運(yùn)算放大器40具有連接到FET F0至F255的公共結(jié)點(diǎn)的非反相輸入和連接到模擬輸出端DO的輸出。而且，反饋電阻ra(電阻值R1)插入在運(yùn)算放大器40的輸出和其非反相輸入之間。
在如上構(gòu)成的D/A轉(zhuǎn)換器中，電阻r0到r255的中點(diǎn)C的電壓等于恒定電壓Vref。因此，由恒定電壓Vref確定的恒定電流i流過電阻r0至r255。結(jié)果，每個(gè)電阻r0至r255的電壓降表達(dá)如下i×R2另一方面，F(xiàn)ET35具有預(yù)先調(diào)節(jié)的選通脈沖寬度，以便當(dāng)其控制極連接到FET24的控制極時(shí)流過FET35的電流i3滿足以下等式表達(dá)的關(guān)系i3×R1＝8×(i×R2/16)類似地，F(xiàn)ET36、37、38均具有預(yù)先調(diào)節(jié)的選通脈沖寬度，以便當(dāng)控制極連接到FET24的控制極時(shí)流過FET的電流i2、i1或i0滿足以下等式表達(dá)的關(guān)系i2×R1＝4×(i×R2/16)i1×R1＝2×(i×R2/16)i0×R1＝1×(i×R2/16)結(jié)果，相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的各4個(gè)最低有效比特的電流流過電阻ra，從而在電阻ra上產(chǎn)生相應(yīng)于4個(gè)最低有效比特的電壓。例如，當(dāng)4個(gè)最低有效比特是“1010”(10)時(shí)，開關(guān)30和32的公共端連接到各相應(yīng)第二接點(diǎn)，從而，電流流過各FET 35、37i3＝8×(i×R2/16)/R1i1＝2×(i×R2/16)/R1結(jié)果，在電阻ra上產(chǎn)生由下面等式表達(dá)的電壓(i3+i1)R1＝10×(i×R2/16)……(1)這意味著在電阻ra上產(chǎn)生的電壓是在電阻r0到r255之一上產(chǎn)生的電壓的(10/16)倍。如上所述，在

圖1中的D/A轉(zhuǎn)換器，在電阻ra上產(chǎn)生相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)4個(gè)最低有效比特形成的數(shù)據(jù)的電壓。
另一方面，轉(zhuǎn)換的數(shù)據(jù)的8個(gè)最高有效比特由該解碼器21解碼，和FET F0至F255根據(jù)解碼的結(jié)果導(dǎo)通，從而向運(yùn)算放大器40的非反相輸入提供連接了FET的電阻之間結(jié)點(diǎn)的電壓。
例如，當(dāng)轉(zhuǎn)換的數(shù)據(jù)的8個(gè)最高有效比特是“00000100”(4)時(shí)，F(xiàn)ET F4導(dǎo)通，從而將在電阻r3和r4之間結(jié)點(diǎn)的電壓輸出到運(yùn)算放大器40。這時(shí)，如果在FET 24的漏極和電阻r0之間結(jié)點(diǎn)的電壓用Va表示，而電阻r255和電阻rx之間結(jié)點(diǎn)的電壓用Vb表示，則電阻r3和r4之間結(jié)點(diǎn)的電壓V4可以表示如下V4＝Va-4×R2×(Va-Vb)/256×R2＝Va-4×i×R2 ……(2)而且，假設(shè)轉(zhuǎn)換的數(shù)據(jù)的4個(gè)最低有效比特是“0000”，如果從0到1、2、3、……(十進(jìn)制)只順序地改變8個(gè)最高有效比特，輸出到運(yùn)算放大器40的電壓分別表示如下0→Va1→Va-i×R22→Va-2i×R23→Va-3i×R2當(dāng)轉(zhuǎn)換的數(shù)據(jù)的4個(gè)最低有效比特是“0000”時(shí)，如上獲得的電壓不改變地從運(yùn)算放大器40順序地輸出。更具體地說(shuō)，由于8個(gè)最高有效比特從0起順序地改變，所以輸出端DO的輸出電壓改變?nèi)鐖D2中的虛線L1所示。
由運(yùn)算放大器40從相應(yīng)于8個(gè)最高有效比特的電壓中減去相應(yīng)于4個(gè)最低有效比特的電壓(即，在電阻ra上產(chǎn)生的電壓)，從而獲得相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的電壓并輸出到輸出端DO。例如，當(dāng)轉(zhuǎn)換的數(shù)據(jù)是“000001001010”時(shí)，從上述等式(1)和(2)獲得下面的輸出電壓Va-4×i×R2-10×(i×R2/16)圖2中的梯級(jí)狀實(shí)線L2表示轉(zhuǎn)換的數(shù)據(jù)和轉(zhuǎn)換獲得的輸出電壓之間的關(guān)系。如該圖所示，轉(zhuǎn)換獲得的電壓的最小寬度是i0×R1。而且，當(dāng)轉(zhuǎn)換的數(shù)據(jù)的4個(gè)最低有效比特是“1111”時(shí)，相應(yīng)于4個(gè)最低有效比特的電壓表示如下(i0+i1+i2+i3)×R1＝15×i0×R1如上所述，根據(jù)本發(fā)明，用電阻串將8個(gè)最高有效比特轉(zhuǎn)換為模擬電壓，并以電流相加將4個(gè)最低有效比特轉(zhuǎn)換為模擬電壓，然后，將兩個(gè)模擬電壓合成為轉(zhuǎn)換電壓。本實(shí)施例中，流過各FET35至38的電流i3至i0和流過電阻r0至r255串聯(lián)電路的電流I是完全正比關(guān)系。所以，即使電流i例如由于制造工藝的偏差而改變，在8個(gè)最高有效比特或在4個(gè)最低有效比特中1LSB的電壓寬度不改變，這就可能執(zhí)行高精確的D/A轉(zhuǎn)換而不受制造工藝偏差的影響。
應(yīng)當(dāng)注意，在形成集成電路的過程中，要求電阻r0至r255和電阻ra用相同的材料(具有相同雜質(zhì)濃度)和布局制成，使它們具有相同的寬度。而且，F(xiàn)ET24的選通脈沖寬度和FET35到37的選通脈沖寬度應(yīng)參考流過FET38的電流最小的FET38的選通脈沖寬度設(shè)置。工業(yè)應(yīng)用性根據(jù)本發(fā)明，提供了一種D/A轉(zhuǎn)換器，它包括串聯(lián)連接的多個(gè)電阻；選擇裝置，根據(jù)轉(zhuǎn)換的數(shù)據(jù)的M(M大于1的整數(shù))個(gè)最高有效比特選擇多個(gè)電阻之間各結(jié)點(diǎn)的電壓之一；電流輸出裝置，產(chǎn)生其值與流過多個(gè)電阻的電流值成正比且相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的N(N大于1的整數(shù))個(gè)最低有效比特的電流；轉(zhuǎn)換電阻器，將電流輸出裝置的輸出電流轉(zhuǎn)換為電壓；和運(yùn)算電路，對(duì)選擇裝置選擇的電壓和在轉(zhuǎn)換電阻器上產(chǎn)生的電壓進(jìn)行運(yùn)算。因此，可能防止由于電阻、晶體管等特性變化引起1LSB電壓寬度的最高有效比特和最低有效比特之間的差異，因此，本發(fā)明可以提供比傳統(tǒng)D/A轉(zhuǎn)換器具有更高轉(zhuǎn)換精度的D/A轉(zhuǎn)換器。
權(quán)利要求
1.一種數(shù)模轉(zhuǎn)換器，包括串聯(lián)連接的多個(gè)電阻；選擇裝置，根據(jù)轉(zhuǎn)換的數(shù)據(jù)M(M大于1的整數(shù))個(gè)最高有效比特選擇在所述多個(gè)電阻之間各結(jié)點(diǎn)的電壓之一；電流輸出裝置，產(chǎn)生其值與流過所述多個(gè)電阻的電流值成正比且相應(yīng)于轉(zhuǎn)換的所述數(shù)據(jù)的N(N大于1的整數(shù))個(gè)最低有效比特的電流；轉(zhuǎn)換電阻器，將所述電流輸出裝置的輸出電流轉(zhuǎn)換為電壓；和運(yùn)算電路，對(duì)由所述選擇裝置選擇的所述電壓和在所述轉(zhuǎn)換電阻器上產(chǎn)生的電壓進(jìn)行運(yùn)算。
2.根據(jù)權(quán)利要求1的數(shù)模轉(zhuǎn)換器，其中所述電流輸出裝置是由N個(gè)電流鏡像電路構(gòu)成的，每個(gè)電流鏡像電路輸出具有正比于指定給所述轉(zhuǎn)換數(shù)據(jù)的所述N個(gè)最低有效比特的相應(yīng)比特的加權(quán)值的電流，每個(gè)所述N個(gè)電流鏡像電路由所述N個(gè)最低有效比特的相應(yīng)的比特導(dǎo)通和截止。
3.根據(jù)權(quán)利要求1的數(shù)模轉(zhuǎn)換器，其中，所述電流輸出裝置包括控制晶體管，串聯(lián)連接到串聯(lián)連接的所述多個(gè)電阻，用于控制流過所述多個(gè)電阻的所述電流；和第1至第N個(gè)晶體管，每個(gè)晶體管都由與在所述控制晶體管的控制端的電壓相同的電壓控制并且都與所述控制晶體管協(xié)作形成電流鏡像電路，以輸出其電流值與指定給轉(zhuǎn)換的所述數(shù)據(jù)的所述N個(gè)最低有效比特的相應(yīng)比特的加權(quán)成正比的電流，每個(gè)所述第1到第N個(gè)晶體管都由所述N個(gè)最低有效比特的相應(yīng)比特導(dǎo)通和截止。
4.根據(jù)權(quán)利要求1至3的任一個(gè)權(quán)利要求的數(shù)模轉(zhuǎn)換器，其中，所述選擇裝置包括解碼器，解碼轉(zhuǎn)換的數(shù)據(jù)的所述M個(gè)最高有效比特；和多個(gè)開關(guān)裝置，每個(gè)開關(guān)裝置都根據(jù)從所述解碼器的輸出選擇在所述多個(gè)電阻之間的所述各結(jié)點(diǎn)電壓值的相應(yīng)電壓值。
5.根據(jù)權(quán)利要求1的數(shù)模轉(zhuǎn)換器，其中，所述運(yùn)算電路具有第一輸入，加有所述選擇裝置的輸出；第二輸入，加有所述電流輸出裝置的輸出；和反饋回路，其中插入所述轉(zhuǎn)換電阻器。
全文摘要
提供一種D/A轉(zhuǎn)換器，不會(huì)因電阻、晶體管等特性變化引起轉(zhuǎn)換數(shù)據(jù)的最高有效比特和最低有效比特之間1LSB電壓寬度變化，從而保證比傳統(tǒng)D/A轉(zhuǎn)換器更高的轉(zhuǎn)換精度。轉(zhuǎn)換的12比特?cái)?shù)據(jù)的8個(gè)最高有效比特加在解碼器21，而轉(zhuǎn)換的12比特?cái)?shù)據(jù)的4個(gè)最低有效比特加在電流加法電路22。解碼器21根據(jù)8個(gè)最高有效比特選擇FET的F0至F255的一個(gè)FET，使由電阻r0至r255形成的串聯(lián)電路分壓的一個(gè)電壓加在運(yùn)算放大器40。另一方面，分別用4個(gè)最低有效比特轉(zhuǎn)換電流加法電路22的開關(guān)30至33，以導(dǎo)通和截止各FET 35至38。結(jié)果，流過FET 35至38的導(dǎo)通的FET電流合成流過電阻ra，以便在電阻ra上產(chǎn)生電壓。運(yùn)算放大器40合成兩個(gè)電壓，然后輸出合成的電壓。FET 24和各FET 35至38形成電流鏡像電路，從而消除電阻等特性變化的影響。
文檔編號(hào)H03M1/66GK1402908SQ00816478
公開日2003年3月12日 申請(qǐng)日期2000年11月22日 優(yōu)先權(quán)日1999年11月30日
發(fā)明者野呂正夫, 戶田彰彥 申請(qǐng)人:雅馬哈株式會(huì)社