專利名稱：Ad轉換電路的制作方法
技術領域：
本發(fā)明涉及AD轉換電路(模擬/數(shù)字轉換器)，尤其涉及在能進行低電壓動作的同時將電路量(電路元件數(shù))及耗電量加以減少的高速AD轉換電路。本發(fā)明的AD轉換電路適合進行數(shù)字信號處理的所有產(chǎn)品，尤其適合計量儀器的FTT測定器、數(shù)字式示波器等產(chǎn)品。
作為以往最高速的AD轉換電路，已知的為并聯(lián)式(閃速式)AD轉換電路。此種AD轉換電路采用位分辨率的2次冪個比較器構成電路。例如，當分辨率為8位時，則需要256(=28)個比較器及設于其后的龐大電路量的數(shù)字編碼器。
因此，以往的并聯(lián)式AD轉換電路不僅增大了電路量和耗電量，還增大了輸入容量、劣化了高頻特性。又，以往的AD轉換電路采用的電路形式多為以電壓范圍進行運算的電壓式電路，隨著集成電路的微細化，電源電壓降下來后此種電路形式將無以應對。
與此相對，反射-插值式(反射-插值式)AD轉換電路與并聯(lián)式AD轉換電路相比，優(yōu)點在于具有同等的高速性，且電路量、耗電量、輸入容量也比并聯(lián)式AD比較器要少。作為此種反射-插值式AD轉換電路的領先技術，有特開平8-149006號公報等刊載的技術為例。
如上所述，并聯(lián)式AD轉換電路存在著電路量、耗電量、輸入容量大的問題，而反射-插值式AD轉換電路雖是有望解決這些問題的技術，但以往提出的多是采用場效應晶體管電路的技術，對于電源電壓的低電壓化、集成電路的微細化、耗電量的降低尚不能充分適應。
因而，本發(fā)明申請人對高速AD轉換電路進行了返復深入地研究，終于開發(fā)出使用CMOS晶體管電路的高速AD轉換電路的新結構。
也就是說，本發(fā)明的目的在于提供一種能夠進一步發(fā)展以往的反射-插值式AD轉換電路的電路、尤其是通過對AD轉換電路輸入部分的模擬前處理電路的著力研究，提供一種能夠提高AD轉換特性且實現(xiàn)低電壓化、微細化、高集成化的AD轉換電路。
本項申請中公開的發(fā)明的概要說明如下。
第1項發(fā)明的AD轉換電路在將模擬信號轉換為上位m位及下位n位的反射碼的AD轉換電路中設有若干電路，即分別輸入模擬信號對和基準電壓對并輸出反射后的差動電流對的m個反射電路；將反射電路輸出的差動電流對進行比較后將上位m位的反射碼進行輸出的m個第1比較器電路；分別輸入模擬信號對和基準電壓對并輸出多相正弦波對的多個正弦波發(fā)生電路；將多相正弦波對之間進行插值并輸出2n個正弦波對的插值電路；將正弦波對分別比較后輸出2值數(shù)據(jù)的2n個第2比較器電路；將2值數(shù)據(jù)轉換為n位反射碼的反射碼編碼器電路。由反射碼編碼器電路輸出下位n位的反射碼。
此種電路，既能保持以往并聯(lián)式AD轉換電路同等的速度，又能大幅度減少總體的電路量和耗電量。
第2項發(fā)明的AD轉換電路的特征是，在第1項發(fā)明中設有對應時鐘信號將所述模擬信號對的電平保持一段時間并進行輸出的跟蹤保持電路，在經(jīng)此跟蹤保持電路將所述模擬信號對輸入反射電路及正弦波發(fā)生電路的同時，使第1及第2比較器與時鐘信號同步動作。
此種電路能防止造成信號延遲的AD轉換錯誤的發(fā)生、提高AD轉換精度。
第3項發(fā)明的AD轉換電路的特征是，在第1、第2項發(fā)明中設有將模擬信號對和基準電壓對的電位差進行放大并輸出差動電壓對的前置放大電路，此前置放大電路的輸出輸入到所述反射電路。
此種電路能提高AD轉換精度。
第4項發(fā)明的AD轉換電路是，在第3項發(fā)明中反射電路設有差動電壓對加載于門極的差動MOS晶體管對；向此差動MOS晶體管對輸送第1電流的電流源；向一對電流路輸送第2電流的電流鏡向電路，將差動MOS晶體管對分別相互交叉連接于一對電流路上，從一對電流路的端部輸出反射后的差動電流對。
此種電路因電流模由CMOS組成，有望實現(xiàn)低電壓化。
第5項發(fā)明的AD轉換電路的特征是，設有3個電路，即輸入差動模擬信號并將上位m位的數(shù)字信號進行輸出的反射電路；輸入差動模擬信號并將下位n位的數(shù)字信號進行輸出的正弦波發(fā)生電路；將此正弦波發(fā)生電路的輸出進行插值的插值電路。在輸出m+n位的數(shù)字信號的AD轉換電路中，插值電路設有差動模擬信號和差動參照電壓的差動電壓對加載于門極的1個以上的差動MOS晶體管對；向此差動MOS晶體管對輸送第1電流的電流源；向一對電流路輸送第2電流的電流鏡向電路。將此差動MOS晶體管對的漏極分別交叉連接于上述一對的電流路，從一對電流路的端部輸出反射后的差動電流對。
既保持了同以往并聯(lián)式AD轉換電路相等的速度，又能大幅度減少總體的電路量、耗電量，同時，因電流模由CMOS組成，有望實現(xiàn)低電壓化。
第6項發(fā)明的AD轉換電路的特征是，在第5項發(fā)明中設有將差動電流對進行比較后輸出反射碼化的數(shù)字信號的電流比較器。
第7項發(fā)明的AD轉換電路的特征是，在第6項發(fā)明中設有3個電路，即輸入差動模擬信號并將上位m位的數(shù)字信號進行輸出的反射電路；輸入差動模擬信號并將下位n位的數(shù)字信號進行輸出的正弦波發(fā)生電路；將此正弦波發(fā)生電路的輸出進行插值的插值電路。在輸出m+n位的數(shù)字信號的AD轉換電路中，正弦波發(fā)生電路設有差動模擬信號和差動參照電壓的差動電壓對加載于門極的多個差動MOS晶體管對；向此差動MOS晶體管對輸送第1電流的電流源；向一對電流路輸送第2電流的電流鏡向電路。將此差動MOS晶體管對的漏極分別交叉連接于上述一對的電流路，從一對電流路的端部進行正弦波電流的輸出。
此種電路能大幅度減少電路量、耗電量，同時，因電流模由CMOS組成，有望實現(xiàn)低電壓化。
第8項發(fā)明的AD轉換電路的特征是，在第7項發(fā)明的AD轉換電路中插值電路是將相位錯開的多個正弦波電流之間進行電流插值的插值電路，設有以規(guī)定的比例將正弦波電流分流為多個電流的分流裝置；將多個正弦波電流之間進行電流插值的所述分流后的電流進行加法運算的加法運算裝置，正弦波電流直接輸入所述分流裝置。
此種電路能省略以往緩沖電路等的接口部分。
第9項發(fā)明的AD轉換電路的特征是，在第8項發(fā)明中分流裝置由門極寬度不同的多個MOS晶體管并聯(lián)連接而成。
此種電路通過MOS晶體管的門極寬度確定分流比，因此能提高插值精度。
圖2所示，為本發(fā)明實施例的反射結構的詳細框圖。
圖3所示，為本發(fā)明實施例的反射-插值結構的詳細框圖。
圖4為說明本發(fā)明實施例的差動模擬信號Vinp/Vinm與差動參照電壓Vrefp/Vrefm之關系的概略圖。
圖5所示，為不同電路的參照電壓Vrefp圖。
圖6為說明本發(fā)明實施例的AD轉換電路動作的波形圖。
圖7為說明本發(fā)明實施例的AD轉換電路動作的波形圖。
圖8所示，為前置放大電路1a～1h的電路構成及輸入/出特性圖。
圖9所示，為前置放大電路中參照壓獲取方法的互導gm的變化圖。


圖10所示，為G7用的反射電路2a的電路圖。
圖11所示，為G7用的反射電路2a的工作波形圖。
圖12所示，為G6用的反射電路2b的電路圖。
圖13所示，為G6用的反射電路2b的工作波形圖。
圖14所示，為G5用的反射電路2c的電路圖。
圖15所示，為G5用的反射電路2c的工作波形圖。
圖16所示，為正弦波發(fā)生電路的電路圖。
圖17為插值電路的電路圖。
圖18所示，為插值電路的插值例的波形圖。
下面參照圖1～圖18，就本發(fā)明的實施例做詳細說明。首先就本發(fā)明的AD轉換電路的結構概要參照圖1加以說明。圖1為本實施例的反射-插值式(反射-插值式)AD轉換電路的功能框圖。
此AD轉換電路的分辨率為8位，上位3bit和下位5位的數(shù)字數(shù)據(jù)發(fā)生電路采用不同的結構。上位3位的發(fā)生電路為反射結構，下位5位為反射與插值的組合結構。
反射結構由下列3部分組成，即將差動模擬輸入信號(VinP/Vinm)和差動參照電路(Vrefp/Vrefn)的電位差進行放大的前置放大電路1a～1c；通過輸入此前置放大電路1a～1c的輸出將反射差動電流對輸出的3個反射電路(FoldingCircuit)2a～2c；以及將此差動電流對進行比較后輸出上位3位反射碼的3個比較器3a～3c。比較器3a～3c為電流比較器(Current Comparator)。
又，對應下位5位的反射-插值式結構由下列5部分組成，即前置放大電路1d～1g；對應此前置放大電路1d～1g的輸出將依次錯開相位45°的4相正弦波對進行輸出的正弦波發(fā)生電路4a～4d；將此4相正弦波對之間進行插值并依次輸出錯開5.625°相位的32個正弦波對的插值電路5；將此正弦波對分別比較后輸出2值數(shù)據(jù)的32個比較器6；將2值數(shù)據(jù)轉換為n位反射碼的反射碼編碼器電路7。本實施例中生成的是依次錯開45°相位的4相正弦波對，但不僅限于此，也可以生成諸如依次錯開90°相位的2相正弦波對，并將此2相正弦波對進行插值。此時正弦波發(fā)生電路以有2個為好。
又，此結構從信號處理的觀點來看，以圖1中中部排列的比較器3a～3c、6為界，左側為模擬前處理電路、右側為數(shù)字電路。所謂模擬前處理電路是對前置放大電路1a～1g、反射電路2a～2c、正弦波發(fā)生電路4a～4d、插值電路5的統(tǒng)稱。
又，成為AD轉換對象的模擬信號作為差動模擬輸入信號(Vinp/Vinm)進行輸入。差動參照電壓(Vrefp/Vrefn)由72個電阻串8的各連接點生成。差動模擬輸入信號(Vinp/Vinm)通過上述模擬前處理電路進行模擬編碼后，由比較器3a～3c完成數(shù)字化。
這里，比較器3a～3c的輸出直接作為上位3位的反射碼(G7、G6、G5)。下位5位由反射碼編碼器7轉換為反射碼(G4～G0)。而后，8位的編碼器(G7～G0)經(jīng)DFF9a～9d以固定的計時進行輸出。
以上為本實施例AD轉換電路的結構的主要部分，而溢出/不足檢測位(OU)、錯誤校正位(ERRC)也能輸出。溢出/不足檢測電路與上位3位的反射結構為同樣結構，即由前置放大電路1h、反射電路2d、比較器3d組成。
又，差動模擬輸入信號(Vinp/Vinm)由跟蹤保持電路10取樣保持后，加載到前置放大電路1a～1g。跟蹤保持電路10對應時鐘信號clk，如每當時鐘信號clk為H電平期間就進行差動模擬輸入信號(Vinp/Vinm)的取樣，在該期間保持且輸出信號電平。
又，此時鐘信號clk共同送往比較器3a～3d、6及DFF9a～9e，并與這些電路的動作同步。也就是說，比較器3a～3d在時鐘信號clk為H電平期間進行比較動作。由此能防止因信號延遲發(fā)生AD轉換錯誤，并能提高AD轉換精度。
接下來，參照圖2及圖3就上述AD轉換電路的更為詳細的框圖結構加以說明。圖2所示，為生成上位3位反射結構的詳細框圖。又，圖3所示，為生成下位5位的反射～插值結構的詳細框圖。
圖2中，前置放大電路1a,1b,1c處，差動模擬輸入信號Vinp/Vinm共同輸入的同時，還輸入由電阻串8發(fā)生的不同的差動參照電壓Vrefp/Vrefm。前置放大電路1a、1b、1c各包含1個、2個、4個差動放大器。前置放大電路1a、1b、1c輸出差動電壓對<srcp1/,srcm1>～<srcp4,srcm4>并輸入到對應這些的各反射電路2a～2c。而后反射電路2a～2c向對應反射差動電流對<Iop7,Iom7>、<Iop6,Iom6>、<Iop5,Iom5>的比較器3a～3e進行輸出。圖2中，為簡化啟見，僅給出+側的參照電壓Vrefp(V36,V20,V52…)。
又，圖3中，前置放大電路1d、1e、1f、1g上差動模擬輸入信號Vinp/Vinm共同輸入的同時，還輸入由電阻串8發(fā)生的不同的差動參照電壓Vrefp/Vrcfm。這些前置放大電路1d～g包含9個差動放大器。
前置放大電路1d～1g輸出放大了的差動電壓對<srcp1,srcm1>～<srcp9,srcm9>，并輸入到對應這些的下一級正弦波發(fā)生電路4a～4d。而后正弦波發(fā)生電路4a～4d以將相位依次錯開45°的4相正弦波對<Sinp0,Sinm0>～<Sinp3,Sinm3>進行輸出。這些正弦波對由更下一級的插值電路5進行插值后生成相位依次錯開5.625°的32相正弦波對。這些正弦波對由分別對應的32個比較器電路6進行2值化后，由反射碼編碼器電路7進行反射碼化(G4～G0)。
圖4為說明上述AD轉換電路的結構中差動模擬輸入信號Vinp/Vinm與差動參照電壓Vrefp/Vrefm的關系的概略圖。如圖4(a)所示，通過電阻串，高電壓Vh與低電壓V1之間的等量分割，Vrefp、Vrefm最好是以其中間電壓(Vh+V1)/2(=輸入信號的公用電壓)為基準設定同樣電壓差的點。通過此設定，如圖4(b)所示，Vinp與Vrefp的電壓差便總是相等。
又，圖5為上述結構中各電路的參照電壓Vrefp的表示圖。圖中的編號表示對應電阻串各連接點編號的電壓。例如圖中的36，表示中間電壓V36(=(Vh+V1)/2)。這里全標度為Vp4～Vp68,Vp4以下為下溢，Vp68以上為溢出。圖5中雖未表示，但通過參照電壓Vrefm=Vp72-Vrefp加以體現(xiàn)。
接下來參照圖6及圖7就上述結構的AD轉換電路的作原理做大概說明。圖6中，為簡單啟見，作為輸入電壓Vin僅以單純輸入Vinp表示。對應輸入電壓Vin，反射電路1a、1b、1c如圖所示，在各參照電壓的位置上輸出反射電流Iop7、Iop6、Iop5。(-側的電流Iom7、Iom6、Iom5無圖示)從而，將這些電流進行比較后得到對應輸入電壓Vin的數(shù)字數(shù)據(jù)(000)(001)(011)(010)(110)(111)(101)(100)。此數(shù)據(jù)直接形成上位3位的反射碼。
又，正弦波發(fā)生電路4a～4d對應輸入電壓Vin輸出4相的正弦波Sinp0～Sinp3。(-側的Sinm0～Sinm3無圖示)，插值電路5將4相的正弦波Sinp0～Sinp3間等分為8份后的32個正弦波進行輸出。圖中所示為Sinp0與Sinp1之間的插值例。
32個正弦波對通過比較電路6進行比較后，得到圖7所示的循環(huán)碼V0～V31。將此循環(huán)碼V0～V31由反射碼編碼器進行編碼后，得到同圖所示的下位5位的反射碼(G4～G0)。
接下來，就上述結構中各電路的具體電路結構例與動作例做詳細地說明。
(1)前置放大電路(Pre-Amplifier)圖8所示，為前置放大電路1a～1h的電路構成及輸入/出特性。如圖8(a)所示，差動模擬輸入信號Vinp/Vinm分別與差動參照電壓Vrefp/Vrefm相對生成，并輸入差動MOS晶體管對(M11,M12)(M13,M14)的選通電路。輸出為差動電壓對<scrp,scrm>，并輸出下一級的反射電路2a～2d和正弦波發(fā)生電路4a～4d。圖8(a)中ip1、im1、ip2、im2、Im、Ip分別為流入MOS晶體管M11、M12、M13、M14、M15、M16的電流。關系為Im=im1+im2、IP=ip1+ip2。圖8(b)所示，為圖8(a)所示電路的輸入/出特征圖，通過轉變差動參照電壓Vrefp/Vrefm，能轉變差動電壓對<scrp,scrm>的交差位置。
這里，參照電壓Vrefp/Vrefm如上所述，最好設定為滿足下式1的值。
(Vrefp+Vrefm)/2=(Vinp+Vinm)/2…(式1)圖9所示，為前置放大電路中參照電壓的獲取方法的互導gm的變化圖。表示當圖9(a)滿足式1而圖9(b)不滿足式1時的情況。由此圖可知，不滿足式1時與滿足式1時相比，互導gm的值變小。
(2)反射電路(Fo1ding Circuit)反射電路2a、2b、2c為生成上位3位(G7、G6、G5)的模擬編碼電路。采用3種反射電路，即G7用反射電路2a、G5用反射電路2b、G5用反射電路2c。
圖10所示，為G7用的反射電路2a的電路圖。此路由PMOS電流鏡向電路(M1)、PMOS緩沖器(M2)及NMOS差動晶體管對(M3)三部分組成。電流鏡向電路(M1)對作為電流路的vddp列、vddm列流過同一電流Ib。差動晶體管對(M3)上加載從前置放大電路Ia輸出的差動電壓對<scrp1,scrm1>。又，差動晶體管(M3)上連接著電流源Ia。vddp列、vddm列的電流分出流入差動晶體管對(M3)的電流Im、Ip,并從vddp列、vddm列端輸出差動電流對<Iop7,Iom7>。
圖11為反射電路2a的工作波形圖。由于差動晶體管對(M3)在vddp列、vddm列交叉連接著，所以，Ip、Im的電流差、Iop7,Iom7的電流差總為Ia。如圖11(c)所示，差動電流對<Iop7,Iom7>形成在參照電壓(此時為中間電壓V36)的位置上反射的輸入/出特性。此差動電流對<Iop7,Iom7>通過比較器3a完成2值化后形成圖11(b)所示的輸入/出特性，它將直接成為最上位位(G7)的數(shù)字數(shù)據(jù)。
又，此反射電路2a由電流模式工作，無須大的電壓振幅，因此有利于低電壓化，這一點在后面說明的電路中也同樣提及。
圖12所示，為G6用的反射電路2b的電路圖。此電路也由電流鏡向電路(M4)、PMOS緩沖器(M5)及NMOS差動晶體管對(M6)三部分組成。3個差動晶體管對上分別加載著差動電壓對<scrp1,scrm1>、<scrp2,3scrm2>、<Vss、Vdd>。但Vss為接地電壓、Vdd為電源電壓。差動晶體管對在vddp列、vddm列上相互交叉地連接著。此處，令所設的加載了<Vss、Vdd>的差動晶體管對<Ip、Im>中的一個，總流過Ia以上的電流，此差動晶體管對沒有時，電流對<Ip、Im>不形成差動信號。
圖13為反射電路2b的工作波形圖。差動晶體管對因交叉連接著，所以電流對<Ip,Im>流過Ia～2Ia的電流。從而差動電流對<Iop6,Iom6>形成在2個參照電壓(V20、V50)的位置上進行反射的輸入/出特性。此差動電流對<Iop6,Iom6>通過比較器3b完成2值化后形成圖13(b)所示的輸入/出特性，它將直接成為上位第2位(G6)的數(shù)字數(shù)據(jù)。
圖14所示，為G5用反射電路2c的電路圖。此電路也由電流鏡向電路(M7)、PMOS緩沖器(M8)及NMOS差動晶體管對(M9)三部分組成。5個差動晶體管對上分別加載著差動電壓對<scrp1,scrm1>～<scrp4,scrm4>、<Vss、Vdd>。
圖15為反射電路2c的工作波形圖。差動電流對<Iop5,Iom5>形成在4個參照電壓的位置上進行反射的輸入/出特性。此差動電流對<Iop5,Iom5>通過比較器3c完成2值化后形成圖15(b)所示的輸入/出特性，它將直接成為上位第3位(G5)的數(shù)字數(shù)據(jù)。又，由圖15(c)可知，最大輸出電流差全部為Ia。就是說，能夠通過增大差動晶體管對電流源Ia的值增大最大電流差，并能減輕比較器3c的負擔。又，電流Ib為決定電路速度的主要因素，當Ib增大時電路速度便提高。這一點在其他反射電路2a、2b上也是一樣。
(3)正弦波發(fā)生電路(Sin Wave Generator)正弦波發(fā)生電路4a～4d是為生成下位位的模擬編碼電路。圖16所示，為正弦波發(fā)生電路圖。對照圖16(a)的電路圖可知，其構成基本上與反射電路相同。即由電流鏡向電路(M10)及NMOS差動晶體管對(M11)組成。9個差動晶體管對分別加載著差動電壓對<scrp1,scrm1>～<scrp9,scrm9>。又，9個差動晶體管對在電流路的vddp列、vddm列上相互交叉連接著。因而，從vddp列、vddm列的端部輸出正弦波電流對<Isinp,Isinm>。
圖16(b)所示，為輸入/出特性(Isin對Vin)的工作波形圖，各參照電壓的位置為零電平。此特性因看似正弦波，故稱為正弦波發(fā)生電路。同樣，通過4個參照電壓不同的同樣的電路，能使之生成依次錯開45°的4相正弦波對<Isinp0、Isinm0>～<Isinp3、Isinm3>。
(4)插值電路(Current Interpo1ation Circuit)插值電路是在上述4相正弦波之間進行電流插值后生成32相的正弦波電流對的電路。圖17為插值電路的電路圖。例如作為正弦波發(fā)生電路輸出的、相位相互錯開45°的2個正弦波Isinp0、Isinp1成為圖17中的輸入電流36Ia、36Ib。即，正弦波發(fā)生電路的輸出直接成為插值電路的輸入，以此為特征形成省略了緩沖器電路等接口的結構。
圖17中，2個并聯(lián)的MOS晶體管群M12、M13的各極上輸入輸入電流36Ia、36Ib。各MOS晶體管旁標的數(shù)字為晶體管選通寬度的相對的大小數(shù)。這樣，輸入電流36Ia、36Ib就對應這些MOS晶體管的選通寬度之比進行分流。也就是說，輸入電流36Ia在1Ia～8Ia上分8段分流，輸入電流36Ib在1Ib～8Ib上分8段分流。MOS晶體管的選通寬度的優(yōu)點是因MOS為高精度加工而得，所以能高精度確定分流比。
通過將這些分流后的第1群電流1Ia～7Ia與第2群電流1Ib～7Ib進行加法運算，能夠得到插值后的8個電流信號8Ia、7Ia+Ib、6Ia+2Ib、…。又，其他的正弦波間也同樣能通過插值得到32個正弦波對。圖18所示，為插值例的波形圖。
上述插值例中，各MOS晶體管的選通寬度之比為1∶2∶3∶4∶5∶6∶7∶8，考慮到正弦波的非線性，設定與此不同的比例也可以。這樣處理后生成的正弦波對通過比較器6進行2值化后，再由反射碼編碼器生成下位5位(G4～G0)。
(5)比較器(Comparator)比較器3a～3d、6是將輸入電流進行比較的電路，如果+側輸入電流比-側輸入電流大的話就輸出數(shù)字信號1，如果小的話就輸出數(shù)字信號0。電路組成可以采用通常熟悉的元件，故在此說明從略。
(6)反射碼編碼器(Gray Code Encoder)反射碼編碼器電路是將插值電路32相的輸出用如下所示的“異或”門(Exclusive OR)電路轉換為反射碼的電路。即，通過對圖7所示的比較器的循環(huán)碼輸出V0～V31施加下列運算進行向反射碼的轉換。
G4=V28G3=V4*V20G2=V0*V8*V16*V24G1=V2*V6*V10*V14*V18*V22*V26*V30G0=V1*V3*V5*V7*V9*V11*V13*V15*V17*V19
*V21*V23*V25*V27*V29*V31ERRC=V12此處*表示“異或”門。
本發(fā)明的有益效果的主要方面列舉如下。
作為AD轉換電路輸入段的模擬前處理電路，采用反射-插值式結構既能保持與以往的并聯(lián)式AD轉換電路同等的速度，又能大幅度減少總體的電路量和耗電量。例如分辨率為8位時，比較器為40個(并聯(lián)式為256個)。又因下位位采用了插值電路，數(shù)字編碼器電路也大幅度減少，總體上與并聯(lián)式相比，電路量和耗電量僅為1/4。
再有，由于引入了以電流模工作的CMOS組成的模擬前處理電路(反射電路、正弦波發(fā)生電路、插值電路)，可進行低電壓工作，還能通過微細的CMOS晶體管集成電路實現(xiàn)AD轉換電路。經(jīng)電路模擬確認，本發(fā)明的電路能在電源電壓為3V時工作。
更有，在正弦波發(fā)生電路、插值電路以CMOS組成的同時，因直接進行輸入/出，電路結構可在簡化的同時高速動作3。
權利要求
1．一種將輸入的模擬信號轉換為上位m位及下位n位的反射碼的AD轉換電路，其特征是，設有分別輸入差動模擬信號對和差動基準電壓對并輸出反射后的差動電流對的m個反射電路；將所述反射電路輸出的差動電流對進行比較后將上位m位的反射碼進行輸出的m個第1比較器電路；分別輸入所述差動模擬信號對和差動基準電壓對并輸出多相正弦波對的多個正弦波發(fā)生電路；將所述多相正弦波對之間進行插值并輸出2n個正弦波對的插值電路；將所述正弦波對分別比較后輸出2值數(shù)據(jù)的2n個第2比較器電路；將所述2值數(shù)據(jù)轉換為n位反射碼的反射碼編碼器電路，從所述反射碼編碼器電路輸出下位n位的反射碼。
2．權利要求項1中所述的AD轉換器，其特征是設有對應時鐘信號將所述差動模擬信號對的電平保持一段時間并進行輸出的跟蹤保持電路，在經(jīng)此跟蹤保持電路將所述模擬信號對輸入所述反射電路及正弦波發(fā)生電路的同時，使所述第1及第2比較器與所述時鐘信號同步動作。
3．權利要求項1、2中所述的AD轉換電路，其特征是設有將所述模擬信號對和基準電壓對的電位差進行放大并輸出差動電壓對的前置放大電路，此前置放大電路的輸出輸入到所述反射電路。
4．權利要求項3中所述的AD轉換電路，其特征是所述反射電路設有所述差動電壓對加載于門極的差動MOS晶體管對；向此差動MOS晶體管對輸送第1電流的電流源；向一對電流路輸送第2電流的電流鏡向電路，將所述差動MOS晶體管的漏極分別相互交叉連接于所述一對的電流路上，從所述一對的電流路的端部輸出反射后的差動電流對。
5．一種AD轉換電路，設有輸入差動模擬信號并將上位m位的數(shù)字信號進行輸出的反射電路；輸入所述差動模擬信號并將下位n位的數(shù)字信號進行輸出的正弦波發(fā)生電路；將此正弦波發(fā)生電路的輸出進行插值的插值電路，輸出m+n位的數(shù)字信號，其特征是，所述反射電路設有所述差動模擬信號與差動參照電壓的差動電壓對加載于門極的1個以上的差動MOS晶體管對；向此差動MOS晶體管對輸送第1電流的電流源；向一對電流路輸送第2電流的電流鏡向電路，將所述差動MOS晶體管對的漏極分別交叉連接于所述一對的電流路，從所述一對電流路的端部輸出反射后的差動電流對。
6．權利要求項5中所述的AD轉換電路，其特征是設有將所述差動電流對進行比較后輸出反射碼化的數(shù)字信號的電流比較器。
7．一種AD轉換電路，設有輸入差動模擬信號并將上位m位的數(shù)字信號進行輸出的反射電路；輸入所述差動模擬信號并將下位n位的數(shù)字信號進行輸出的正弦波發(fā)生電路；將此正弦波發(fā)生電路的輸出進行插值的插值電路，輸出m+n位的數(shù)字信號，其特征是，所述正弦波發(fā)生電路設有所述差動模擬信號與差動參照電壓的差動電壓對加載于門極的多個差動MOS晶體管對；向此差動MOS晶體管對輸送第1電流的電流源；向一對電流路輸送第2電流的電流鏡向電路，將所述差動MOS晶體管對的漏極分別交叉連接于所述一對的電流路，從所述一對電流路的端部進行正弦波電流的輸出。
8．權利要求項7中所述的AD轉換電路，所述插值電路是將相位錯開的多個正弦波電流之間進行電流插值的插值電路，設有以規(guī)定的比例將所述正弦波電流分流為多個電流的分流裝置；將多個正弦波電流之間進行電流插值的所述分流后的電流進行加法運算的加法運算裝置，所述正弦波電流直接輸入所述分流裝置。
9．權利要求項8中所述的AD轉換電路，其特征是所述分流裝置由門極寬度不同的多個MOS晶體管并聯(lián)連接而成。
全文摘要
一種能實現(xiàn)低電壓化及微細化、高集成化的高速的AD轉換電路。設有分別輸入模擬信號對與基準電壓對并輸出反射了的差動電流對的反射電路2a～c;將反射電路輸出的差動電流對進行比較后輸出上位3位反射碼的比較器3a～c;將4相正弦波對進行輸出的正弦波發(fā)生電路4a～4d;將4相正弦波之間進行插值后輸出32個正弦波對的插值電路5;分別將正弦波對進行比較的比較器6;將比較器6的輸出轉換為下位5位的反射碼的反射碼編碼器7。
文檔編號H03M1/36GK1308412SQ01103009
公開日2001年8月15日 申請日期2001年1月21日 優(yōu)先權日2000年1月21日
發(fā)明者小林春夫, 木村安行 申請人:三洋電機株式會社, 小林春夫