專利名稱：輸出緩沖電路的制作方法
技術領域：
本發(fā)明是有關于一種輸出緩沖電路，能夠控制電流的變化率(slewrate)而具有較小的開關噪聲(switch noise)。
在電路設計中，為了阻抗匹配或提供足夠驅動電流的目的，通常在信號輸出前會建置一輸出緩沖電路(output buffer)。由于輸出緩沖電路在進行正負向電流切換時，會產(chǎn)生電壓跳動(power bounce)而造成其它電路運作錯誤，所以在輸出緩沖電路的設計上，常著重于如何降低其開關噪聲(switch noise)。
其中一種降低開關噪聲的方法是減低電流的變化率。
圖1是在一般VLSI設計中常見的傳統(tǒng)輸出緩沖電路1，包括一接收一數(shù)據(jù)信號Data及致能信號En而產(chǎn)生輸入信號In1、In2的邏輯電路10、四個PMOS晶體管P1~P4、四個NMOS晶體管N1~N4及六個電阻R。晶體管P1~P4的源極連接至一電壓Vdd，而晶體管N1~N4的源極則連接至電壓Vss。晶體管P1~P4及N1~N4的漏極均連接至輸出端Out。另外，邏輯電路10包括四個非(NOT)邏輯門101、102、103、106、一或非(NOR)邏輯門104及一與非(NAND)邏輯門105。
從圖1中不難理解，邏輯電路10在致能信號En為1時，輸入信號In1及In2均相同且為數(shù)據(jù)信號的反向信號Data，即代表輸出緩沖電路1可正常操作。而在致能信號En為0時，輸入信號In1及In2將分別為1及0，而不受數(shù)據(jù)信號Data的影響，意即輸出緩沖電路1停止運作。
此外，由于晶體管P1~P4及N1~N4的柵極并非直接相連而接收輸入信號In1及In2，而是經(jīng)過不同數(shù)量的電阻R始連接至輸入信號In1及In2，所以，在正常操作下，當輸入信號In1及In2為0時，會使晶體管P1~P4非同時而是依序導通，同樣地，當輸入信號In1及In2為1時，會使晶體管N1~N4亦非同時而是依序導通。如此，輸出緩沖電路1所提供的電流非一次達成，而是被分成四個時段依序增加，因而降低了電流變化率，達到減小開關噪聲的目的。
然而利用上述傳統(tǒng)的輸出緩沖電路設計制作集成電路時卻會產(chǎn)生問題。在集成電路中，圖1中的電阻R通常是使用多晶硅層(poly)來實現(xiàn)，但由于在0.35μm以下的polycide的制程中，使用多晶硅層實現(xiàn)的電阻值太小，已無法有效地延遲晶體管的導通，所以在這種情形下，上述的傳統(tǒng)輸出緩沖電路降低開關噪聲的效果已不顯著。
因此，本發(fā)明的目的即在提供另一輸出緩沖電路，其不需使用電阻即可達成延遲晶體管導通的目的，而消弭在現(xiàn)有技術中的問題。
本發(fā)明的目的可以通過以下措施來達到一種輸出緩沖電路，包括多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節(jié)點，柵極共同連接接收一輸入信號且該第二節(jié)點連接至一第一電位；多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節(jié)點；多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。
一種輸出緩沖電路，包括多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節(jié)點，柵極共同連接接收一輸入信號且該第二節(jié)點連接至一第一電位；多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節(jié)點；多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。
多個第四晶體管，與這些第一晶體管互為反型晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第四、第五及至少一第六節(jié)點，柵極共同連接接收該輸入信號且該第五節(jié)點連接至該第二電位；
多個第五晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，漏極共同連接至該輸出端，柵極則分別連接至該第四及第六節(jié)點；多個第六晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第五晶體管的柵極。
本發(fā)明相比現(xiàn)有技術具有如下優(yōu)點本發(fā)明是提供一種輸出緩沖電路，包括多個第一、第二及第三晶體管。其中，第一晶體管以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節(jié)點，柵極共同連接接收一輸入信號且第二節(jié)點連接至一第一電位。第二晶體管是與第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至第一及第三節(jié)點。第三晶體管亦與這些第一晶體管互為反型晶體管，源極共同連接至第二電位，柵極共同連接接收輸入信號，漏極則分別連接至第二晶體管的柵極。
由此可知，在本發(fā)明中，由于上述第二晶體管的柵極電流路徑上所通過的第一晶體管數(shù)目不同，因而產(chǎn)生不同的延遲效果，使第二晶體管導通的時間并非同時而是依序導通，亦達成減小開關噪聲的目的，且不需使用到電阻。
為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細說明如下。
圖1是一傳統(tǒng)輸出緩沖電路的電路圖；圖2是本發(fā)明一實施例的輸出緩沖電路；圖3是圖2的輸出緩沖電路中的信號時序圖。
符號說明1、2~輸出緩沖電路；10、20~邏輯電路；101、102、103、104、105、106、201、202、203、204~邏輯門；N1-N4、N11-N22~NMOS晶體管；P1-P4、P11-P22~PMOS晶體管；
Data~數(shù)據(jù)信號；En~致能信號；In1、In2、In11、In12~輸入信號；Out~輸出端。
實施例圖2是本實施例的輸出緩沖電路2。圖2中與圖1相同的信號或節(jié)點是使用相同的符號，且圖中聯(lián)機交會處的圓點代表連接，否則為不連接。輸出緩沖電路2包括一邏輯電路20及晶體管N11~N22、P11~P22。邏輯電路20又包括非門邏輯門201及204、一或非門邏輯門202、一與非門邏輯門203。邏輯電路20接收一致能信號En及一數(shù)據(jù)信號Data，而產(chǎn)生輸入信號In11及In12。晶體管N11~N14及P19~P22是分別以漏極與源極連接的方式串連，而一端分別連接至Vss及Vdd，另一端則有節(jié)點A1及A2，中間部份的串接處亦形成節(jié)點B1、C1、D1及B2、C2、D2。晶體管P15~P18及N19~N22的柵極則分別連接至節(jié)點A1、B1、C1、D1及D2、C2、B2、A2。晶體管P11~P14及晶體管N15~N18的作用則類似切換器，分別依據(jù)其柵極接收的輸入信號In1及In2而選擇性地將晶體管P15~P18及N19~N22的柵極連接至Vdd及Vss。
以下將說明緩沖電路2的操作。
首先，當致能信號En為0時，從圖2中不難看出，邏輯電路20所產(chǎn)生的輸入信號In1及In2將分別保持在0及1，而不受數(shù)據(jù)信號Data的影響，同時造成晶體管P11~P14及N15~N18的導通而使晶體管P15~P18及晶體管N19~22關閉，導致整個輸出緩沖電路2處于不作用的狀態(tài)下。
相反地，當致能信號En為1時，邏輯電路20所產(chǎn)生的輸入信號In1、輸入信號In2及數(shù)據(jù)信號Data均相同，意即輸入信號In1及In2將隨數(shù)據(jù)信號Data而改變，使輸出緩沖電路2處于正常操作模式下。
另外，在輸出緩沖電路2處于正常操作模式下且數(shù)據(jù)信號Data的輸入值為1時，會使輸入信號In1及In2的值亦為1。如此，使晶體管N11~N14導通，而分別在晶體管P15~P18的柵極上產(chǎn)生一電壓Vss，使晶體管P15~P18亦導通。此處值得注意的是，在晶體管P15~P18導通時，由于其柵極電流路徑上通過的晶體管N11~N14的數(shù)目不相同，造成對每一晶體管P15~P18產(chǎn)生不同的延遲效果，而使其開啟時間不同。以晶體管P15和P18為例，晶體管P15的柵極電流路徑上通過四個晶體管N11~N14，而晶體管P18的柵極電流路徑上只通過一個晶體管N14，造成對晶體管P15及P18所產(chǎn)生的導通延遲時間不同。又由于柵極電流路徑上的晶體管數(shù)目越大，延遲時間越長，所以晶體管P15~P18會依序導通。而在此時，由于輸入信號In2亦為1，使晶體管N15~N18導通，而在晶體管N19~N22的柵極上產(chǎn)生一電壓Vss，造成晶體管N19~N22關閉。
又在輸出緩沖電路2處于正常操作模式下且數(shù)據(jù)信號Data的輸入值為0時，會使輸入信號In1及In2的值亦為0。如此，使晶體管P19~P22導通，而分別在晶體管N19~N22的柵極上產(chǎn)生一電壓Vdd，使晶體管N19~N22亦導通。同樣地，在晶體管N19~N22導通時，由于其柵極電流路徑上通過的晶體管P19~P22的數(shù)目不相同，造成對每一晶體管N19~N22產(chǎn)生不同的延遲效果，而使其開啟時間不同。以晶體管N19及N22為例，晶體管N19的柵極電流路徑上通過一個晶體管P19，而晶體管N22的柵極電流路徑上卻通過四個晶體管P19~P22，造成對晶體管N19及N22所產(chǎn)生的導通延遲時間不同。又由于柵極電流路徑上的晶體管數(shù)目越大，延遲時間越長，所以晶體管N19~N22會依序導通。而在此時，由于輸入信號In1亦為0，使晶體管P11~P14導通，而在晶體管P15~P18的柵極上產(chǎn)生一電壓Vdd，造成晶體管P15~P18關閉。
圖3即圖2中輸出緩沖電路2在正常操作模式下，各項信號的時序圖。從圖3中可以看出，晶體管P15~P18及N19~N22的柵極電壓波形(即在節(jié)點A1、B1、C1、D1及D2、C2、B2、A2上的電壓波形)與輸入信號In1及In2之間分別具有不同的延遲時間。
因此，上述的輸出緩沖電路2利用晶體管P15~P18或N19~N22的柵極電壓時序不同而使晶體管P15~P18或N19~N22依序導通，進一步導致流經(jīng)輸出端Out的電流以分段的方式增加，而減小其變化率，降低了開關噪聲。并且，在輸出緩沖電路2中并沒有使用到電阻，也消除了在集成電路制程中電阻的實現(xiàn)問題。
本發(fā)明雖已以較佳實施例揭露如上，但其并非用以限制本發(fā)明。晶體管N11~N14及晶體管P19~P22的數(shù)目并不限于四個，只要其中間的串接點數(shù)目與晶體管P15~P18及N19~N22的數(shù)目相當，足以連接至其每一柵極即可。又晶體管P15~P18及N19~N22的數(shù)目也不限于四個。因此，任何熟悉此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做少量的更動與潤飾。本發(fā)明的保護范圍當視所附的權利要求保護范圍為準。
權利要求
1.一種輸出緩沖電路，包括多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節(jié)點，柵極共同連接接收一輸入信號且該第二節(jié)點連接至一第一電位；多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節(jié)點；多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。
2.如權利要求1所述的輸出緩沖電路，其中該第一晶體管為NMOS晶體管，而該第二及第三晶體管為PMOS晶體管。
3.如權利要求1所述的輸出緩沖電路，其中該第一晶體管為PMOS晶體管，而該第二及第三晶體管為NMOS晶體管。
4.如權利要求1所述的輸出緩沖電路，其中該第一電位為Vss，而該第二電位為Vdd。
5.一種輸出緩沖電路，包括多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節(jié)點，柵極共同連接接收一輸入信號且該第二節(jié)點連接至一第一電位；多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節(jié)點；多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。多個第四晶體管，與這些第一晶體管互為反型晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第四、第五及至少一第六節(jié)點，柵極共同連接接收該輸入信號且該第五節(jié)點連接至該第二電位；多個第五晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，漏極共同連接至該輸出端，柵極則分別連接至該第四及第六節(jié)點；多個第六晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第五晶體管的柵極。
6.如權利要求5所述的輸出緩沖電路，其中該第一晶體管為NMOS晶體管，而該第二及第三晶體管為PMOS晶體管。
7.如權利要求5所述的輸出緩沖電路，其中該第四晶體管為PMOS晶體管，而該第五及第六晶體管為NMOS晶體管。
8.如權利要求5所述的輸出緩沖電路，其中該第一電位為Vss，而該第二電位為Vdd。
9.如權利要求5所述的輸出緩沖電路，其中還包括一第一NOT邏輯門，接受一致能信號；一第二NOT邏輯門，接受一數(shù)據(jù)信號；一NOR邏輯門，接受該第一及第二NOT邏輯門的輸出而產(chǎn)生該輸入信號至該第一及第三晶體管的柵極；一NAND邏輯門，接收該致能信號及該第二邏輯門的輸出而產(chǎn)生該輸入信號至該第四及第六晶體管的柵極。
全文摘要
本發(fā)明是一種輸出緩沖電路,包括多個第一、第二及第三晶體管。第一晶體管以漏極與源極串連,兩端及晶體管相連處具有第一、第二及至少一第三節(jié)點,柵極共同連接接收一輸入信號且第二節(jié)點連接第一電位。第二晶體管與第一晶體管互為反型晶體管,源極共同連接第二電位,漏極共同連接輸出端,柵極則分別連接第一及第三節(jié)點。第三晶體管與第一晶體管互為反型晶體管,源極共同連接第二電位,柵極共同連接接收輸入信號,漏極則分別連接第二晶體管的柵極。
文檔編號H03K19/0185GK1377139SQ01110178
公開日2002年10月30日 申請日期2001年3月28日 優(yōu)先權日2001年3月28日
發(fā)明者王錫源 申請人:華邦電子股份有限公司