專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如適用于用便攜終端等的電池驅(qū)動(dòng)的電子機(jī)器的半導(dǎo)體集成電路。
特別是在被安裝在用便攜式電池驅(qū)動(dòng)的電子機(jī)器內(nèi)的LSI中，因?yàn)樾枰玫粼S多等待時(shí)間，所以消減待機(jī)電流很重要。為了消減該待機(jī)電流，以往采用MT(多閾值)-CMOS電路，或者在待機(jī)時(shí)關(guān)斷LSI的電源來消減停止中的電流。


圖13展示上述MT-CMOS電路的一例。該MT-CMOS電路，由低閾值電壓電路塊1、P溝道MOS晶體管Q1、N溝道MOS晶體管Q2構(gòu)成。低閾值電壓電路塊1，由被連接在虛擬電源線VDD1和虛擬接地線VSS1相互間的閾值電壓低的多個(gè)晶體管構(gòu)成。即，該低閾值電壓電路塊1，包含由未圖示的多個(gè)邏輯電路組成的元件。上述晶體管Q1被連接在虛擬電源線VDD1和電源線VDD的相互間，上述晶體管Q2被連接在虛擬接地線VSS1和接地線VSS相互間。這些晶體管Q2、Q1由控制信號(hào)E分別控制。
在激活(動(dòng)作)時(shí)，如果控制信號(hào)E被激活，則晶體管Q1、Q2導(dǎo)通。因此，通過這些晶體管Q1、Q2向低閾值電壓電路塊1提供電源電壓。低閾值電壓電路塊1因?yàn)橛砷撝惦妷旱偷木w管構(gòu)成所以高速動(dòng)作。
另外，在待機(jī)時(shí)，如果控制信號(hào)E未被激活，則晶體管Q1、Q2截止。因此，從電源線VDD至接地線VSS的總線被切斷，可以防止產(chǎn)生泄漏電流。
圖13所示的MT-CMOS電路，用晶體管Q1、Q2控制對(duì)于低閾值電壓電路塊1整體的電源供給。對(duì)此，考慮只把邏輯電路中的一部分元件用閾值電壓低的晶體管構(gòu)成。
圖14展示用閾值電壓低的晶體管只構(gòu)成門電路2內(nèi)的例如構(gòu)成關(guān)鍵路徑的用斜線表示的邏輯電路，和門電路2前后的觸發(fā)電路(都用斜線表示)的例子。通過設(shè)置成這種構(gòu)成，因?yàn)榭梢韵麥p低閾值電壓的晶體管的數(shù)目，所以在可以消減待機(jī)時(shí)的泄漏電流的同時(shí)，可以高速動(dòng)作。
但是，上述圖13、圖14所示的電路，在激活時(shí)經(jīng)過低閾值電壓的晶體管流過泄漏電流。作為削減激活時(shí)的泄漏電流的方法，除了提高晶體管的閾值電壓以外沒有別的方法。但是，當(dāng)把閾值電壓設(shè)定得高的情況下，因?yàn)殡娐返膭?dòng)作速度降低所以是下策。
本發(fā)明就是為了解決上述問題而提出的，其目的在于提供一種即使在電路動(dòng)作的情況下，也可以削減泄漏電流，并可以大幅度削減消耗電流的半導(dǎo)體集成電路。
本發(fā)明，通過把在電路停止時(shí)削減泄漏電流的方法適用于動(dòng)作的電路，就可以削減動(dòng)作時(shí)的泄漏電流。
即，本發(fā)明的半導(dǎo)體集成電路，其特征在于為了解決上述問題，具有可以根據(jù)控制信號(hào)切換提供電源的動(dòng)作狀態(tài)和切換切斷電源的泄漏降低狀態(tài)的組合電路；被連接在上述組合電路的輸出端上，根據(jù)上述控制信號(hào)存儲(chǔ)上述組合電路的輸出信號(hào)的觸發(fā)電路，上述組合電路，在上述觸發(fā)電路根據(jù)上述控制信號(hào)動(dòng)作時(shí)，靠上述控制信號(hào)設(shè)定在動(dòng)作狀態(tài)。
上述組合電路具備由閾值電壓低的多個(gè)第1晶體管構(gòu)成的門電路；被連接在門電路和電源線相互間的，靠上述控制信號(hào)導(dǎo)通、截止的閾值電壓高的第2晶體管。
另外，本發(fā)明的半導(dǎo)體集成電路，具有根據(jù)控制信號(hào)保持輸入數(shù)據(jù)的觸發(fā)電路；被連接在觸發(fā)電路的輸出端，具有提供電源的動(dòng)作狀態(tài)和切斷電源的泄漏降低狀態(tài)，根據(jù)上述控制信號(hào)被設(shè)定在上述動(dòng)作狀態(tài)，接受上述觸發(fā)電路的輸出數(shù)據(jù)的組合電路。
上述組合電路具備用閾值電壓低的多個(gè)第1晶體管構(gòu)成的門電路；被連接在上述門電路和電源線相互間，靠上述控制信號(hào)導(dǎo)通、截止的閾值電壓高的第2晶體管；被連接在上述門電路的輸出端，在根據(jù)上述控制信號(hào)使上述第2晶體管截止時(shí)，保持上述門電路的輸出信號(hào)。
上述組合電路具備由閾值電壓低的多個(gè)第1晶體管構(gòu)成的第1門電路，被連接在上述門電路和電源線的相互間，靠上述控制信號(hào)導(dǎo)通、截止的閾值電壓高的第2晶體管；由被并聯(lián)連接在上述第1門上的，始終提供電源的閾值電壓高的多個(gè)第3晶體管構(gòu)成的旁路電路。
進(jìn)而，本發(fā)明的半導(dǎo)體集成電路具備根據(jù)第1控制信號(hào)保持第1輸入數(shù)據(jù)的第1觸發(fā)電路；根據(jù)第2控制信號(hào)保持第2輸入數(shù)據(jù)的第2觸發(fā)電路；當(dāng)提供上述第1、第2控制信號(hào)之一的情況下，輸出第3控制信號(hào)的第3觸發(fā)電路；被連接在上述第1、第2觸發(fā)電路的輸出端，具有提供電源的動(dòng)作狀態(tài)，和切斷電源的泄漏降低狀態(tài)，根據(jù)上述第3控制信號(hào)被設(shè)定在上述動(dòng)作狀態(tài)，接受上述第1、第2觸發(fā)電路的輸出數(shù)據(jù)的組合電路。
另外，本發(fā)明進(jìn)一步具備設(shè)定待機(jī)狀態(tài)的待機(jī)信號(hào)，和用上述待機(jī)信號(hào)切斷上述控制信號(hào)的切斷電路。
圖2是展示圖1動(dòng)作的時(shí)間圖。
圖3是展示圖1所示的低泄漏組合電路的一例的電路構(gòu)成圖。
圖4是具體地展示圖3所示的電路構(gòu)成的電路圖。
圖5是展示本發(fā)明的實(shí)施方案2的構(gòu)成圖。
圖6是展示圖2的時(shí)間圖。
圖7是展示圖5所示的低泄漏組合電路的一例的電路構(gòu)成圖。
圖8是展示圖5所示的低泄漏組合電路的另一例子的電路構(gòu)成圖。
圖9是展示本發(fā)明的實(shí)施方案3的構(gòu)成圖。
圖10是展示本發(fā)明的實(shí)施方案4的構(gòu)成圖。
圖11是展示選通時(shí)鐘方式的構(gòu)成圖。
圖12是展示反饋方式的數(shù)據(jù)轉(zhuǎn)送電路的構(gòu)成圖。
圖13是MT-CMOS電路的一例的電路圖。
圖14是用低閾值電壓的晶體管構(gòu)成門電路中的一部分邏輯電路的以往的電路圖。
另外，向“與”電路15的輸入端提供時(shí)鐘脈沖信號(hào)CLK和控制信號(hào)EN1。該“與”電路15的輸出信號(hào)，被提供給上述觸發(fā)電路13的時(shí)鐘脈沖信號(hào)輸入端CK。進(jìn)而，向“與”電路16的輸入端上提供時(shí)鐘脈沖信號(hào)CLK和控制信號(hào)EN2。該“與”電路16的輸出信號(hào)，被提供給上述觸發(fā)電路14的時(shí)鐘脈沖信號(hào)輸入端CK。
上述控制信號(hào)EN1、EN2，由未圖示的控制電路，或者未圖示的組合電路發(fā)生。
圖3展示上述低泄漏組合電路11的一例，圖4是具體地展示圖3的電路圖。在圖3、圖4中，低泄漏組合電路11，例如用“與非”電路11a構(gòu)成。該“與非”電路11a由閾值電壓低的晶體管構(gòu)成。
在“與非”電路11a和電源線VDD相互之間，連接閾值電壓高的P溝道MOS晶體管11b。在該晶體管11b的柵上經(jīng)過倒相器11c提供控制信號(hào)EN1。另外，在“與非”電路11a和接地線VSS相互之間，連接閾值電壓高的N溝道MOS晶體管11d。向該晶體管11d的柵上提供控制信號(hào)EN1。因而，當(dāng)控制信號(hào)EN1是低電平時(shí)，因?yàn)榫w管11b、11d都截止，所以不能向“與非”電路11a提供電源。另外，當(dāng)控制信號(hào)EN1是高電平時(shí)，因?yàn)榫w管11b、11d都導(dǎo)通，所以向“與非”電路11a提供電源。
低泄漏組合電路11不僅限于“與非”電路11a，還可以使用其它的邏輯電路。另外，低泄漏組合電路12，是和低泄漏組合電路11同樣的構(gòu)成，或者用其它的邏輯電路構(gòu)成。
在上述構(gòu)成中，參照?qǐng)D2說明圖1的動(dòng)作。
如圖2所示，當(dāng)控制信號(hào)EN1、EN2都是低電平時(shí)，不向低泄漏組合電路11、12提供電源。因此，低泄漏組合電路11、12截止，不產(chǎn)生泄漏電流。
在這種狀態(tài)中，例如因?yàn)閷?duì)觸發(fā)電路13取入數(shù)據(jù)，所以如果控制信號(hào)EN1被設(shè)置成高電平，則靠該控制信號(hào)EN1，低泄漏組合電路11被激活。因此，向低泄漏組合電路11提供數(shù)據(jù)DT1、DT2?？刂菩盘?hào)EN1，例如具有和時(shí)鐘脈沖信號(hào)CLK的1個(gè)周期相同的脈沖寬度，比時(shí)鐘脈沖信號(hào)CLK的上升沿上升的快些。因此，被提供時(shí)鐘脈沖信號(hào)CLK以及控制信號(hào)EN1的“與”電路15的輸出信號(hào)CK1，在控制信號(hào)EN1上升后，在時(shí)鐘脈沖信號(hào)CLK上升的時(shí)刻變?yōu)楦唠娖健?br> 觸發(fā)電路13根據(jù)“與”電路15的輸出信號(hào)CK1，取入低泄漏組合電路11的輸出信號(hào)。低泄漏組合電路11的輸出信號(hào)，在控制信號(hào)EN1上升后，至?xí)r鐘脈沖信號(hào)CLK上升的期間T1內(nèi)確定。因而，觸發(fā)電路13，可以可靠保持低泄漏組合電路11的輸出信號(hào)。
低泄漏組合電路12，也根據(jù)控制信號(hào)EN2和時(shí)鐘脈沖信號(hào)CLK，進(jìn)行和低泄漏組合電路11相同的動(dòng)作。
進(jìn)而，在實(shí)施方案1的情況下，低泄漏組合電路11、12的構(gòu)成是，在觸發(fā)電路13、14取入數(shù)據(jù)時(shí)被激活，在輸出數(shù)據(jù)確定之后，觸發(fā)電路13、14取入數(shù)據(jù)。因此，低泄漏組合電路11、12，在動(dòng)作停止的泄漏減低狀態(tài)中，輸出數(shù)據(jù)即使不定也沒有問題。
如果采用上述實(shí)施方案1，則由用低閾值電壓的晶體管構(gòu)成的邏輯電路，和根據(jù)控制信號(hào)使該邏輯電路導(dǎo)通、截止的晶體管11b、11d構(gòu)成低泄漏組合電路11、12，在被連接在各低泄漏組合電路11、12的輸出端上的觸發(fā)電路13、14取入數(shù)據(jù)時(shí)，把低泄漏組合電路11、12激活。因而，因?yàn)榈托孤┙M合電路11、12只在輸出數(shù)據(jù)時(shí)提供電源，其他時(shí)候不提供電源，所以可以削減泄漏電流。
而且，因?yàn)榈托孤┙M合電路由低閾值電壓的晶體管構(gòu)成，所以可以高速動(dòng)作。(實(shí)施方案2)圖5展示本發(fā)明的實(shí)施方案2。實(shí)施方案1在被設(shè)置在低泄漏組合電路的輸出端的觸發(fā)電路取入數(shù)據(jù)時(shí)，把低泄漏組合電路設(shè)置成激活狀態(tài)。與此相反，實(shí)施方案2的特征是，在被設(shè)置在低泄漏組合電路的輸入端的觸發(fā)電路取入數(shù)據(jù)時(shí)，把低泄漏組合電路設(shè)置成激活狀態(tài)。
在圖5中，向觸發(fā)電路21的輸入端D提供數(shù)據(jù)DT1。從該觸發(fā)電路21的輸出端Q輸出的數(shù)據(jù)DT1和另一數(shù)據(jù)DT2被提供給低泄漏組合電路22。時(shí)鐘脈沖信號(hào)CLK和控制信號(hào)EN1被提供給“與”電路23的輸入端，該“與”電路23的輸出信號(hào)CK被提供給上述觸發(fā)電路21的時(shí)鐘脈沖信號(hào)輸入端CK。
另外，上述控制信號(hào)EN1被提供給觸發(fā)電路24的輸入端D，時(shí)鐘脈沖信號(hào)CLK被提供給觸發(fā)電路24的時(shí)鐘脈沖信號(hào)輸入端CK。從該觸發(fā)電路24的輸出端D輸出的控制信號(hào)MTE被提供給上述低泄漏組合電路22。
該低泄漏組合電路22的輸出信號(hào)，被提供給觸發(fā)電路25的輸入端D。時(shí)鐘脈沖信號(hào)CLK和控制信號(hào)EN2被提供給“與”電路26的輸入端，該“與”電路26的輸出信號(hào)被提供給觸發(fā)電路25的時(shí)鐘脈沖信號(hào)輸入端CK。
上述低泄漏組合電路22，如后述，在未提供電源的泄漏降低狀態(tài)中，具有保持此前動(dòng)作時(shí)的輸出數(shù)據(jù)的功能。
在上述構(gòu)成中，參照?qǐng)D6說明圖5所示的電路的動(dòng)作。
“與”電路23在把控制信號(hào)EN1設(shè)置成激活的狀態(tài)中，產(chǎn)生與時(shí)鐘脈沖信號(hào)CLK同步的控制信號(hào)CK。根據(jù)該控制信號(hào)CK觸發(fā)電路21保持?jǐn)?shù)據(jù)DT1。
另外，觸發(fā)電路24根據(jù)時(shí)鐘脈沖信號(hào)CLK保持1個(gè)周期的控制信號(hào)EN1。低泄漏組合電路22，根據(jù)從觸發(fā)電路24輸出的控制信號(hào)MTE被激活，接受從觸發(fā)電路21的輸出端D提供的數(shù)據(jù)DT1，和從未圖示的另一電路提供的數(shù)據(jù)DT2，輸出輸出信號(hào)。
低泄漏組合電路22，根據(jù)從觸發(fā)電路24提供的控制信號(hào)MTE，只在時(shí)鐘脈沖信號(hào)CLK的1個(gè)周期期間被激活，切斷電源。因此，需要保持已確定的數(shù)據(jù)。被保持在該低泄漏組合電路22中的數(shù)據(jù)，如果控制信號(hào)EN2被設(shè)置成高電平，并經(jīng)過“與”電路26使觸發(fā)電路25動(dòng)作，則被保持在觸發(fā)電路26中。
圖7展示低泄漏組合電路22的一例。在圖7中，在和圖3、圖4相同的部分上標(biāo)注同一符號(hào)并只說明不同的部分。
低泄漏組合電路22，例如在“與非”電路11a的輸出端上連接數(shù)據(jù)保持電路31。該數(shù)據(jù)保持電路31，由被連接在“與非”電路11a的輸出端上的倒相器31a，和被連接在該倒相器31a的輸出端和“與非”電路11a的輸出端之間的時(shí)鐘倒相器電路31b構(gòu)成。該時(shí)鐘倒相器電路31b由控制信號(hào)/MTE控制。
在根據(jù)控制信號(hào)MTE晶體管11b、11d導(dǎo)通，低泄漏組合電路22被激活時(shí)，上述時(shí)鐘倒相器電路31b，不保持“與非”電路11a的輸出數(shù)據(jù)。另一方面，如果晶體管11b、11d被截止，則保持此前的“與非”電路11a的輸出數(shù)據(jù)。
圖8展示低泄漏組合電路22的另一例子。在圖8中，在和圖3、圖4相同的部分上標(biāo)注相同的符號(hào)并只說明不同的部分。
該低泄漏組合電路22，代替圖7所示的數(shù)據(jù)保持電路22具有旁路電路32。該旁路電路32，被設(shè)置成和“與非”電路11a相同的構(gòu)成，并與“與非”電路11a并聯(lián)連接。該旁路電路32被直接連接在電源線VDD和接地線VSS相互間。和“與非”電路11a由閾值電壓低的晶體管構(gòu)成相反，該旁路電路32由閾值電壓高的晶體管構(gòu)成。
和“與非”電路11a在晶體管11b、11d導(dǎo)通時(shí)被激活相反，旁路電路32始終被激活。因此，在晶體管11b、11d導(dǎo)通時(shí)，“與非”電路11a和旁路電路32都輸出同樣的邏輯信號(hào)。
另一方面，在晶體管11b、11d截止時(shí)，“與非”電路11a不動(dòng)作，但旁路電路32在半導(dǎo)體芯片或者門電路被激活時(shí)，因?yàn)槭冀K被提供電源所以繼續(xù)動(dòng)作。因而，用旁路電路32繼續(xù)輸出以前的輸出數(shù)據(jù)。
如果采用上述實(shí)施方案2，則只在被設(shè)置在低泄漏組合電路22的前級(jí)的觸發(fā)電路21的數(shù)據(jù)被更新的1個(gè)周期期間，控制信號(hào)MTE變?yōu)楦唠娖剑训托孤┙M合電路22激活。因此，低泄漏組合電路22，只在時(shí)鐘脈沖信號(hào)CLK的1個(gè)周期期間提供電流，被激活。因而，即使半導(dǎo)體芯片或者門電路處于激活狀態(tài)中，也因?yàn)榈托孤┙M合電路22的激活期間短，所以可以降低消耗電流。
另外，低泄漏組合電路22具有數(shù)據(jù)保持功能。因此，被設(shè)置在低泄漏組合電路22的后級(jí)上的觸發(fā)電路25，可以根據(jù)在任意時(shí)刻提供的控制信號(hào)EN2，接受低泄漏組合電路22的數(shù)據(jù)。(實(shí)施方案3)圖9展示本發(fā)明的實(shí)施方案3。圖9所示的電路是圖5所示的電路的變形。因而，在和圖5相同的部分上標(biāo)注相同符號(hào)，并只說明不同的部分。
在圖9中，數(shù)據(jù)DT2被提供給觸發(fā)電路27的輸入端D?？刂菩盘?hào)EN3，和時(shí)鐘脈沖信號(hào)CLK一同提供給“與”電路28。該“與”電路28的輸出信號(hào)CK2，被提供給觸發(fā)電路27的時(shí)鐘脈沖信號(hào)輸入端CK。從該觸發(fā)電路27的輸出端Q提供的數(shù)據(jù)DT2被提供給低泄漏組合電路22。
另外，上述控制信號(hào)EN1、EN3經(jīng)過“或”電路29提供給上述觸發(fā)電路24的輸入端D。
說明在上述構(gòu)成中的動(dòng)作。在圖9所示的情況下，觸發(fā)電路21、27根據(jù)控制信號(hào)EN1、EN3，分別保持?jǐn)?shù)據(jù)DT1、DT2。觸發(fā)電路24，在控制信號(hào)EN1、EN3都被設(shè)置在高電平時(shí)，根據(jù)“或”電路29的輸出信號(hào)與時(shí)鐘脈沖信號(hào)CLK的1個(gè)周期對(duì)應(yīng)地產(chǎn)生控制信號(hào)MTE。因此，低泄漏組合電路22根據(jù)控制信號(hào)MTE在時(shí)鐘脈沖信號(hào)CLK的1個(gè)周期期間被激活，接受從觸發(fā)電路21、27輸出的數(shù)據(jù)DT1、DT2。該低泄漏組合電路22，在激活期結(jié)束后，保持此前數(shù)據(jù)停止。
即使采用上述實(shí)施方案3，也可以得到和實(shí)施方案2同樣的效果。
進(jìn)而，在實(shí)施方案3的情況下，即使在低泄漏組合電路22的后級(jí)具有多個(gè)系統(tǒng)的時(shí)鐘脈沖信號(hào)的情況下，也可以用同樣的控制方法實(shí)現(xiàn)。(實(shí)施方案4)圖10展示本發(fā)明的實(shí)施方案4。圖10所示的電路，是圖1所示的電路的變形，在和圖1相同的部分上標(biāo)注相同的符號(hào)并只說明不同的部分。
上述實(shí)施方案1至實(shí)施方案3，說明了半導(dǎo)體芯片或者門電路在動(dòng)作時(shí)泄漏電流的降低。實(shí)施方案4，不僅在半導(dǎo)體芯片或者門電路動(dòng)作時(shí)，而且在待機(jī)時(shí)也可以降低泄漏電流。
在圖10中，向“與”電路41提供控制信號(hào)EN1，和表示待機(jī)的待機(jī)信號(hào)/STBY。從該“與”電路41的輸出端輸出的控制信號(hào)EN1S，被提供給低泄漏電路11。另外，向“與”電路42提供控制信號(hào)EN2、待機(jī)信號(hào)/STBY。從該“與”電路42的輸出端輸出的控制信號(hào)EN2S被提供給低泄漏組合電路12。該待機(jī)信號(hào)/STBY，例如是把半導(dǎo)體芯片或者門電路設(shè)定為待機(jī)狀態(tài)的信號(hào)。
說明在上述構(gòu)成中的動(dòng)作。在動(dòng)作時(shí)，待機(jī)信號(hào)/STBY被設(shè)置成高電平。因此，圖10所示的電路，根據(jù)控制信號(hào)EN1、EN2，和圖1所示的電路同樣地動(dòng)作。
與此相反，在待機(jī)信號(hào)/STBY被設(shè)置成低電平，處于待機(jī)狀態(tài)時(shí)，從“與”電路41、42輸出的控制信號(hào)EN1S、EN2S被設(shè)置成低電平。因此，低泄漏組合電路11、12，被強(qiáng)制設(shè)置成非動(dòng)作狀態(tài)，設(shè)定在低泄漏狀態(tài)。
如果采用實(shí)施方案4，則用待機(jī)信號(hào)/STBY，把低泄漏組合電路11、12設(shè)定為非動(dòng)作狀態(tài)。因而，不僅在動(dòng)作時(shí)而且在待機(jī)時(shí)，也可以降低泄漏電流。
進(jìn)而，上述實(shí)施方案1至實(shí)施方案4，說明了把本發(fā)明適用于圖11所示的一般的選通時(shí)鐘方式的電路的情況。即，如圖11所示，用控制對(duì)觸發(fā)電路51的時(shí)鐘信號(hào)的輸入的控制信號(hào)，控制低泄漏組合電路52，但并不限定與此。
例如也可以把本發(fā)明適用于圖12所示的反饋方式的數(shù)據(jù)轉(zhuǎn)送電路。這種情況下，只要把提供給被設(shè)置在組合電路61和觸發(fā)電路62相互之間的多路轉(zhuǎn)換器(MUX)63的控制信號(hào)提供給低泄漏組合電路64，與多路轉(zhuǎn)換器(MUX)63的動(dòng)作連動(dòng)地控制低泄漏組合電路64即可。
另外，本發(fā)明也可以組合實(shí)施方案1和實(shí)施方案2、3實(shí)施。進(jìn)而，也可以把實(shí)施方案4與給實(shí)施方案1至3組合實(shí)施。
除此以外，在不改變本發(fā)明的主旨的范圍內(nèi)可以有各種各樣的實(shí)施是毋庸質(zhì)疑的。
以上，如上所述如果采用本發(fā)明，則即使在電路動(dòng)作的情況下，也可以消減泄漏電流，可以大幅度消減消耗電流，而且可以提供可以高速動(dòng)作的半導(dǎo)體集成電路。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于具有可以根據(jù)控制信號(hào)切換提供電源的動(dòng)作狀態(tài)和切斷電源的泄漏減低狀態(tài)的組合電路；被連接在上述組合電路的輸出端，根據(jù)上述控制信號(hào)存儲(chǔ)上述組合電路的輸出信號(hào)的觸發(fā)電路，上述組合電路，在上述觸發(fā)電路根據(jù)上述控制信號(hào)動(dòng)作時(shí)，根據(jù)上述控制信號(hào)設(shè)定在動(dòng)作狀態(tài)。
2.權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述組合電路具備用閾值電壓低的多個(gè)第1晶體管構(gòu)成的邏輯電路；被連接在上述邏輯電路和電源線相互之間，靠上述控制信號(hào)導(dǎo)通、截止的閾值電壓高的第2晶體管。
3.一種半導(dǎo)體集成電路，其特征在于具備觸發(fā)電路，它根據(jù)控制信號(hào)保持輸入數(shù)據(jù)；組合電路，被連接在觸發(fā)電路的輸出端，具有提供電源的動(dòng)作狀態(tài)，和切斷電源的泄漏降低狀態(tài)，根據(jù)上述控制信號(hào)被設(shè)定在上述動(dòng)作狀態(tài)，接受上述觸發(fā)電路的輸出數(shù)據(jù)。
4.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于上述組合電路具備用閾值電壓低的多個(gè)第1晶體管構(gòu)成的邏輯電路；被連接在上述邏輯電路和電源線相互間，根據(jù)上述控制信號(hào)導(dǎo)通、截止的閾值電壓高的第2晶體管；被連接在上述邏輯電路的輸出端，在根據(jù)上述控制信號(hào)使上述第2晶體管截止時(shí)，保持上述邏輯電路的輸出信號(hào)的保持電路。
5.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于上述組合電路具備由閾值電壓低的多個(gè)第1晶體管構(gòu)成的第1邏輯電路；被連接在上述邏輯電路和電源線的相互間，根據(jù)上述控制信號(hào)導(dǎo)通、截止的閾值電壓高的第2晶體管；被并聯(lián)連接在上述第1邏輯電路上，由始終被提供電源的閾值電壓高的多個(gè)第3晶體管構(gòu)成的旁路電路。
6.一種半導(dǎo)體集成電路，其特征在于包括第1觸發(fā)電路，根據(jù)第1控制信號(hào)保持第1輸入數(shù)據(jù)；第2觸發(fā)電路，根據(jù)第2控制信號(hào)保持第2輸入數(shù)據(jù)；第3觸發(fā)電路，在提供了上述第1、第2控制信號(hào)之一的情況下，輸出第3控制信號(hào)；組合電路，被連接在上述第1、第2觸發(fā)電路的輸出端，具有提供電源的動(dòng)作狀態(tài)和切斷電源的泄漏降低狀態(tài)，根據(jù)上述第3控制信號(hào)被設(shè)定在上述動(dòng)作狀態(tài)，接受上述第1、第2觸發(fā)電路的輸出數(shù)據(jù)。
7.權(quán)利要求1至5的任意項(xiàng)所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備設(shè)定待機(jī)狀態(tài)的待機(jī)信號(hào)；用上述待機(jī)信號(hào)切斷上述控制信號(hào)的切斷電路。
全文摘要
低泄漏組合電路11、12由用低閾值電壓的晶體管構(gòu)成的邏輯電路和在該邏輯電路中根據(jù)控制信號(hào)導(dǎo)通、截止的晶體管構(gòu)成。根據(jù)控制信號(hào)EN1、EN2只在被連接在低泄漏組合電路11、12的輸出端上的觸發(fā)電路13、14取入數(shù)據(jù)時(shí),根據(jù)控制信號(hào)EN1、EN2把低泄漏組合電路11、12激活。因而,因?yàn)榈托孤┙M合電路11、12只在輸出數(shù)據(jù)時(shí)被提供電源,在其它時(shí)間不被提供電源,所以可以削減泄漏電流。
文檔編號(hào)H03K19/00GK1347197SQ0113292
公開日2002年5月1日 申請(qǐng)日期2001年9月11日 優(yōu)先權(quán)日2000年9月27日
發(fā)明者古澤敏行, 薗田大資, 宇佐美公良, 河邉直之, 小泉正幸, 座間英匡, 金澤正博 申請(qǐng)人:株式會(huì)社東芝