專利名稱：從時鐘信號生成脈沖信號的制作方法
技術領域：
本發(fā)明涉及從一定周期的時鐘信號生成特定的脈沖信號的技術。
背景技術：
圖13是示出用于從時鐘信號CLK生成特定的脈沖信號Q230的傳統(tǒng)的脈沖信號生成電路200一例的框圖。該電路200具備D觸發(fā)器210(以下稱為「DFF210」)，串聯(lián)連接的2個延遲元件220、222，2個輸入端子的一方成為反相輸入端子的NAND門230。時鐘信號CLK提供到DFF210的時鐘輸入端子。DFF210的輸出Q210輸入到第1延元件件220，反相輸出#Q210反饋到D輸入端子。在第1延遲元件220中延遲了的延遲信號Q220輸入到NAND門230的同相輸入端子。另外，該延遲信號Q220在由第2延遲元件222進一步延遲了以后輸入到NAND門230的反相輸入端子。
圖14(a)到(e)是示出該脈沖信號生成電路220的動作的流程圖。從第1延遲元件220輸出的第1延遲信號Q220(圖14(c))具有從時鐘信號CLK的上升沿延遲了第1延遲時間Td1的邊緣。另外，從第2延遲元件222輸出的第2延遲信號Q222(圖14(d))具有從第1延遲信號Q220的上升沿進一步延遲了第2延遲時間Td2的邊緣。從而，第2延遲信號Q222的邊緣從時鐘信號CLK的上升沿延遲了延遲時間(Td1+Td2)。NAND門230從這2個延遲信號Q220、Q222，生成圖14(e)所示的脈沖信號Q230(圖14(e))。
該脈沖信號230例如作為RAM的寫入控制信號使用。即，脈沖信號230設計為在時鐘信號CLK的1個周期Tc內(nèi)，僅在特定的期間Tw成為L電平的信號。在即將開始該周期Tw之前設定建立時間Ts，另外，在緊接期間Tw之后設定保持時間Th。這些時間Ts、Tw、Th分別設定成設計上的要求值。2個延遲時間Td1、Td2設定為使得這些期間Ts、Tw、Th滿足各自的要求值。
但是，在該電路的設計中，一般考慮到延遲元件220、222的制造誤差或者溫度依賴性等延遲時間的分散性，認為在延遲時間Td1、Td2中存在著相當大的誤差。因此，在圖13所示以往的電路設計中，難以設定延遲時間Td1、Td2，使得這些期間Ts、Tw、Th滿足各自的要求值。這里，假設在3個期間Ts、Tw、Th中設定以下要求值的情況條件C1Ts≥1ns；條件C2Tw≥10ns；條件C3Th≥3ns。
而由于溫度特性等引起的延遲時間Td1、Td2的變動通常取從標準值(典型值)的大約0.6倍到大約1.6倍之間的值。從而，延遲時間Td1、Td2的最大值可以成為最小值的大約2.7倍(＝1.6/0.6)左右。如果考慮到這樣的誤差，則上述條件C1，C3可以改寫如下條件C1aTs＝Td1＝1ns(min)～2.7ns(max)；條件C2aTw＝Td2＝10ns(min)～27ns(max)；條件C3aTh≥3ns。
這里，(min)意味著延遲時間Td1、Td2成為最小值的條件，(max)意味著延遲時間Td1、Td2成為最大值的條件。從而，在延遲時間Td1、Td2每一個都成為最大值的條件中，時鐘周期Tc成為大約33ns(＝2.7+27+3)，這相當于大約30MHz。另一方面，從上述條件C1a～C3a所決定的時鐘周期Tc的最小值(RAM的循環(huán)周期)是14(＝1+10+3)ns，這大約相當于71MHz。即，即使使用能夠以大約71MHz進行動作的RAM，在圖13的電路中生成寫入控制信號時，也僅能夠使該RAM以大約30MHz(大約42％的速度)進行動作。
這樣，在以往的脈沖信號生成電路中，為了滿足有關脈沖信號的特定期間的要求值，考慮延遲元件中的延遲時間的變動，存在著必須大大降低時鐘信號的周期的問題。

發(fā)明內(nèi)容
本發(fā)明是為解決上述以往的課題而產(chǎn)生的，目的在于提供即使考慮到延遲元件中的延遲時間的變動，也能夠不過分地降低時鐘信號的周期，滿足有關脈沖信號的特定期間的要求值的技術。
為了達到上述的目的，本發(fā)明提供了用于從具有一定周期的時鐘信號生成特定的脈沖信號的電路，其特征在于具備用于檢測上述時鐘信號的上升沿和下降沿的邊緣檢測單元；第1延遲信號生成單元，具有至少1個包含有第1延遲量的第1延遲元件，用于生成至少1個包含有從上述時鐘信號的上升沿以上述的第1延遲量延遲了的第1延遲邊緣的第1延遲信號；第2延遲信號生成單元，具有至少1個包含有第2延遲量的第2延遲元件，用于生成至少1個包含有從上述時鐘信號的下降沿以上述的第2延遲量延遲了的第2延遲邊緣的第2延遲信號；可通過進行上述至少1個第1延遲信號與上述至少1個第2延遲信號的邏輯運算來生成上述脈沖信號的邏輯運算單元。
在該脈沖信號生成電路中，從時鐘信號的上升沿生成第1延遲信號，從時鐘信號的下降沿生成第2延遲信號，通過進行這些延遲信號的邏輯運算生成脈沖信號，因此與以往那樣僅從時鐘信號的上升沿生成脈沖信號的情況相比較，能夠減小延遲量的變動的影響。其結果，即使考慮到延遲元件中的延遲量的變動，也能夠不過分地降低時鐘信號的周期以滿足有關脈沖信號的特定期間的要求值。
另外，上述脈沖信號的1個周期最好設定為與上述時鐘信號的1個周期相同。在該結構中，能夠把由于延遲量的變動對脈沖信號的影響抑制為很小。
另外，上述第1與第2延遲量最好分別設定為小于上述時鐘信號的1個周期的1/2的值。在該結構中，由于延遲量本身小，因此還能夠把由于溫度特性等引起的延遲量的變動抑制得很小。
進而，上述第1和第2延遲量最好相互相等。在該結構中，即使延遲量變動，由第1延遲量所決定的脈沖信號的邊緣與由第2延遲量所決定的脈沖信號的邊緣之間的期間能夠始終保持為幾乎一定。
另外，上述邊緣檢測單元還可以包括第1D觸發(fā)器，它有第1時鐘輸入端子、第1D輸入端子、第1輸出端子和第1反相輸出端子，在上述時鐘信號輸入到第1時鐘輸入端子的同時，來自上述第1反相輸出端子的反相輸出反饋到上述第1D輸入端子；第2觸發(fā)器，它具有第2時鐘輸入端子、第2D輸入端子、第2輸出端子和第2反相輸出端子，在上述時鐘信號反相后的反相時鐘信號輸入到上述第2時鐘輸入端子的同時，來自上述第1D觸發(fā)器的上述第1輸出端子的輸出被輸入到上述第2D輸入端子。這時，在來自上述第1D觸發(fā)器的上述第1輸出端子的輸出被輸入到上述第1延遲元件的同時，來自上述第2D觸發(fā)器的上述第2輸出端子的輸出被輸入到上述第2延遲元件。
在該結構中，能夠很好地檢測時鐘信號的上升沿和下降沿。
另外，本發(fā)明還能夠以種種形態(tài)實現(xiàn)，例如，以脈沖信號生成電路或者脈沖信號生成方法等形態(tài)實現(xiàn)。


圖1是示出第1實施例的脈沖信號生成電路100結構的框圖。
圖2是示出第1實施例的脈沖信號生成電路100的動作的流程圖。
圖3是相比較地示出在第1延遲時間Td1比第2延遲時間Td2小時，延遲時間取最小值與取最大值的情況的說明圖。
圖4是相比較地示出在第1與第2延遲時間Td1、Td2相等時，延遲時間取最小值與取最大值的情況的說明圖。
圖5是相比較地示出在第1延遲時間Td1比第2延遲時間Td2大時，延遲時間取最小值與取最大值的情況的說明圖。
圖6是示出為了進行外部總線的數(shù)據(jù)傳送使用脈沖信號Q40的例子的說明圖。
圖7是示出第2實施例的脈沖信號生成電路110的結構框圖。
圖8是示出第2實施例的脈沖信號生成電路110的動作的流程圖。
圖9是示出第3實施例的脈沖信號生成電路120的結構的框圖。
圖10是示出第4實施例的脈沖信號生成電路130的結構的框圖。
圖11是示出第5實施例的脈沖信號生成電路140的結構的框圖。
圖12是示出第6實施例的脈沖信號生成電路150的結構的框圖。
圖13是示出以往的脈沖信號生成電路200一例的框圖。
圖14是示出以往的脈沖信號生成電路200的動作的流程圖。
具體實施例方式
以下，按照以下的順序根據(jù)實施例說明本發(fā)明的實施方式A.第1實施例；B.第2實施例；C.第3實施例；D.第4實施例；E.第5實施例；F.第6實施例；
G.變形例A.第1實施例圖1是示出作為本發(fā)明第1實施例的脈沖信號生成電路100的結構的框圖。該脈沖信號生成電路100具備2個D觸發(fā)器20、22，2個延遲元件30、32，2個輸入端子的一方成為同相輸入端子的NAND門40。另外，以下，把「D觸發(fā)器」稱為「DFF」。
時鐘信號CLK輸入到第1DFF20的時鐘輸入端子的同時，反相后輸入到第2DFF22的時鐘端子。第1DFF20的反相輸出#Q20反饋到第1DFF20的D輸入端子。第1DFF20的輸出Q20輸入到第2DFF22的D輸入端子的同時，還輸入到第1延遲元件30。第2DFF20的輸出Q22輸入到第2延遲元件32。由第1延遲元件30延遲了的第1延遲信號Q30輸入到NAND門40的同相輸入端子。另外，由第2延遲元件32延遲了的第2延遲信號Q32輸入到NAND門40的反相輸入端子。另外，2個DFF20、22由于在初始狀態(tài)被復位，因此在初始狀態(tài)它們的輸出Q20、Q22取為L電平。
圖2是示出第1實施例的脈沖信號生成電路100的動作的流程圖。第1DFF20的輸出Q20(圖2(b))是在每個時鐘信號CLK的上升沿把電平反相的信號。另一方面，第2DFF22的輸出Q22(圖2(c))是在每個時鐘信號CLK的下降沿把電平反相的信號。
第1DFF20的輸出Q20由第1延遲元件30延遲第1延遲時間Td1成為第1延遲信號Q30(圖2(d))。另一方面，第2DFF22的輸出Q22由第2延遲元件32延遲第2延遲時間Td2成為第2延遲信號Q32(圖2(e))。即，第1延遲信號Q30是具有從時鐘信號CLK的上述沿開始延遲了第1延遲時間Td1的邊緣的信號。另外，第2延遲信號Q32是具有從時鐘信號CLK的下降沿開始延遲了第2延遲時間Td2的邊緣的信號。NAND門40通過把這些延遲信號Q30、Q32進行邏輯運算，生成脈沖信號Q40(圖2(f))。
脈沖信號Q40的下降沿從時鐘信號CLK的上升沿延遲第1延遲時間Td1。另外，脈沖信號Q40的上升沿從時鐘信號CLK的下降沿延遲第2延遲時間Td2。這樣，在第1實施例的脈沖信號生成電路100中，脈沖信號Q40的下降沿和上升沿通過相同時鐘信號CLK的不同種類的邊緣的延遲分別生成，因此具有可以減少由于延遲時間的誤差引起的對脈沖信號的影響的優(yōu)點。其結果，如在以下所說明的那樣，與以往相比較能夠?qū)r鐘信號CLK的周期Tc設計得短一些。
這里，與上述的在以往技術中說明過的例子相同，在來自NAND門40的輸出信號Q40(圖2(f))的3個期間Ts、Tw、Th中，假設分別設定以下那樣的條件C1～C3條件C1Ts≥1ns；條件C2Tw≥10ns；條件C3Th≥3ns。
如從圖2(f)能夠理解的那樣，這些期間Ts、Tw、Th與時鐘信號CLK的周期Tc以及延遲時間Td1、Td2具有以下的(1)～(3)式的關系Ts＝Td1…(1)Tw＝Td2+Tc/2-Td1…(2)Th＝Tc/2-Td2…(3)。
這時，上述條件C1～C3能夠改寫為以下的條件C4～C6條件C4Ts＝Td1≥1ns；條件C5Tw＝Td2+Tc/2-Td1≥10ns；條件C6Th＝Tc/2-Td2≥3ns。
這里，第1延遲時間Td1的最大值Td1max假定是其最小值Td1min的2.7倍，第2延遲時間Td2的最大值Td2max也假定是其最小值Td2min的2.7倍。另外，假定2個延遲時間Td1、Td2中的一方取最小值時另一方也取最小值，一方取最大值時另一方也取最大值。后者的假定是考慮到在延遲時間的最大值或者最小值中，包含著延遲元件30、32溫度依賴性的影響的關系。即，如果不考慮一方的延遲元件在溫度依賴性的影響下取最大值時，另一方的延遲元件在溫度依賴性的影響下取最小值這樣的狀況，則雙方同時取最小值或者同時取最大值的考慮是妥當?shù)摹?br> 但是，上述條件C4在第1延遲時間Td1取其最小值Td1min時最嚴格。另外，上述條件C6在第2延遲時間Td2取其最大值Td2max(＝2.7×Td2min)時最嚴格。從而，條件C4～C6能夠改寫為以下的條件C4a～C6a條件C4aTs＝Td1min≥1ns；
條件C5aTw＝Td2+Tc/2-Td1≥10ns；條件C6aTh＝Tc/2-2.7×Td2min≥3ns。
這里，假設在延遲時間Td1、Td2分別取其最小值Td1min、Td2min時，期間Tw成為10ns。這時，以下的(4)～(6)式成立Td1min≥1ns…(4)Td2min+Tc/2-Td1min＝10ns…(5)Tc/2-2.7×Td2min≥3ns…(6)。
如果把(5)式代入到(4)式中，則可以得到以下的(7)式Td2min+Tc/2≥11ns…(7)。
如果把(6)式和(7)式對于Tc求解，則可以得到下述的(8)式Tc≥17.7ns…(8)。
這里，如果考慮Td1＝1ns，Tc＝17.7ns，則從(5)式，Td2min成為2.15ns。在Tc＝17.7ns，Td1＝Td1min＝1ns，Td2＝Td2min＝2.15ns時，能夠容易地確認上述條件C4～C6成立。
另一方面，由于延遲時間Td1、Td2的最大值Td1max、Td2max分別是其最小值Td1min、Td2min的2.7倍，因此分別成為2.7ns和5.8ns。在該最大值條件時，即，Tc＝17.7ns，Td1＝Td1max＝2.7ns，Td2＝Td2max＝5.8ns時，也能夠確認上述條件C4～C6成立。從而，即使考慮延遲時間Td1、Td2的變動、如果把時鐘周期Tc設定為17.7ns(56.5MHz)，則能夠滿足脈沖信號Q40的各期間Ts、Tw、Th的要求值。
而從上述條件C1～C3所決定的時鐘周期Tc的最小值是14(＝1+10+3)ns，這相當于大約71MHz。與此不同，在本實施例中，即使考慮延遲時間的變動，也能夠把時鐘周期設定為17.7ns(56.5MHz)。例如，在把該脈沖信號Q40使用為RAM的寫入控制信號時，能夠以RAM的最大可能工作頻率(71MHz)的大約80％頻率進行工作。另一方面，如在以往技術中所說明過的那樣，在圖13所示的以往電路中，僅能夠以RAM的最大可能工作頻率的大約42％的頻率(30MHz)進行工作。即，在第1實施例的電路中，與圖13所示的以往的電路相比較，能夠生成大約1.9倍頻率的脈沖信號。
如從以上的說明能夠理解的那樣，在第1實施例的電路中，即使考慮到延遲元件30、32的延遲時間Td1、Td2的變動，也能夠不過分地降低時鐘周期Tc，滿足有關脈沖信號Q40的各期間的要求值。
其中，延遲時間Td1、Td最好設定為小于時鐘周期Tc的1/2的值。其理由如下例如，在延遲時間Td1是時鐘周期Tc的1/2以上時，脈沖信號Q40的下降沿在時鐘信號CLK的下降沿以后發(fā)生。從而，這時，能夠從時鐘信號CLK的下降沿生成脈沖信號Q40的下降沿。換言之，在延遲時間Td1是時鐘周期Tc的1/2以上時，計算出從延遲時間Td1減去時鐘信號CLK的半個周期Tc/2的時間(Td1-Tc/2)，能夠在從時鐘信號CLK的下降沿延遲了該時間(Td1-Tc/2)的時刻，發(fā)生脈沖信號Q40的下降沿。而在本方法中，與延遲時間Td1是時鐘周期Tc的1/2以上的情況相比較具有減少由于延遲時間的變動產(chǎn)生的影響的優(yōu)點。從而，在圖1的電路中，延遲時間Td1、Td2最好設定為小于時鐘周期Tc的1/2的值。
然而，脈沖信號Q40的L電平期間Tw根據(jù)延遲時間Td1、Td2的變動而變化，其變化的方式因2個延遲時間Td1、Td2的大小關系而不同。圖3是比較地示出第1延遲時間Td1比第2延遲時間Td2小時，延遲時間Td1、Td2分別取最小值時(圖3(b))和取最大值時(圖3(c))的說明圖。能夠理解在第1延遲時間Td1比第2延遲時間Td2小時，與延遲時間取最小值時的情況相比較取，最大值時的期間Tw長。
圖4是比較地示出第1與第2延遲時間Td1、Td2相等時，延遲時間Td1、Td2分別取最小值時與分別取最大值時的說明圖。在2個延遲時間Td1、Td2相等時，即使延遲時間變動，期間Tw的長度也大致保持一定。
圖5是比較地示出第1延遲時間Td1比第2延遲時間Td2大時，延遲時間Td1、Td2分別取最小值時與分別取最大值時的說明圖。在第1延遲時間Td1比第2延遲時間Td2大時，與延遲時間取最小值的情況相比較，取最大值時的期間Tw短。
這樣，延遲時間Td1、Td2的變動對于期間Tw(即，由使時鐘信號CLK的上升沿延遲得到的延遲邊緣與使下降沿延遲得到的延遲邊緣相夾的期間)的長度的影響依賴于延遲時間Td1、Td2的大小關系。從而，最好根據(jù)期間Tw的要求值的條件，適當?shù)卦O定延遲時間Td1、Td2的大小關系。例如，為了始終保證期間Tw的長度大致一定，最好把延遲時間Td1、Td2設定為相等。
脈沖信號Q40不僅能夠利用為RAM的寫入控制，還能夠在其它用途中利用。圖6是示出把脈沖信號Q40作為用于數(shù)據(jù)總線上的數(shù)據(jù)傳送的選通脈沖使用的一例的說明圖。圖6(b)示出延遲時間Td1、Td2取最小值條件下的脈沖信號Q40，圖6(d)示出在該條件下的數(shù)據(jù)總線上的數(shù)據(jù)信號的時序。另外，圖6(c)示出延遲時間Td1、Td2取最大值條件下的脈沖信號Q40，圖6(e)示出在該條件下的數(shù)據(jù)總線上的數(shù)據(jù)信號的時序。
如從該例能夠理解的那樣，當延遲時間Td1、Td2由于溫度依賴性等原因而發(fā)生變動，而且與此相對應脈沖信號Q40的時序變化時，數(shù)據(jù)總線上的數(shù)據(jù)信號的時序也以與此相同的傾向發(fā)生變化。即，從數(shù)據(jù)信號的變化點到脈沖信號Q40的下降沿的期間Tp或者從脈沖信號Q40的上升沿到數(shù)據(jù)信號的變化點的期間Tq即使受到由于溫度產(chǎn)生的影響也保持一定以上的長度。從而，即使數(shù)據(jù)信號的時序在溫度依賴性等的影響下發(fā)生變化，如果把脈沖信號Q40用作為選通脈沖，也能夠可靠地進行數(shù)據(jù)傳送。另外，如上述那樣，如果依據(jù)第1實施例的電路100，則由于能夠把脈沖信號Q40的頻率設定為比以往大的值，因此能夠高速地進行數(shù)據(jù)傳送。
B第2實施例圖7是示出本發(fā)明第2實施例的脈沖信號生成電路110的結構的框圖。該脈沖信號生成電路110具有前級電路112和后級電路114以及AND門50。前級電路112具有與圖1所示的第1實施例的脈沖信號生成電路100相同的結構。后級電路114具有2個DFF24、26，2個延遲元件34、36，2個輸入端子的一方成為反相輸入端子的NAND門42。后級電路114內(nèi)的各元件之間的連接狀態(tài)基本上與前級電路112內(nèi)的各元件之間的連接狀態(tài)相同。另外，后級電路114內(nèi)的延遲元件34、36具有分別與前級電路112內(nèi)的延遲元件30、32相同的延遲時間Td1、Td2。但是，在后級電路114內(nèi)的第1DFF24的D輸入端子上輸入來自前級電路112內(nèi)的第2DFF22的輸出Q22。另外，與前級電路112的第1DFF20不同，后級電路114的第1DFF24的反相輸出沒有反饋到DFF24的D輸入端子。另外，由于后級電路114內(nèi)的2個DFF24、26在初始狀態(tài)被置位，因此在初始狀態(tài)它們的輸出Q24、Q26取H電平。AND門50通過取前級電路112與后級電路114的輸出Q40、Q42(即2個NAND門40、42的輸出)的邏輯積，生成最終的脈沖信號Sout。
圖8是示出第2實施例的脈沖信號生成電路110的動作流程圖。圖8(a)、(b)、(c)、(d)所示的信號CLK、Q30、Q32、Q40是前級電路112的信號，是分別與在第1實施例中圖2(a)、(d)、(e)、(f)所示的對應信號相同的信號。另外，圖8(e)、(f)、(g)所示的信號Q34、Q36、Q42是后級電路114的信號，成為從前級電路112中的信號Q30、Q32、Q40分別向后移動了時鐘周期Tc的信號。例如，來自前級電路112的輸出Q40相當于第奇數(shù)個周期Tc中的脈沖信號，來自后級電路114的輸出Q42相當于第偶數(shù)個周期Tc中的脈沖信號。通過對這些輸出Q40、Q42進行邏輯運算，使得在這些輸出Q40、Q42的任一個是L電平期間成為L電平那樣來生成從AND門50輸出的脈沖信號Sout。其結果，該脈沖信號Sout成為在每個時鐘周期Tc的成為L電平的期間Tw各出現(xiàn)一次的信號。
如從以上的說明能夠理解的那樣，第2實施例的脈沖信號生成電路110能夠生成在時鐘信號CLK的每個期間Tc中，成為L電平的期間Tw各出現(xiàn)一次的脈沖信號Sout。另外，如果把該脈沖信號Sout反相，則能夠容易地生成在時鐘信號CLK的每個周期Tc中成為H電平的期間Tw各出現(xiàn)一次脈沖信號。從而，在第2實施例的脈沖信號生成電路110中，能夠生成在時鐘信號CLK的每個周期Tc中，取規(guī)定的邏輯電平的期間Tw各出現(xiàn)一次那樣的脈沖信號Sout。
上述第1實施例中的RAM工作頻率的計算能夠正確地適用于圖7所示的第2實施例的脈沖生成電路110。但是，第1實施例的脈沖生成電路100在能夠生成圖13所示的電路的約1.9倍頻率的脈沖信號這一點上不變。第2實施例的脈沖生成電路110可以生成具有進而是第1實施例的脈沖信號生成電路100的2倍頻率的脈沖信號。
C第3實施例圖9是示出本發(fā)明第3實施例的脈沖信號生成電路120的結構的框圖。該脈沖信號生成電路120具有從圖7所示的第2實施例的電路省略了2個DFF24、26的結構。另外，在該電路120中，第2組延遲元件34、36的輸入與第2實施例的電路不同。即，在具有第1延遲時間Td1的延遲元件34中，輸入第1DFF20的反相輸出，在具有第2延遲時間Td2的延遲元件36中輸入第2DFF22的反相輸出。
該第3實施例的脈沖信號生成電路120也能夠生成與第2實施例的脈沖信號生成電路110大致相同的脈沖信號Sout。另外，第3實施例還具有比第2實施例的電路結構簡單的優(yōu)點。
D第4實施例圖10是示出本發(fā)明第4實施例的脈沖信號生成電路130的結構的框圖。該脈沖信號生成電路130具有從圖9所示的第3實施例的電路省略了2個延遲元件34、36的結構。另外，在該脈沖信號生成電路130中，第1延遲元件30的輸出Q30輸入到第1NAND門40的同相輸入端子與第2NAND門42的反相輸入端子。另外，第2延遲元件32的輸出Q32輸入到第1NAND門40的反相輸入端子和第2NAND門42的同相輸入端子。
該第4實施例的脈沖信號生成電路130也能夠生成與第2實施例或者第3實施例的脈沖信號生成電路幾乎相同的脈沖信號Sout。另外，第4實施例還具有比第3實施例的電路結構更簡單的優(yōu)點。
E第5實施例圖11是示出本發(fā)明第5實施例的脈沖信號生成電路140的結構的框圖。該脈沖信號生成電路140具有把圖10所示的第4實施例的電路的2個NAND門40、48和AND門50替換為1個EXNOR門60的結構。該第5實施例的脈沖信號生成電路140也能夠生成與第2至第4實施例的脈沖信號生成電路大致相同的脈沖信號Sout。
F第6實施例圖12是示出本發(fā)明的6實施例的脈沖信號生成電路150的結構的框圖。該脈沖信號生成電路150具有在圖1所示的第5實施例的電路的第1DFF20的D輸入端子的前級，添加了允許控制電路70的結構。允許控制電路70具有2個AND門72、74和OR門76。第1AND門72的2個輸入端子中的一方是反相輸入端子。
從外部提供的允許信號EN同時輸入到第1AND門72的反相輸入端子和第2AND門74的1個輸入端子。在第1AND門72的另一個輸入端子上輸入第1DFF20的輸出Q20。另外，在第2AND門74的另一個輸入端子上，輸入第1DFF的反相輸出#Q20。2個AND門72、74的輸出都輸入到OR門76。OR門76的輸出供給到第1DFF的D輸入端子。
在該第6實施例的脈沖信號輸出電路150中，根據(jù)允許信號EN的電平控制是否進行動作。即，在允許信號EN是L電平時脈沖信號生成電路150不動作，脈沖信號Sout保持L電平。另一方面，在允許信號EN是H電平時，脈沖信號生成電路150生成上述的圖8(h)所示的脈沖信號Sout。
如從該例子能夠理解的那樣，作為本發(fā)明的脈沖信號生成電路能夠采用各種電路結構，另外，為了實現(xiàn)生成脈沖信號功能以外的其它功能，還能夠設置附加的電路。
G.變形例另外，本發(fā)明不限定于上述的實施例或?qū)嵤┬螒B(tài)，在不脫離其宗旨范圍內(nèi)，能夠在各種形態(tài)下實施，例如能夠采用以下的變形。
G1變形例1在上述實施例中，作為檢測時鐘信號的邊緣的邊緣檢測電路使用了多個D觸發(fā)器，而也能夠使用D觸發(fā)器以外的電路元件構成邊緣檢測電路。
G2變形例2在上述實施例中，生成在時鐘信號CLK的1個周期中僅在一定期間Tw成為L電平那樣的脈沖信號，而本發(fā)明也能夠適用在用于生成除此以外的各種脈沖信號的電路中。
G3變形例3在第2實施例(圖7)或者第3實施例(圖8)的電路中，生成具有從時鐘信號CLK的上升沿延遲了第1延遲量Td1的邊緣的2個第1延遲信號Q30、Q34，另外，生成具有從時鐘信號CLK的下降沿延遲了第2延遲量Td2的邊緣的2個第2延遲信號Q32、Q34。另一方面，在第1實施例(圖1)或者第4實施例(圖10)，第5實施例(圖11)，第6實施例(圖12)的電路中，僅生成各1個第1延遲信號Q30和第2延遲信號Q32。如能夠由此理解的那樣，在本發(fā)明中，生成至少1個具有從時鐘信號的上升沿以第1延遲量延遲了的邊緣的第1延遲信號的同時，生成至少1個具有從時鐘信號的下降沿以第2延遲量延遲了的邊緣的第2延遲信號。而且，通過進行這些至少1個第1延遲信號與至少1個第2延遲信號的邏輯運算生成脈沖信號。
權利要求
1.一種脈沖信號生成電路，該電路用于從具有一定周期的時鐘信號生成特定的脈沖信號，其特征在于具備用于檢測上述時鐘信號的上升沿和下降沿的邊緣檢測單元；第1延遲信號生成單元，具有至少1個包含有第1延遲量的第1延遲元件，用于生成至少1個包含有從上述時鐘信號的上升沿以上述的第1延遲量延遲了的第1延遲邊緣的第1延遲信號；第2延遲信號生成單元，具有至少1個包含有第延遲量的第2延遲元件，用于生成至少1個包含有從上述時鐘信號的上升沿以上述的第2延遲量延遲了的第2延遲邊緣的第2延遲信號；可通過進行上述至少1個第延遲信號與上述至少1個第2延遲信號的邏輯運算來生成上述脈沖信號的邏輯運算單元。
2.如權利要求1中所述的脈沖信號生成電路，其特征在于上述脈沖信號的1個周期設定為與上述時鐘信號的1個周期相同。
3.如權利要求1或2中所述脈沖信號生成電路，其特征在于；上述第1和第2延遲量分別設定為小于上述時鐘信號的1個周期的二分之一的值。
4.如權利要求1至3的任一項中所述的脈沖信號生成電路，其特征在于上述第1與第2延遲量相互相等。
5.如權利要求1至4的任一項中所述的脈沖信號生成電路，其特征在于上述邊緣檢測單元包括第1D觸發(fā)器，它具有第1時鐘輸入端子、第1D輸入端子、第1輸出端子和第1反相輸出端子，在上述時鐘信號CLK輸入到第1時鐘輸入端子的同時，來自上述第1反相輸出端子的反相輸出反饋到上述第1D輸入端子；第2觸發(fā)器，它具有第2時鐘輸入端子、第2D輸入端子、第2輸出端子和第2反相輸出端子，在上述時鐘信號反相后的反相時鐘信號輸入到上述第2時鐘輸入端子的同時，來自上述第1D觸發(fā)器的上述第1輸出端子的輸出被輸入到上述第2D輸入端子；在來自上述第1D觸發(fā)器的上述第1輸出端子的輸出被輸入到上述第1延遲元件的同時，來自上述第2D觸發(fā)器的上述第2輸出端子的輸出被輸入到上述第2延遲元件。
全文摘要
提供即使考慮延遲元件中的延遲時間的變動,也不過分地降低時鐘信號的周期,能夠滿足關于脈沖信號的特定期間的要求值的技術。生成具有從時鐘信號的上升沿延遲了第1延遲時間Td1的邊緣的第1延遲信號Q30、Q34。另外,生成具有從時鐘信號的下降沿延遲了第2延遲時間Td2的邊緣的第2延遲信號Q32、Q36。而且,通過進行這些第1延遲信號Q30、Q34與第2延遲信號Q32、Q36的邏輯運算,生成脈沖信號Sout。
文檔編號H03K3/86GK1360397SQ01143609
公開日2002年7月24日 申請日期2001年11月20日 優(yōu)先權日2000年11月20日
發(fā)明者大塚修司 申請人:精工愛普生株式會社