專利名稱：能容許可變電壓的輸入/輸出電路的制作方法
技術領域：
本發(fā)明涉及一種能容許可變電壓的輸入/輸出電路，特別涉及一種不會產生漏電流的能容許可變電壓的輸入/輸出電路。
背景技術：
由于先進集成電路制造技術不斷極小化的結果，為保持集成電路穩(wěn)定而可靠的電子電路操作特性，必須將單一芯片中的電源電壓值(supply voltage)不斷降低。這樣不但耗電量減少，電路速度亦因而改善。當然有些類型產品受限于現(xiàn)有制造技術而仍需工作于較高電壓范圍，如此一來，會造成同一印刷電路板(Printed Circuit Board)上，不同的集成電路共用相同的數(shù)據(jù)總線(Data Bus)，但卻使用不同的電源電壓值。若數(shù)據(jù)總線電壓由高電源電壓的集成電路產生且與低電源電壓的集成電路電壓值差異過大，會造成總線數(shù)據(jù)電壓失真，且使集成電路耗電過大，因而無法正常地發(fā)揮功能或操作。
圖1所示為一種已知的單一電壓源的輸入/輸出電路，其包含PMOS晶體管M1、M3、M5與NMOS晶體管M2、M4、M6。其中M3、M4的柵極耦合至一輸入控制信號PU；M5、M6的柵極耦合至另一輸入控制信號PD；M2的漏極耦合至一輸出電路(output circuit)；M1其中的一P+區(qū)通過電極耦合至該輸出電路，M1的另一P+區(qū)則通過電極耦合至電源電壓VCC；M3、M5的源極亦耦合至電源電壓VCC；M2、M4、M6的源極耦合至接地電壓VSS；M3、M4的漏極耦合至M1的柵極；M5、M6的漏極耦合至M2的柵極。
以下分成兩種情況討論圖1所示的已知的輸入/輸出電路中漏電流的問題(1)當輸入/輸出電路端(Input/Output circuit)的電壓VI/O的邏輯高態(tài)(logichigh)的電壓低于電源電壓VCC(例如VI/O＝3V，VCC＝5V)且M1、M2均為不導通狀態(tài)時，M1的N-Well的電壓為VCC。由于輸入/輸出端的電壓低于M1的N-Well的電壓，因此M1的P+區(qū)與N-Well之間不會有正向二極管漏電流(forward diode leakage current)存在。
(2)當輸入/輸出電路端的電壓VI/O的邏輯高態(tài)(logic high)的電壓高于電源電壓VCC(例如VI/O＝5V，VCC＝3V)，且M1、M2均為不導通狀態(tài)時，M1的N-Well的電壓為VCC。這將會使得M1的P+區(qū)與N-Well之間有正向二極管漏電流存在，如圖2所示。這漏電流現(xiàn)象會嚴重地影響M1的正常操作。
換言之，當圖1所示的輸入/輸出電路端的電壓VI/O的邏輯高態(tài)(logichigh)的電壓高于電源電壓VCC時，漏電流的問題無可避免。漏電流會進一步造成散熱困難，尤其當數(shù)據(jù)總線數(shù)目龐大且數(shù)據(jù)電壓與電源電壓差異大時更為明顯。

發(fā)明內容
有鑒于此，本發(fā)明的目的在于提供一種不會產生漏電流的能容許可變電壓的輸入/輸出電路。
本發(fā)明的另一目的在于提供一種高可靠度的能容許可變電壓的輸入/輸出電路。
為實現(xiàn)上述目的，本發(fā)明的能容許可變電壓的輸入/輸出電路包含一電源電壓；一接地電壓；一第一PMOS晶體管，該第一PMOS晶體管其中的一P+區(qū)通過電極耦合至該電源電壓，另一P+區(qū)則通過電極耦合至一輸出電路；一第二PMOS晶體管，該第二PMOS晶體管其中的一P+區(qū)通過電極耦合至該電源電壓，另一P+區(qū)則通過電極耦合至該第一PMOS晶體管的柵極，且該第二PMOS晶體管的柵極耦合至一輸入控制電路；一第三PMOS晶體管，其源極耦合至該高電源電壓，且其柵極耦合至另一輸入控制電路；一第一NMOS晶體管，其漏極耦合至該輸出電路，其源極耦合至該接地電壓，且其柵極耦合至該第三PMOS晶體管的漏極；一第二NMOS晶體管，其漏極耦合至該第一PMOS晶體管的柵極，其源極耦合至該接地電壓，且其柵極耦合至第二PMOS晶體管的柵極；一第三NMOS晶體管，其漏極耦合至該第一NMOS晶體管的柵極，其源極耦合至該接地電壓，且其柵極耦合至第三PMOS晶體管的柵極；其特征為還包含一箝位電路，具有一第四PMOS晶體管，其柵極耦合至該第一PMOS晶體管的N-Well，該第四PMOS晶體管其中的一P+區(qū)通過電極耦合至該電源電壓，另一P+區(qū)則通過電極耦合至該第一PMOS晶體管的N-Well；以及一第五PMOS晶體管，其柵極耦合至該第一PMOS晶體管的N-Well，該第五PMOS晶體管其中的一P+區(qū)通過電極耦合至該第一PMOS晶體管的N-Well，另一P+區(qū)則通過電極耦合至該輸出電路；其中，原來通過電極耦合至該電源電壓的該第二PMOS晶體管的P+區(qū)改成通過電極耦合至該第一PMOS晶體管的N-Well。
藉由本發(fā)明所提供的能容許可變電壓的輸入/輸出電路設計，可確?？偩€數(shù)據(jù)電壓不會因為與集成電路電壓值差異過大而失真，同時克服集成電路因此而耗電過大，造成無法正常地發(fā)揮功能或操作的問題。


圖1為已知的輸入/輸出電路的電路圖；圖2為PMOS晶體管的結構圖；圖3為本發(fā)明的能容許可變電壓的輸入/輸出電路的第一較佳實施例的電路圖；圖4為本發(fā)明的能容許可變電壓的輸入/輸出電路的第二較佳實施例的電路圖。
具體實施例方式
如圖3所示，本發(fā)明的能容許可變電壓的輸入/輸出電路的第一較佳實施例包含電源電壓VCC，接地電壓VSS，第一PMOS晶體管M1，第二PMOS晶體管M3，第三PMOS晶體管M5，第四PMOS晶體管M7，第五PMOS晶體管M8，第一NMOS晶體管M2，第二NMOS晶體管M4，第三NMOS晶體管M6。
其中，M7與M8構成一箝位電路(clamping circuit)用以箝制M1的N-Well的電位；若電源電壓VCC高于或等于輸入/輸出電路端的電壓VI/O，則M1的N-Well的電位被箝制至電源電壓VCC；若電源電壓VCC低于輸入/輸出電路端的電壓VI/O，則M1的N-Well的電位被箝制至輸入/輸出電路端的電壓VI/O。
M1其中的一P+區(qū)通過電極耦合至輸出電路，M1的另一P+區(qū)則通過電極耦合至電源電壓VCC；M2的漏極耦合至輸出電路，M2的源極耦合至接地電壓VSS；M3其中的一P+區(qū)通過電極耦合至M1的N-Well；M3的另一P+區(qū)則通過電極耦合至M1的柵極，M3的柵極耦合至輸入控制信號PU；M4的漏極耦合至M1的柵極，M4的源極耦合至接地電壓VSS，M4的柵極耦合至輸入控制信號PU；M5的源極耦合至電源電壓VCC，M5的漏極耦合至M2的柵極，M5的柵極耦合至輸入控制信號PD；M6的漏極耦合至M2的柵極，M6的源極耦合至接地電壓VSS，M6的柵極耦合至輸入控制信號PD；M7其中的一P+區(qū)通過電極耦合至電源電壓VCC，M7的另一P+區(qū)則通過電極耦合至M1的N-Well，M7的柵極耦合至M1的N-Well；M8其中的一P+區(qū)通過電極耦合至輸出電路，M8的另一P+區(qū)則通過電極耦合至M1的N-Well，M8的柵極耦合至M1的N-Well。
以下分成兩種情況討論圖3所示的本發(fā)明的輸入/輸出電路中是否存在漏電流(1)當輸入/輸出電路端的電壓VI/O的邏輯高態(tài)的電壓低于電源電壓VCC(例如VI/O＝3V，VCC＝5V)，且M1、M2均為不導通狀態(tài)時，由于箝位電路M7、M8的作用，節(jié)點N1的電壓為VCC。這種情況下，M1的N-Well的電壓被箝制至VCC，M1的漏極的電壓為VI/O＝3V，故M1的N-Well與漏極P+之間不會有正向二極管漏電流存在。此外，M3的源極電壓亦被箝制至VCC，M3為導通狀態(tài)，節(jié)點N3的電壓因而被拉高至VCC，換言之，M1的柵極電壓為VCC，M1的源極電壓為VCC，M1的漏極電壓為VI/O，故M1的通道切斷漏電流(Channel Cut-OffLeakage Current)可忽略掉。
(2)當輸入/輸出電路端的電壓VI/O的邏輯高態(tài)的電壓高于電源電壓VCC(例如VI/O＝5V，VCC＝3V)，且M1、M2均為不導通狀態(tài)時，由于箝位電路M7、M8的作用，節(jié)點N1的電壓為VI/O，M1的N-Well的電壓被箝制至VI/O，M1的漏極的電壓亦為VI/O。由于M1的N-Well的電壓不低于M1的源極與漏極的電壓，因此M1的N-Well與P+之間不會有正向二極管漏電流存在。此外，M3的源極電壓亦被箝制至VI/O，M3為導通狀態(tài)，節(jié)點N3的電壓因而被拉高至VI/O，換言之，M1的柵極電壓為VI/O，M1的源極電壓為VCC，M1的漏極電壓為VI/O，故M1的通道切斷漏電流可忽略掉。
根據(jù)以上分析，圖3所示的本發(fā)明的輸入/輸出電路中，無論電壓VI/O的邏輯高態(tài)(logic high)的電壓高于或低于電源電壓VCC，均不會發(fā)生漏電流的問題。
本發(fā)明除了藉由箝位電路而有效解決漏電流的問題，并可進一步藉由保護電路(protection circuit)以防止電路元件被破壞，藉而提供一種高可靠度的輸入/輸出電路，說明如下如圖4所示，本發(fā)明的能容許可變電壓的輸入/輸出電路的第二較佳實施例與第一較佳實施例相比較，增加了兩個保持電路，第一保護電路由NMOS晶體管M9與PMOS晶體管M10所構成，用以限制M2的漏極的電位，使得M2的源極與漏極的電位差不會導致M2電壓崩潰(Voltage Avalanche Breakdown)或造成熱載子(Hot Carrier)可靠性問題。第二保護電路由NMOS晶體管M11構成，其用以限制M4的漏極的電位，使得M4的源極與漏極的電位差不會導致M4電壓崩潰或造成熱載子可靠性問題。
在發(fā)明說明中所提出的具體的實施例僅為了易于說明本發(fā)明的技術內容，而并非將本發(fā)明狹義地限制于該實施例，故在不超出本發(fā)明的精神及以下的權利要求的情況，可根據(jù)本發(fā)明所揭示的技術內容作種種變化實施。
權利要求
1.一種能容許可變電壓的輸入/輸出電路，包含一電源電壓；一接地電壓；一第一PMOS晶體管，該第一PMOS晶體管其中之一P+區(qū)通過電極耦合至該電源電壓，另一P+區(qū)則通過電極耦合至一輸出電路；一第二PMOS晶體管，該第二PMOS晶體管其中之一P+區(qū)通過電極耦合至該電源電壓，另一P+區(qū)則通過電極耦合至該第一PMOS晶體管的柵極，且該第二PMOS晶體管的柵極耦合至一輸入控制電路；一第三PMOS晶體管，其源極耦合至該電源電壓，且其柵極耦合至另一輸入控制電路；一第一NMOS晶體管，其漏極耦合至該輸出電路，其源極耦合至該接地電壓，且其柵極耦合至該第三PMOS晶體管的漏極；一第二NMOS晶體管，其漏極耦合至該第一PMOS晶體管的柵極，其源極耦合至該接地電壓，且其柵極耦合至第二PMOS晶體管的柵極；一第三NMOS晶體管，其漏極耦合至該第一NMOS晶體管的柵極，其源極耦合至該接地電壓，且其柵極耦合至第三PMOS晶體管的柵極，其特征為還包含一箝位電路，具有一第四PMOS晶體管，其柵極耦合至該第一PMOS晶體管的N-Well，該第四PMOS晶體管其中之一P+區(qū)通過電極耦合至該電源電壓，另一P+區(qū)則通過電極耦合至該第一PMOS晶體管的N-Well；以及一第五PMOS晶體管，其柵極耦合至該第一PMOS晶體管的N-Well，該第五PMOS晶體管其中之一P+區(qū)通過電極耦合至該第一PMOS晶體管的N-Well，另一P+區(qū)則通過電極耦合至該輸出電路，其中，原來通過電極耦合至該高電源電壓的該第二PMOS晶體管的P+區(qū)改成通過電極耦合至該第一PMOS晶體管的N-Well。
2.如權利要求1所述的能容許可變電壓的輸入/輸出電路，更包含一第一保護電路，其用以限制該第一NMOS晶體管的漏極的電位，使得該第一NMOS晶體管的源極與漏極之間電位差不會導致該第一NMOS晶體管電壓崩潰(Voltage Avalanche Breakdown)，而且又能減少該第一NMOS晶體管的通道切斷漏電流(Channel Cut-off Leakage Current)；以及一第二保護電路，其用以限制該第二NMOS晶體管的漏極的電位，使得該第二NMOS晶體管的源極與漏極之間電位差不會導致該第二NMOS晶體管電壓崩潰，而且又能減少第二NMOS晶體管的通道切斷漏電流。
3.如權利要求2所述的能容許可變電壓的輸入/輸出電路，其中該第一保護電路包含一第四NMOS晶體管，其漏極耦合至該輸出電路，且其源極耦合至該第一NMOS晶體管的漏極；一第六PMOS晶體管，其源極耦合至電源電壓，其柵極耦合至接地電壓，其漏極耦合至該第四NMOS晶體管的柵極，該第二保護電路包含一第五NMOS晶體管，其漏極耦合至該第一PMOS晶體管的柵極，其柵極耦合至該電源電壓，其源極耦合至該第二NMOS晶體管的漏極。
全文摘要
一種能容許可變電壓的輸入/輸出電路，其優(yōu)點為不會產生漏電流及具有高可靠度，此電路的主要特征在于具有一箝位電路，用以箝制M1的N－Well的電位；若電源電壓V
文檔編號H03K19/003GK1427546SQ0114373
公開日2003年7月2日 申請日期2001年12月19日 優(yōu)先權日2001年12月19日
發(fā)明者汪持先 申請人:連邦科技股份有限公司