專利名稱：一種帶有高效信息交換電路的半導(dǎo)體設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及一種半導(dǎo)體設(shè)備，更確切地說，涉及一種半導(dǎo)體設(shè)備的接口方法。
背景技術(shù)：
在某些情況下，有必要在半導(dǎo)體設(shè)備之間進(jìn)行數(shù)據(jù)傳輸。下面將舉例說明從一個半導(dǎo)體設(shè)備A向另一個半導(dǎo)體設(shè)備B順次傳輸兩個16位數(shù)據(jù)D1和D2。
D1為1100110011001100D2為1100110011001101在這個例子中，D1和D2只有最后一位是不同的，其余位都是相同的。一般，例如在移動圖片的順序數(shù)據(jù)中，前一數(shù)據(jù)與后一數(shù)據(jù)幾乎相同，只有一部分互異。于是，未壓縮的數(shù)據(jù)量很大，且傳輸未壓縮的數(shù)據(jù)效率不高。因此數(shù)據(jù)通常要經(jīng)過壓縮之后再傳輸或存儲在存儲介質(zhì)中。
然而在某些情況下，有必要在半導(dǎo)體設(shè)備之間傳輸未壓縮的數(shù)據(jù)。例如當(dāng)處理圖象數(shù)據(jù)時，未壓縮的或解壓縮的數(shù)據(jù)可能需要在半導(dǎo)體設(shè)備之間傳輸。
然而當(dāng)傳輸未經(jīng)數(shù)據(jù)壓縮的原始數(shù)據(jù)時，數(shù)據(jù)中包含大量的無用信息，并因此耗費(fèi)了不必要的電能。

發(fā)明內(nèi)容
據(jù)此，本發(fā)明的一個總目的是設(shè)計一種新穎、有用的半導(dǎo)體設(shè)備，利用該設(shè)備可消除上述問題中的一個或更多問題。
本發(fā)明另一個更具體的目的是提供一種能夠進(jìn)行高效數(shù)據(jù)傳輸并降低不必要的電能消耗的半導(dǎo)體設(shè)備，以及達(dá)到同樣目的的一種方法。
根據(jù)本發(fā)明，為了達(dá)到上述目的，提供一種可與外部設(shè)備交換數(shù)據(jù)序列的半導(dǎo)體設(shè)備，該設(shè)備包括一個儲存所述數(shù)據(jù)序列第一數(shù)據(jù)項(xiàng)的寄存器，該第一數(shù)據(jù)項(xiàng)緊接所述數(shù)據(jù)序列的第二數(shù)據(jù)項(xiàng)，該設(shè)備還包括一個可與外部設(shè)備進(jìn)行信號交換的交換電路，該信號可表明所述第一數(shù)據(jù)項(xiàng)的哪一位或哪些位要被取反以把第一數(shù)據(jù)項(xiàng)變換成第二數(shù)據(jù)項(xiàng)，通過所述信號的交換可以有效地實(shí)現(xiàn)所述數(shù)據(jù)序列的交換。
所述信號表明了第一數(shù)據(jù)項(xiàng)的哪一位或哪些位要被取反以把該第一數(shù)據(jù)項(xiàng)變換成第二數(shù)據(jù)項(xiàng)。通過交換該信號，所述第二數(shù)據(jù)項(xiàng)可在一個半導(dǎo)體設(shè)備和另一個半導(dǎo)體設(shè)備之間進(jìn)行交換。所述信號的冗余度比第二數(shù)據(jù)項(xiàng)的要小，并且該信號的交換要比第二信息的交換所消耗的電能少。
本發(fā)明的其它目的、特征和優(yōu)越性可通過下文結(jié)合附圖的詳細(xì)說明更加明顯地看到。


圖1A是一方框圖，示出了本發(fā)明的第一原理；圖1B是一框圖，示出了一個數(shù)據(jù)序列示例是如何交換的；圖2是一方框圖，示出了本發(fā)明的一個實(shí)施例；圖3是一方框圖，示出了一個存儲器中的數(shù)據(jù)輸入電路的第一實(shí)施例；圖4是一時序圖，示出了圖3中所示電路的工作；圖5是一方框圖，示出了一個存儲器中的地址輸入電路；圖6是一方框圖，示出了所述存儲器中的數(shù)據(jù)輸入電路的第二實(shí)施例；圖7是一時序圖，示出了圖6所示電路的工作；圖8是一電路圖，示出了圖6所示的輸入鎖存單元的一個實(shí)施例；圖9是一方框圖，示出了一個存儲器中的數(shù)據(jù)輸入單元的第三實(shí)施例；圖10是一時序圖，示出了圖9所示電路的工作；圖11是一方框圖，示出了一個存儲器中的數(shù)據(jù)輸入單元的第四實(shí)施例；圖12是一時序圖，示出了圖11所示電路的工作；圖13是一方框圖，示出了一個存儲器中的數(shù)據(jù)輸入單元的第五實(shí)施例；圖14是一時序圖，示出了圖13所示電路的工作；圖15是一方框圖，示出了一個存儲器中的數(shù)據(jù)輸入單元的第五實(shí)施例；圖16是一時序圖，示出了圖15所示電路的工作；圖17A是一方框圖，示出了一個存儲器中的數(shù)據(jù)輸入單元的一個實(shí)施例；圖17B是一時序圖，示出了圖17A所示電路的工作；圖18是一方框圖，示出了一個″/CS″輸出單元和一個控制器中的數(shù)據(jù)輸出單元的第一實(shí)施例；圖19是一方框圖，示出了一個控制器中的數(shù)據(jù)輸入單元的一個實(shí)施例；圖20是一方框圖，示出了一個存儲器中的數(shù)據(jù)輸入/輸出單元的一個實(shí)施例；圖21是一電路圖，舉例說明了圖20所示的一個寄存器和一個獲取門電路(acquisition gate)；圖22是一方框圖，示出了一個″/CS″輸出單元和一個控制器中的數(shù)據(jù)輸出單元的第二實(shí)施例；圖23是一電路框圖，舉例說明了圖20所示的一個寄存器和一個獲取門電路；圖24A是一方框圖，示出了本發(fā)明的第二原理；圖24B是一框圖，示出了一個數(shù)據(jù)序列示例是如何根據(jù)本發(fā)明的第二原理交換的；圖25是一方框圖，示出了根據(jù)本發(fā)明的第二原理的一個存儲器中的數(shù)據(jù)輸入/輸出單元的一個實(shí)施例；圖26是一方框圖，示出了根據(jù)本發(fā)明的第二原理的一個存儲器中的數(shù)據(jù)輸入/輸出單元的又一個實(shí)施例；圖27是一方框圖，示出了根據(jù)本發(fā)明的第一和第二原理的一個存儲器中的數(shù)據(jù)輸入/輸出單元的一個實(shí)施例；
具體實(shí)施例方式現(xiàn)在將參照圖1A講述本發(fā)明的第一原理。
圖1A示出了由兩個通過數(shù)據(jù)總線16連接的半導(dǎo)體設(shè)備10和13所組成的系統(tǒng)。在本例中，半導(dǎo)體設(shè)備10是一個控制器，半導(dǎo)體設(shè)備13是一個受控制器10控制的半導(dǎo)體存儲設(shè)備(一片存儲芯片，以下稱為″存儲器″)。
所述控制器10配置一個包含寄存器12的接口單元11。同樣，存儲器13也配置一個包含寄存器15的接口單元14。
下面將利用前文所述的數(shù)據(jù)傳輸?shù)睦咏忉尡景l(fā)明的第一原理。在相關(guān)技術(shù)中，當(dāng)兩個數(shù)據(jù)D11100110011001100和D21100110011001101從控制器10向存儲器13傳輸時，D1和D2被原樣傳輸，即沒有經(jīng)過任何數(shù)據(jù)處理。相反，根據(jù)本發(fā)明的第一原理，D1首先被傳輸，但是當(dāng)D2被傳輸時，只有D1和D2之間不同的或相反的比特被傳輸。換句話講，傳輸?shù)氖荄2′0000000000000001而非D2。存儲器13利用數(shù)據(jù)D2′和在D2′之前剛剛傳輸?shù)臄?shù)據(jù)D1復(fù)制數(shù)據(jù)D2。從存儲器13到控制器10的數(shù)據(jù)傳輸與此類似。
換句話講，控制器10和存儲器13將最后交換的數(shù)據(jù)分別儲存在各自的寄存器12和15中。傳輸設(shè)備只傳輸已儲存的數(shù)據(jù)和接著將要傳輸?shù)臄?shù)據(jù)之間互異的比特。接收設(shè)備利用接收到的數(shù)據(jù)和已儲存的數(shù)據(jù)復(fù)制原始數(shù)據(jù)。向該接收設(shè)備發(fā)送一個脈沖信號以通知其哪一位比特要取反。以下將這種脈沖信號稱為″數(shù)據(jù)取反脈沖信號″。
下面將參照圖1B詳細(xì)描述這一過程。圖中按順序說明了控制器10將數(shù)據(jù)寫入存儲器13的過程。
步驟1控制器10發(fā)出一個刷新命令使得控制器10和存儲器13各自的寄存器12和15分別復(fù)位，其值例如為0000。該復(fù)位值并不必需限制為0000，它可以是除0000以外的任何值，只要寄存器12和15被復(fù)位為同一值即可。
步驟2在這一步，控制器10將數(shù)據(jù)1011寫入存儲器13?？刂破?0計算出待傳輸數(shù)據(jù)1011和儲存在寄存器12中的數(shù)據(jù)0000的異或值，然后將計算結(jié)果通過數(shù)據(jù)總線16傳給存儲器13。存儲器13接收到結(jié)果數(shù)據(jù)1011，然后將寄存器15中數(shù)據(jù)位置對應(yīng)于已接收數(shù)據(jù)1011各位為″1″的各比特取反。在本例中，因?yàn)榧拇嫫?2和15的值都為0000，所以傳輸?shù)臄?shù)據(jù)和復(fù)制的數(shù)據(jù)相同?？刂破?0和存儲器13分別用1011覆蓋寄存器12和15。復(fù)制數(shù)據(jù)1011被傳輸?shù)酱鎯ζ?3的存儲內(nèi)核并儲存在此。
步驟3在這一步控制器10將數(shù)據(jù)1010寫入存儲器13。然后控制器10計算出數(shù)據(jù)1010和儲存在寄存器12中的數(shù)據(jù)1011的異或值，之后將計算出的結(jié)果0001傳輸?shù)酱鎯ζ?3。在接收到結(jié)果0001后，存儲器13將寄存器15中數(shù)據(jù)位置對應(yīng)于已接收到的數(shù)據(jù)各位為″1″的各比特取反以復(fù)制數(shù)據(jù)1010?？刂破?0和存儲器13通過將數(shù)據(jù)1010分別儲存在寄存器12和15中來刷新這兩個寄存器。
在步驟4和5重復(fù)同樣的過程。
因?yàn)橄嗷ネㄓ嵉淖詈髷?shù)據(jù)分別儲存在控制器10和存儲器13各自的寄存器12和15中，而且只有待發(fā)送數(shù)據(jù)和存儲數(shù)據(jù)間互異的各比特被傳輸，又因?yàn)榻邮赵O(shè)備利用儲存數(shù)據(jù)和傳輸數(shù)據(jù)來復(fù)制實(shí)際數(shù)據(jù)，所以數(shù)據(jù)″1″的傳輸頻率被大大降低，結(jié)果就降低了傳輸設(shè)備和接收設(shè)備所消耗的電能。在上述步驟3中，數(shù)據(jù)0001而不是數(shù)據(jù)1010被傳輸，這樣傳輸過程所消耗的電能比傳輸″1″所需電能要少。這種方法應(yīng)用到電影數(shù)據(jù)傳輸時效果尤其顯著，因?yàn)樵趫D片數(shù)據(jù)傳輸過程中，連續(xù)的數(shù)據(jù)除了一小部分之外大部分是相同的。
圖1B示出了當(dāng)控制器10將數(shù)據(jù)寫入存儲器13時的執(zhí)行順序。當(dāng)存儲器13將數(shù)據(jù)傳輸?shù)娇刂破?0時所執(zhí)行的順序是相同的。
簡言之，控制器10和存儲器13都是包含一個寄存器(12，15)的半導(dǎo)體設(shè)備，該寄存器用來儲存第一信息(剛剛刷新之后的第一數(shù)據(jù)或交換之后的最后數(shù)據(jù))。控制器10和存儲器13還包括一個例如可以利用信號生成第二信息的信息生成電路，該電路是控制器10和存儲器13的內(nèi)部電路并被設(shè)置在接口模塊里。所述信號是異或計算的結(jié)果并經(jīng)由數(shù)據(jù)總線16傳輸。所述信號規(guī)定第一信息的哪些比特將被取反。換句話說，該信號是一個異或運(yùn)算的結(jié)果。例如，通過執(zhí)行一個異或運(yùn)算，信息生成電路例如可以利用第一信息和所述信號生成第二信息。
本發(fā)明還包括一種由兩個步驟組成的信息處理方法。在第一步驟，第一信息，即剛刷新后的第一數(shù)據(jù)或已完成彼此通訊的最后數(shù)據(jù)，被儲存在寄存器(12，15)中。在第二步驟，利用一個信號和第一信息生成第二信息，該信號是將要通過數(shù)據(jù)總線16被傳輸?shù)囊粋€異或運(yùn)算的結(jié)果。在第二步驟中第二信息被送至一個特定的電路。所述信號通知第一信息的哪些比特將要被取反。
另外，控制器10和存儲器13都是包括寄存器(12，15)和信息復(fù)制電路的半導(dǎo)體設(shè)備。寄存器(12，15)儲存第一信息，即剛復(fù)位后的第一數(shù)據(jù)或已交換的最后數(shù)據(jù)。信息復(fù)制電路接收第二信息，例如將由控制器10寫入的數(shù)據(jù)，并發(fā)送一個信號給外部設(shè)備，例如圖1A所示的存儲器13。信息復(fù)制電路分別是控制器10和存儲器13的內(nèi)部電路，而且可以包含在接口單元10和13內(nèi)。所述信號是基于儲存在寄存器中的第一信息以及由信息復(fù)制電路所接收的第二信息，通過一種邏輯運(yùn)算例如異或運(yùn)算獲得。
此外，本發(fā)明還包含一種信息處理方法，該方法包括步驟在寄存器(12，15)中儲存第一信息；和，利用第二信息和第一信息通過一種邏輯運(yùn)算例如異或運(yùn)算復(fù)制一個信號，接著將該信號傳送到外部設(shè)備。第一信息既可以是剛刷新后的第一數(shù)據(jù)，也可以是已交換的最后數(shù)據(jù)。第一信息是通知外部設(shè)備哪個比特被取反了的信號。
上述說明中，假設(shè)不斷發(fā)出一個″刷新″命令以復(fù)位寄存器12和15。當(dāng)存儲器13是一種要求周期性刷新操作的DRAM時，控制器10就需要周期性地向DRAM發(fā)出一個″刷新″命令。這個″刷新″命令也可以用以周期性地復(fù)位寄存器12和15。即使當(dāng)儲存在寄存器12中的或15中數(shù)據(jù)發(fā)生意外變化，或者兩者皆發(fā)生意外改變從而彼此互異時，所述周期性的″刷新″過程也可將出錯率降至最低，因?yàn)閮蓚€寄存器的數(shù)據(jù)經(jīng)周期性的″刷新″命令后被等化。
一個″刷新″命令可以不必用來復(fù)位寄存器12和15。例如，一個上電復(fù)位信號，它在半導(dǎo)體設(shè)備例如控制器10和存儲器13加電時由內(nèi)部產(chǎn)生，可以用來代替″刷新″命令對寄存器復(fù)位。一種用來控制半導(dǎo)體設(shè)備待機(jī)模式的信號，如同步DRAM的時鐘使能信號，簡稱CKE也可用來復(fù)位寄存器。
還有，像數(shù)據(jù)信號，地址信號地可依據(jù)本發(fā)明的第一原理來傳輸。此實(shí)施例將稍后討論。
下面將介紹優(yōu)選實(shí)施方式及實(shí)例。使用術(shù)語″讀數(shù)據(jù)″和″寫數(shù)據(jù)″是因?yàn)閿?shù)據(jù)是假設(shè)在例如控制器和存儲器之間傳輸?shù)?。對控制器和存儲器來說，這些術(shù)語具有下述意義。
寫數(shù)據(jù)數(shù)據(jù)從控制器傳輸?shù)酱鎯ζ髯x數(shù)據(jù)數(shù)據(jù)從存儲器傳輸?shù)娇刂破鲹Q句話說，“寫數(shù)據(jù)”的意思是控制器發(fā)送數(shù)據(jù)而存儲器接收數(shù)據(jù)。
<第一實(shí)施例>
圖2是一方框圖，示出了本發(fā)明的一個實(shí)施例。在如圖所示的系統(tǒng)中，控制器控制4個存儲器13a，13b，13c和13d。前述的本發(fā)明的第一原理被應(yīng)用到地址的傳輸以及在控制器10和4個存儲器13a，13b，13c和13d之間的寫數(shù)據(jù)和讀數(shù)據(jù)。
控制器10和4個存儲器13a，13b，13c和13d之間是通過數(shù)據(jù)總線16D、地址總線16A、命令總線16C、時鐘線21和芯片選擇信號線(片選信號線)22相互連接的。數(shù)據(jù)總線16D通過電阻24與一個預(yù)置電壓VR連接。該電壓VR對應(yīng)于邏輯電路的″0″或高電位。當(dāng)傳輸數(shù)據(jù)″1″時將通過地址總線16A和數(shù)據(jù)總線16D發(fā)送一個低電位數(shù)據(jù)取反脈沖信號。緊隨刷新之后，原始寫數(shù)據(jù)通過數(shù)據(jù)總線16D被發(fā)送。
控制器10的寄存器是17a，17b，17c和17d，與存儲器13a，13b，13c和13d相對應(yīng)?？刂破?0還包含一個接口單元18。每個寄存器17a，17b，17c和17d與圖1A中的寄存器12是等同的。存儲器13a，13b，13c和13d分別具有存儲內(nèi)核20a，20b，20c和20d以及接口單元19a，19b，19c和19d。每個接口單元19a-19d的內(nèi)部寄存器與圖1A中的寄存器15是等同的?？刂破?0的接口單元18以及接口單元19a-19d分別與數(shù)據(jù)總線16D、地址總線16A、命令線16C、時鐘線21和片選信號線22連接。
寄存器17a-17d包括一個地址寄存器RegADD-C，一個寫數(shù)據(jù)寄存器RegDW-C和一個讀數(shù)據(jù)寄存器RegDR-C。地址寄存器RegADD-C儲存一個復(fù)位地址值或已交換的最后地址值。讀數(shù)據(jù)寄存器RegDR-C儲存一個復(fù)位讀數(shù)據(jù)值或已交換的最后讀數(shù)據(jù)值。接口單元18可以被切換以連接從多個半導(dǎo)體設(shè)備，例如如圖2所示的存儲器13a-13d中選定的一個。參照圖1A描述的接口單元18有兩個功能。第一，它基于寄存器值和將要被傳輸?shù)臄?shù)據(jù)執(zhí)行異或運(yùn)算來計算數(shù)據(jù)或地址，然后將這些數(shù)據(jù)或地址傳輸?shù)较鄳?yīng)的總線上。第二，它從相應(yīng)的總線上接收數(shù)據(jù)，并通過對寄存器值和從相應(yīng)總線上接收到的數(shù)據(jù)執(zhí)行異或運(yùn)算來復(fù)制原始數(shù)據(jù)。接口18的配置將在后文更詳細(xì)地討論。
存儲器13a-13d的接口單元19a-19d分別帶有地址寄存器RegADD、寫數(shù)據(jù)寄存器RegDW和讀數(shù)據(jù)寄存器RegDR。接口單元19a-19d的地址寄存器RegADD分別對應(yīng)于控制器10的寄存器17a-17d的地址寄存器RegADD-C，并存儲了一個復(fù)位地址值或已交換的最后地址值。接口單元19a-19d的寫寄存器RegDW分別對應(yīng)于控制器10的寄存器17a-17d的寫數(shù)據(jù)寄存器RegDW-C，并存儲了一個復(fù)位寫數(shù)據(jù)值或已交換的最后寫數(shù)據(jù)值。接口單元19a-19d的讀數(shù)據(jù)寄存器RegDR分別對應(yīng)于控制器10的寄存器17a-17d的讀數(shù)據(jù)寄存器RegDR-C，并存儲了一個復(fù)位讀數(shù)據(jù)值或已交換的最后讀數(shù)據(jù)值。參照前述圖1A描述的接口單元19a-19d有兩個功能。第一，它們基于寄存器值和將要被傳輸?shù)臄?shù)據(jù)執(zhí)行異或運(yùn)算來計算數(shù)據(jù)或地址，然后將該數(shù)據(jù)或地址傳輸?shù)较鄳?yīng)的總線上。第二，它們從相應(yīng)的總線上接收數(shù)據(jù)，并通過對寄存器值和從相應(yīng)總線上接收到的數(shù)據(jù)執(zhí)行異或運(yùn)算來復(fù)制原始數(shù)據(jù)。這些接口單元的配置將在后文更詳細(xì)地討論。存儲器內(nèi)核20a-20d包含一個由眾多存儲元(memory cell)構(gòu)成的矩陣陣列。
接下來將講述圖2所示配置的工作。
控制器10向存儲器13a-13d發(fā)出一個刷新命令分別來復(fù)位控制器10的寄存器17a-17d的寄存器RegADD-C、RegDW-C和RegDR-C，以及存儲器13a-13d的接口單元19a-19d的寄存器RegADD、RegDW和RegDR。這一步和圖1B所示的步驟1是等同的。例如每個寄存器被復(fù)位為″0″。
下一步，控制器10啟動一個對應(yīng)于某個被選定的存儲器的片選信號CSa-CSd，并發(fā)出一個命令。例如，當(dāng)片選信號CSa為“開”時，控制器10的寄存器17a自動激活，存儲器13a通過信號線22被選定。如果發(fā)出一個寫命令，控制器10的接口單元18對將要傳輸?shù)牡刂泛?或數(shù)據(jù)以及存儲在寄存器RegADD-C，RegDW-C和/或RegDR-C中的數(shù)據(jù)作異或運(yùn)算。然后接口單元18將計算結(jié)果儲存在這些寄存器中，并通過地址總線16A和數(shù)據(jù)總線16D傳輸出去。這一步與圖1B所示的步驟2等同。選定的存儲器13a通過地址總線16A和數(shù)據(jù)總線16D接收異或運(yùn)算的結(jié)果，然后對接收到的數(shù)據(jù)和包含在寄存器RegADD，RegDW和RegDR中的數(shù)據(jù)作異或運(yùn)算。該選定的存儲器13a還將該結(jié)果寫入寄存器，同時將該結(jié)果送至存儲內(nèi)核20a。這一步與圖1B所示的步驟2等同。此后，將重復(fù)前述相同的操作。
當(dāng)發(fā)出一個讀命令時，存儲器13a的接口單元19a對將要傳輸?shù)牡刂泛?或數(shù)據(jù)及存儲在寄存器RegADD，RegDW和RegDR中的數(shù)據(jù)作異或運(yùn)算。接口單元19a將計算結(jié)果寫入這些寄存器中，并通過地址總線16A和數(shù)據(jù)總線16D傳輸出去。控制器10通過地址總線16A和數(shù)據(jù)總線16D接收異或運(yùn)算的結(jié)果，然后對接收到的數(shù)據(jù)和包含在寄存器RegADD-C，RegDW-C和RegDR-C中的數(shù)據(jù)作異或運(yùn)算?？刂破?0將運(yùn)算結(jié)果寫入這些寄存器，同時將該結(jié)果送至內(nèi)部電路。
如上所述，控制器10的接口單元18和19a-19d及存儲器13a-13d發(fā)送異或運(yùn)算的結(jié)果，該結(jié)果中那些當(dāng)前數(shù)據(jù)與前一數(shù)據(jù)之間互異的比特位為″1″。因此，通過地址總線16A和/或數(shù)據(jù)總線16D傳輸為低電位脈沖″1″的頻率降低了，因而減少了電能的消耗。
<存儲器數(shù)據(jù)輸入單元的第一實(shí)施例)下面將介紹存儲器13a-3d的接口單元19a-19d中的數(shù)據(jù)輸入單元的第一實(shí)施例。該第一實(shí)施例是一個數(shù)據(jù)輸入單元，它將外部數(shù)據(jù)同步于一個時鐘信號輸入。
每個接口單元19a-19d都有一個從數(shù)據(jù)總線16D接收數(shù)據(jù)(寫數(shù)據(jù))的數(shù)據(jù)輸入單元。圖3示出了所述數(shù)據(jù)輸入單元的第一實(shí)施例。所述數(shù)據(jù)輸入單元包括一個時鐘發(fā)生單元25、一個命令輸入和解碼單元26、一個或門27和″n″個數(shù)據(jù)輸入單元281-28n，其中″n″是一個自然數(shù)。時鐘生成單元25從時鐘線21接收一個時鐘信號并生成一個內(nèi)部時鐘CLK1，然后將該時鐘發(fā)送至命令輸入電路/命令解碼單元26和數(shù)據(jù)輸入單元281-28n。當(dāng)所述命令輸入電路/命令解碼單元26接收到一個片選信號CS(CSa-CSd中的任一個)時該單元“開”(使能模式)，然后從命令總線16C接收一個命令并解碼。該命令輸入電路/命令解碼單元26根據(jù)解碼的結(jié)果驅(qū)動三條控制線33a-33c中的一條。當(dāng)接收到讀命令時，該命令輸入電路/命令解碼單元26打開控制線33a，并發(fā)出一個內(nèi)部讀命令。當(dāng)接收到寫命令時，該命令輸入電路/命令解碼單元26打開控制線33b，并發(fā)出一個內(nèi)部寫命令。當(dāng)接收到刷新命令時，該命令輸入電路/命令解碼單元26打開控制線33c，并發(fā)出一個內(nèi)部刷新命令。
每個數(shù)據(jù)輸入單元281-28n都包括一個比較器29，一個同步鎖存器30，一個脈沖發(fā)生器31和一個寄存器RegDW。該寄存器RegDW包括一個觸發(fā)器(F/F)32。每個數(shù)據(jù)輸入單元281-28n各與數(shù)據(jù)總線16D對應(yīng)的一條數(shù)據(jù)線相連。如果數(shù)據(jù)總線16D是例如16位的，那么就有16個數(shù)據(jù)輸入單元281-2816。所述比較器29比較1比特數(shù)據(jù)和閾值電壓Vref，并檢查輸入數(shù)據(jù)IN的邏輯值″1″或″0″。同步鎖存器30響應(yīng)內(nèi)部時鐘將比較器29的輸出鎖存。當(dāng)控制線33b打開時，換言之，當(dāng)脈沖發(fā)生器31接收到一個寫命令時，該脈沖發(fā)生器響應(yīng)同步鎖存器30的輸出信號N1生成一個脈沖N2。脈沖N2輸入到所述觸發(fā)器32的時鐘輸入端。觸發(fā)器32″/Q″端的輸出是″D″端的輸入，″Q″端的輸出作為數(shù)據(jù)輸入單元281的輸出信號。根據(jù)或門27的輸出可復(fù)位觸發(fā)器32?；蜷T27被復(fù)位是因?yàn)?，或者其接收到一個在片選信號CS關(guān)時生成的命令輸入電路/命令解碼單元26的復(fù)位信號，或者其接收到一個刷新命令，換句話說，即當(dāng)控制線33c打開時。當(dāng)該或門被復(fù)位時，輸出端″Q″的值變?yōu)椤?″。
圖4示出了一個寫數(shù)據(jù)IN輸入到數(shù)據(jù)輸入單元281時圖3所示電路的時序圖。一個命令同步于時鐘CLK被輸入。在本例中，一個刷新命令首先被輸入，且觸發(fā)器32被復(fù)位。然后，如圖4中①所示一個寫數(shù)據(jù)IN和一個寫命令被一起輸入。該寫數(shù)據(jù)IN經(jīng)過比較器29并被同步鎖存器30鎖存。該同步鎖存器30將數(shù)據(jù)IN同步于時鐘CLK，或更準(zhǔn)確地說，由CLK生成的內(nèi)部時鐘CLK1的下降沿鎖存。經(jīng)鎖存的輸出變?yōu)镹1，并被傳輸?shù)矫}沖發(fā)生器31。所述信號N1未在圖4所示的時序圖中示出。
命令輸入電路/命令解碼單元26將該寫命令解碼并驅(qū)動控制線33b。所述脈沖發(fā)生器31通過控制線33b接收到控制信號后進(jìn)入使能模式并響應(yīng)圖4中①所示的數(shù)據(jù)N1生成脈沖N2。換句話說，該寫數(shù)據(jù)″1″同步于時鐘被鎖存，而且產(chǎn)生一個前文所述的單脈沖信號。該脈沖N2使觸發(fā)器32翻轉(zhuǎn)，且輸出″Q″端由低電平變?yōu)楦唠娖?。換句話說，緊隨刷新命令輸出的第一數(shù)據(jù) ″1 ″ 作為輸出信號OUT輸出到如圖2所示的圖3未示出的內(nèi)部電路，如存儲器內(nèi)核20a，并同時存儲在觸發(fā)器32中。
在如圖中②所示的時間點(diǎn)，一個寫命令和值為″0″的數(shù)據(jù)IN或者一個在本例中為高電平的脈沖被輸入。數(shù)據(jù)IN為″0″表示在發(fā)送端異或運(yùn)算的結(jié)果為″0″，或者換句話說，該寫數(shù)據(jù)與前一數(shù)據(jù)相同。同步鎖存器30鎖存一個高電平信號，并輸出N1信號給脈沖發(fā)生器31。該脈沖發(fā)生器31不響應(yīng)該高電平信號N1，因而不產(chǎn)生脈沖N2。觸發(fā)器的狀態(tài)不翻轉(zhuǎn)，且輸出″OUT″保持同樣的高電平。
一個為低電平脈沖的寫命令和數(shù)據(jù)″1″在③所示的時間點(diǎn)被輸入。應(yīng)指出的是在時間點(diǎn)③所傳輸?shù)臄?shù)據(jù)是時間點(diǎn)②所傳輸數(shù)據(jù)的取反值。在這種情況下，觸發(fā)器32接收到一個脈沖N2，并象在時間①所做的那樣將其取反。輸出″OUT″因而變?yōu)榈碗娖健?br> 在④和⑤所示的時間點(diǎn)該電路以相同方式工作。通過時間段①-⑤后所傳輸?shù)臄?shù)據(jù)為10110。另一方面，原始數(shù)據(jù)為11011。數(shù)據(jù)輸入單元281的輸出OUT也是11011，顯然，原始數(shù)據(jù)在數(shù)據(jù)傳輸后被復(fù)制。還應(yīng)指出的是，因?yàn)楫惢蜻\(yùn)算的結(jié)果10110替代原始數(shù)據(jù)被傳輸，所以節(jié)約了用于傳輸過多的數(shù)據(jù)位″1″的電能。
在每個時間點(diǎn)①-⑤，″n″比特并行數(shù)據(jù)通過數(shù)據(jù)總線16D被傳輸。因此，數(shù)據(jù)輸入電路282-28n以和數(shù)據(jù)輸入電路281相同的方式工作。
<存儲器中地址輸入單元的實(shí)施例>
圖5示出了存儲器13a-13d的接口單元19a-19d中的地址輸入單元的一個實(shí)施例。
所述接口單元19a-19d包含從地址總線16A接收地址的地址輸入單元。該地址輸入單元與第一實(shí)施例中的數(shù)據(jù)輸入單元相同。該地址輸入單元，像所述數(shù)據(jù)輸入單元一樣，包含一個時鐘發(fā)生單元35、一個命令輸入電路/命令解碼單元36、一個或門37和″m″個地址輸入單元381-38m，其中m表示構(gòu)成地址的比特數(shù)。每個地址單元381-38m包含一個接收地址N的比較器39、一個同步鎖存器40、一個脈沖發(fā)生器41和一個寄存器RegADD。該寄存器RegADD包含一個觸發(fā)器42。
所述地址輸入單元與所述數(shù)據(jù)輸入單元的不同之處在于，脈沖發(fā)生器41是由控制線43a和控制線43b共同控制的。控制線43a當(dāng)接收到一個讀命令時打開；所述控制線43b當(dāng)接收到一個寫命令時打開。所述地址輸入單元由控制線43a和43b共同控制的原因是因?yàn)榈刂份斎雴卧?81-38m需要在當(dāng)它們無論接收到一個讀命令還是一個寫命令時受控制。
圖5所示的地址輸入單元以與所述數(shù)據(jù)輸入單元同樣的方式工作，該數(shù)據(jù)輸入單元的時序圖如圖4所示，在此不再贅述。
<存儲器數(shù)據(jù)輸入單元的第二實(shí)施例>
下面將介紹所述存儲器13a-13d的接口單元19a-19d中的數(shù)據(jù)輸入單元的第二實(shí)施例。
圖6是一方框圖，示出了根據(jù)本發(fā)明第二實(shí)施例所述數(shù)據(jù)輸入單元的配置。每個與圖3所示的單元相同的單元將參照圖3使用相同的標(biāo)號。第二個實(shí)例介紹的是一個數(shù)據(jù)輸入單元，它由一個電平從HIGH(高)到LOW(低)的下降沿激活。
在圖6中使用數(shù)據(jù)輸入單元1281-128n代替圖3中的數(shù)據(jù)輸入單元281-28n，但是只示出了數(shù)據(jù)輸入單元1281。如圖6所示的電路結(jié)構(gòu)還提供一個1/2分頻器44，該分頻器按比例2將內(nèi)部時鐘CLK1分頻，并生成兩個互補(bǔ)的內(nèi)部時鐘信號CLK2和/CLK2。
數(shù)據(jù)輸入單元1281包含一個比較器29、一個反相器46、一個輸入鎖存器單元45、一個脈沖發(fā)生器單元31和一個包含觸發(fā)器32的寫寄存器RegDW。輸入鎖存器45檢測數(shù)據(jù)IN的下降沿，且包含兩個輪流工作的檢測單元序列。該兩個檢測序列之一，以下稱為第一下降沿檢測序列，基于內(nèi)部時鐘CLK2工作，其包含一個門47、一個比較器48、一個鎖存器49和一個延時單元50。另一個檢測序列，以下稱為第二下降沿檢測序列，基于內(nèi)部時鐘/CLK2工作，其包含一個門51、一個比較器52、一個鎖存器53和一個延時單元54。為描述清楚起見，每個單元的名稱后綴有″1″或″2″，以便清楚地表示某單元屬于哪個序列。所述輸入鎖存器單元45包含一個或門55、一個延時單元56和一個同步鎖存器30。
圖7是一時序圖，示出了圖6所示的數(shù)據(jù)輸入單元的工作。圖7示出了時鐘CLK和數(shù)據(jù)IN之間的時序關(guān)系。當(dāng)接收到一個寫命令Write1時需要數(shù)據(jù)IN的一個脈沖①，其下降沿在時鐘CLK的時間段t1和t2之間被檢測到。同樣，當(dāng)接收到一個寫命令Write2時需要脈沖②。雖然脈沖③在時鐘CLK的t4時間點(diǎn)之后保持低電平，當(dāng)接收到一個寫命令Write3時仍需要脈沖③，因?yàn)槊}沖③的下降沿在時間點(diǎn)t3和t4之間。脈沖③在時鐘CLK的t4時間點(diǎn)之后仍保持為低電平的那部分被忽略了，而脈沖④在時間段t4和t5之間被檢測到。然而，當(dāng)接收到寫命令Write5時沒有檢測到脈沖，因?yàn)樵跁r鐘CLK的時間段t5和t6之間數(shù)據(jù)IN沒有下降沿。如果未收到寫命令Write2，那么脈沖②將被忽略。
如前所述，輸入鎖存器單元45的第一下降沿檢測單元在內(nèi)部時鐘CLK2為低電平的時間段內(nèi)檢測數(shù)據(jù)IN的一個下降沿。所述第二下降沿檢測單元在與CLK2互補(bǔ)的所述內(nèi)部時鐘/CLK2為低電平的時間段內(nèi)檢測數(shù)據(jù)IN的一個下降沿。通過第一下降沿檢測單元和第二下降沿檢測單元的輪流工作，可以檢測到數(shù)據(jù)IN的所有下降沿。
假設(shè)數(shù)據(jù)IN經(jīng)反相器取反而″/IN″是輸入，因?yàn)橛酶唠娖矫}沖比用低電平脈沖更易于對圖7進(jìn)行說明。
下面將介紹第一下降沿檢測單元的工作。當(dāng)內(nèi)部時鐘CLK2保持高電平(HIGH)時，鎖存器49保持復(fù)位狀態(tài)，且其輸出N3保持低電平(LOW)。當(dāng)內(nèi)部時鐘CLK2變?yōu)榈碗娖綍r，鎖存器49打開并等待比較器48的輸出N2升為高電平HIGH。所述門47在該時間段為開(后文將詳細(xì)介紹門47的工作)。當(dāng)一個低電平脈沖輸入到數(shù)據(jù)IN時，一個高電平脈沖在節(jié)點(diǎn)N1生成。所述比較器48決定哪一個上升沿(電壓從低電平LOW變?yōu)楦唠娖紿IGH)，即所述內(nèi)部時鐘CLK2的上升沿或節(jié)點(diǎn)N1的上升沿先到。如果節(jié)點(diǎn)N1的上升沿先到，則輸出N2變?yōu)楦唠娖?，并被鎖存器49鎖存。該高電平信號通過節(jié)點(diǎn)3和節(jié)點(diǎn)7傳輸，并被同步鎖存器30同步于內(nèi)部時鐘CLK1鎖存。然后作為輸出信號N8被輸出到脈沖發(fā)生器31。當(dāng)一個響應(yīng)數(shù)據(jù)IN的寫命令輸入時，即當(dāng)一個內(nèi)部寫命令發(fā)出時，控制線33b打開。脈沖發(fā)生器31通過產(chǎn)生一個脈沖N9觸發(fā)器32的狀態(tài)使反轉(zhuǎn)。如圖7所示，輸出OUT被取反，從″0″變?yōu)椤?″。這一反相過程如圖7中″反相①″所示。
為了保持比較器48的輸出，鎖存器49是必要的。否則，當(dāng)所述內(nèi)部時鐘CLK2為低電平時，該輸出將隨著IN脈沖的結(jié)束而消失，如圖7中IN①所示。
門47將時鐘CLK上升為高電平后仍保持為低電平的所述輸入脈沖的后部分截斷，如圖7的IN③所示。在內(nèi)部時鐘CLK2變?yōu)楦唠娖街?，如果?jié)點(diǎn)N1上升為高電平則比較器48的節(jié)點(diǎn)N2變?yōu)楦唠娖剑抑灰?jié)點(diǎn)N1保持高電平節(jié)點(diǎn)N2就保持高電平。當(dāng)節(jié)點(diǎn)N2為高電平時，門2不接入。數(shù)據(jù)IN不通過第二下降沿檢測單元。當(dāng)節(jié)點(diǎn)N1降至低電平時，節(jié)點(diǎn)N2就變?yōu)榈碗娖剑蚨T51接入。當(dāng)所述內(nèi)部時鐘″/CLK2″為低電平時，如果輸入一個脈沖，則所述第二下降沿檢測單元將獲得數(shù)據(jù)IN。
脈沖寬度或低電平的長度大于一個時鐘周期的輸入脈沖原則上是被禁止的。當(dāng)鎖存器49接收到用于將所述內(nèi)部時鐘CLK2延長某一時延的延時電路50的輸出時，該鎖存器被復(fù)位。同樣，當(dāng)鎖存器53接收到用于將所述內(nèi)部時鐘/CLK2延長某一時延的延時電路54的輸出時，該鎖存器被復(fù)位。當(dāng)同步鎖存器30接收到用于將所述內(nèi)部時鐘CLK1延長某一時延的延時電路56的輸出時，該同步鎖存器被復(fù)位。
圖8是一電路框圖，示出了圖6所示的數(shù)據(jù)輸入單元的電路實(shí)施例。門47包含一個或非門47a。該或非門47a對比較器29的輸出和反相器58的輸出作或非運(yùn)算。比較器48包含兩個與非門48a和48b。鎖存器49包含兩個與非門49a和49b。延時電路50包含一個反相器50a和一個延時元件50b。同樣，門51包含一個或非門51a。該或非門51a對比較器29的輸出和反相器57的輸出作或非運(yùn)算。比較器52包含兩個與非門52a和52b。鎖存器53包含兩個與非門53a和53b。延時電路54包含一個反相器54a和一個延時元件54b。或門55包含一個或非門55a和一個反相器55b。
圖8所描述的電路按照圖7所示的時序圖工作。
<存儲器數(shù)據(jù)輸入單元的第三實(shí)施例>
圖9示出了存儲器13a-13d的接口單元19a-19d中的數(shù)據(jù)輸入單元的第三實(shí)施例。將作為第三實(shí)施例介紹的數(shù)據(jù)輸入單元是這樣的單元，即它在片選信號″/CS″的上升沿獲得數(shù)據(jù)IN。圖3和圖9中共同的組件將使用相同的標(biāo)號。
與圖6所示的電路相比，圖11所示電路包含一個輸入鎖存器單元60代替圖6中的輸入鎖存器單元45，且沒有圖6所示的1/2分頻器44。所述輸入鎖存器60包含一個比較器48、一個鎖存器49和一個延時電路50。當(dāng)片選信號″/CS″(CS1)為開(輸入等待期)時，輸入鎖存器60響應(yīng)經(jīng)反相器46反相的輸入數(shù)據(jù)″/IN″的上升沿輸出一個信號N3到脈沖發(fā)生器31。
圖12是一時序圖，示出了圖11所示電路的工作。刷新后的第一數(shù)據(jù)IN是一個低電平脈沖①。比較器48向鎖存器49發(fā)送一個脈沖N2，因?yàn)樵趦?nèi)部片選信號CS1的輸入等待期內(nèi)經(jīng)反相的數(shù)據(jù)″/IN″從低電平上升為高電平。鎖存器49保持高電平脈沖并向脈沖發(fā)生器31發(fā)送一個高電平信號N3。當(dāng)控制線33b根據(jù)寫命令Write1(換句話說，通過接收一個內(nèi)部寫命令)而打開時，脈沖發(fā)生器31處于使能狀態(tài)。當(dāng)脈沖發(fā)生器31接收到一個高電平信號N3時向觸發(fā)器32發(fā)送一個脈沖N4。當(dāng)該觸發(fā)器接收到脈沖N4時，其狀態(tài)翻轉(zhuǎn)，隨后其輸出從低電平為高電平。
在數(shù)據(jù)IN的下一個低電平脈沖②的時間點(diǎn)，比較器48不檢測該低電平脈沖，因?yàn)槠x信號CS1關(guān)。在圖12所示信號(節(jié)點(diǎn))N2的曲線中，虛線所示的是一個未被比較器48檢測的并因而未被輸入鎖存器60鎖存的脈沖。
鎖存器49被用于將內(nèi)部片選信號CS1延時某個預(yù)定的時間段的延時電路50復(fù)位。在圖12所示的例子中，假設(shè)該預(yù)定時間段為內(nèi)部片選信號CS1周期的一半。
數(shù)據(jù)IN的下一個低電平脈沖③采用與處理前述低電平脈沖①同樣的方法處理。觸發(fā)器的狀態(tài)根據(jù)寫數(shù)據(jù)①和③的低電平脈沖改變，觸發(fā)器的輸出OUT按照低電平(LOW)，高電平(HIGH)，低電平(LOW)的順序變化。
<存儲器中數(shù)據(jù)輸入單元的第五實(shí)施例>
下面將參照圖13介紹存儲器13a-13d的接口單元19a-19d中的數(shù)據(jù)輸入單元的第五實(shí)施例。該第五實(shí)施例描述以異步方式檢測數(shù)據(jù)IN下降沿的數(shù)據(jù)輸入單元。本例是第四例的改進(jìn)。圖6和圖13中共同的組件將使用相同的標(biāo)號。
第五實(shí)施例的電路與圖6所示的電路類似，但是其輸入鎖存器單元62包含一個如圖13所示的下降沿檢測單元。該下降沿檢測單元包含一個門47、一個比較器48、一個鎖存器49和一個延時電路50。包含一個門51、一個比較器52和一個反相器63的電路用于開和關(guān)所述門47。
圖14是一時序圖，示出了圖13所示第五實(shí)施例的工作。數(shù)據(jù)IN的一個低電平脈沖經(jīng)反相器46轉(zhuǎn)換成數(shù)據(jù)″/IN″的一個高電平脈沖，且通過門47輸入到比較器48，記為N1。由一個內(nèi)部片選低電平信號CS1選通的比較器48輸出一個高電平脈沖N2給鎖存器49和門51。該鎖存器49鎖存該高電平脈沖，并輸出一個高電平N3給脈沖發(fā)生器31。該脈沖發(fā)生器31響應(yīng)一個通過對寫命令Write1解碼而得到的內(nèi)部寫命令，輸出脈沖N4給觸發(fā)器32。結(jié)果，輸出OUT從低電平變?yōu)楦唠娖健?br> 另一方面，因?yàn)殚T51響應(yīng)高電平脈沖N2打開，被反相的數(shù)據(jù)″/IN″經(jīng)過門51并輸出到比較器52。因?yàn)楸环聪嗟膬?nèi)部片選信號″/CS1″為高電平，所以比較器52檢測不到被反相的數(shù)據(jù)″/IN″的電壓上升，且輸出N6保持為低電平。門47因低電平輸出N6的作用而打開。
當(dāng)輸入數(shù)據(jù)IN的下一個低電平脈沖②到達(dá)時，因?yàn)閮?nèi)部片選信號CS1為高電平，所以比較器48和52分別為禁止?fàn)顟B(tài)和使能狀態(tài)。門51開，因?yàn)楣?jié)點(diǎn)N2為低電平。比較器52檢測到被反相的數(shù)據(jù)″/IN″上升沿，并將其輸出N6切換為高電平。因?yàn)檩敵鯪6關(guān)斷了門47，故該門47的輸出N1變?yōu)榈碗娖健１容^器48的輸出也是低電平。然而鎖存器49保持為高電平?？傊?，輸入鎖存器單元62不檢測低電平脈沖②，或不鎖存，因?yàn)樵搯卧獙⒑雎栽谒銎x信號″CS″變?yōu)榈碗娖街熬妥優(yōu)榈碗娖降牡碗娖矫}沖②。
鎖存器49響應(yīng)用來將內(nèi)部片選信號CS1延時某個預(yù)定的時間段的延時電路50的輸出被復(fù)位。換句話說，鎖存器49開。
下一個低電平脈沖③以與上述①中同樣的方式翻轉(zhuǎn)觸發(fā)器32的狀態(tài)。
如上所述，輸出OUT響應(yīng)數(shù)據(jù)IN的三個脈沖①、②和③，按照低電平，高電平，低電平的順序變化了兩次。
雖然片選信號″/CS″在上述第三至第五實(shí)施例中被用來獲得數(shù)據(jù)IN，但是任何其它命令也可能用來達(dá)到同樣的目的。
<存儲器數(shù)據(jù)輸入單元的第六實(shí)施例>
接下來將參照圖15介紹存儲器13a-13d的接口單元19a-19d中數(shù)據(jù)輸入單元的第六實(shí)施例。該第六實(shí)施例是針對圖3所示的第一實(shí)施例在電能消耗方面的改進(jìn)。圖3和圖15中共同的組件將使用相同的標(biāo)號。
按圖15所示的電路配置，包含一個比較器29的前端單元由一個內(nèi)部片選信號CS1激活，該信號CS1是命令輸入電路/命令解碼單元26的輸出。本實(shí)施例與圖3所示的實(shí)施例的區(qū)別正在于此。僅當(dāng)所述內(nèi)部芯片選擇信號CS1為開時，比較器29處于使能狀態(tài)，或被激活。當(dāng)CS1為關(guān)時，比較器29保持禁止?fàn)顟B(tài)。當(dāng)帶有比較器29的數(shù)據(jù)輸入單元未被選通時，該比較器29不消耗電能。
圖16是一時序圖，示出了圖15所示電路的工作。比較器29響應(yīng)片選信號″/CS″處于使能狀態(tài)，該片選信號″/CS″在時鐘CLK的上升沿之前以某一預(yù)定周期(本例中為CLK時鐘周期的1/2)變?yōu)榈碗娖剑瑥亩沟帽容^器29能夠檢測數(shù)據(jù)IN的低電平。
這種方法，即僅當(dāng)所述前端單元需要被激活時才使能該單元，也可以按與第六實(shí)施例同樣的方式應(yīng)用到第一至第五實(shí)施例中。
<存儲器數(shù)據(jù)輸出單元的實(shí)施例>
下面將參照圖17A介紹存儲器13a-13d的接口單元19a-19d中的數(shù)據(jù)輸出單元。下面所要描述的數(shù)據(jù)輸出單元可以用作一個同步電路和一個異步電路。
圖17A所示的數(shù)據(jù)輸出單元包含一個或門65、一個獲取門60、一個寄存器67和″n″個數(shù)據(jù)輸出電路681-68n。每個數(shù)據(jù)輸出電路681-68n都包含一個異或門69、一個觸發(fā)器70、一個延時電路71、一個與門72和一個三極管73。從存儲器內(nèi)核得到的輸出數(shù)據(jù)(如圖2所示)被輸入到獲取門60和對應(yīng)于各比特的數(shù)據(jù)輸出電路681-68n。所述獲取門響應(yīng)一個來自存儲器內(nèi)核的數(shù)據(jù)輸出脈沖處于接入狀態(tài)，并將讀出的數(shù)據(jù)發(fā)送到寄存器67?？刂破?0通過命令總線16C(圖2)發(fā)出的或由存儲器生成的一個刷新命令，或者一個內(nèi)部生成的復(fù)位信號通過或門65被送到寄存器67。該寄存器67響應(yīng)該刷新命令或者該復(fù)位信號被復(fù)位。無論何時讀到數(shù)據(jù)寄存器67都將被復(fù)位。
數(shù)據(jù)輸出電路681中的異或門69對當(dāng)前讀出的數(shù)據(jù)的一個比特和從寄存器67接收到的數(shù)據(jù)的對應(yīng)比特作異或運(yùn)算。從寄存器67接收到的數(shù)據(jù)是從存儲器內(nèi)核中讀出的恰恰在當(dāng)前讀數(shù)據(jù)前的數(shù)據(jù)。異或門69檢查該讀數(shù)據(jù)與前一數(shù)據(jù)相比是否反相。如果該讀數(shù)據(jù)被取反，則異或門69將一個高電平輸出N1輸出至觸發(fā)器70。該觸發(fā)器70響應(yīng)數(shù)據(jù)輸出脈沖，保持輸出N1的高電平，并在″Q″輸出端輸出高電平。數(shù)據(jù)輸出脈沖經(jīng)延時電路71稍稍延時后被發(fā)送到與門72。該與門72產(chǎn)生一個脈沖，其脈沖寬度等于″Q″端輸出和延時電路71的輸出之間的時間差。三極管73包含一個場效應(yīng)管如N溝道MOS三極管。如圖17B所示，所述三極管73響應(yīng)與門72輸出的高電平脈沖將數(shù)據(jù)總線16D的相應(yīng)數(shù)據(jù)線置零，或低電平。這種配置是所謂的漏極開路型(open drain type)，即所述三極管73的漏極與終端帶有電阻的數(shù)據(jù)線相連接。
<控制器的″/CS″輸出單元和數(shù)據(jù)輸出單元的實(shí)施例>
下面將參照圖18介紹片選信號輸出單元(以下稱為″/CS″輸出單元)和包含在控制器10中的數(shù)據(jù)輸出單元的一個實(shí)施例。
控制器10中的″/CS″輸出單元包含一個片選控制電路75和片選信號輸出電路84a-84d。片選控制電路75發(fā)出一個片選信號以激活如圖2所示的四個存儲器13a-13d，并將該信號發(fā)送給片選信號輸出電路84a-84d。每個片選信號輸出電路84a-84d包含一個與門85和一個場效應(yīng)管86如NMOS三極管。與門85接收相應(yīng)的一個芯片選擇信號和一個CS輸出控制信號。該CS輸出控制信號是控制器10的一個控制單元(圖中未示出)的輸出，該信號當(dāng)某個芯片被激活時為開。所述與門85的輸出控制三極管86的控制極。片選信號輸出電路84a-84d的與門86輸出“激活”低電平片選信號″/CSa″-″/CSd″。該片選信號″/CSa″-″/CSd″通過命令總線16C分別供給所述存儲器13a-13d，如圖2所示。
控制器10的數(shù)據(jù)輸出單元包含一個或門76、一個獲取控制電路77、一個復(fù)位電路78、一組寄存器79、一個多路轉(zhuǎn)換器83和數(shù)據(jù)輸出電路871-87n。寄存器組79包含4個寄存器單元80a-80d，分別對應(yīng)4個存儲器10a-10d。每個寄存器單元80a-80d包含一個獲取門81和一個寄存器82。寄存器單元80a-80d與圖3所示的寄存器17a-17d相同。圖3所示的接口單元18包含一個多路轉(zhuǎn)換器83和數(shù)據(jù)輸出電路871-87n。
寫數(shù)據(jù)被傳送給所述寄存器組79，同時也一個比特一個比特地傳送給數(shù)據(jù)輸出電路871-87n。獲取控制電路77接收4個片選信號，并響應(yīng)一個數(shù)據(jù)輸出脈沖激活寄存器單元80a-80d的獲取門81，相應(yīng)地，該片選信號為“開”(或使能)。一個寫數(shù)據(jù)通過該被激活的獲取門被儲存在相應(yīng)單元的寄存器82內(nèi)。復(fù)位電路78響應(yīng)一個刷新命令或者一個由控制器10的內(nèi)部電路通過或門76生成的復(fù)位信號，通過所述片選信號將選定單元的寄存器82復(fù)位。
從寄存器單元80a-80d的寄存器82得到的寫數(shù)據(jù)通過多路轉(zhuǎn)換器83一個比特接一個比特地傳送到相應(yīng)的數(shù)據(jù)輸出電路871-87n。
每個數(shù)據(jù)輸出電路871-87n都包含一個異或門84、一個觸發(fā)器85、一個延時電路86、一個與門87和一個場效應(yīng)管如NMOS三極管。這種結(jié)構(gòu)與圖17A所示的數(shù)據(jù)輸出電路681-68n的結(jié)構(gòu)相同。異或門84接收多路轉(zhuǎn)換器83的輸出相應(yīng)比特和所述寫數(shù)據(jù)的相應(yīng)比特，并作異或運(yùn)算，然后將運(yùn)算結(jié)果輸出到觸發(fā)器85。從多路轉(zhuǎn)換器83得到的寫數(shù)據(jù)是恰在待處理的寫數(shù)據(jù)之前被處理的寫數(shù)據(jù)。因而，該異或運(yùn)算檢查該數(shù)據(jù)是否為前一數(shù)據(jù)的反相值。如果該數(shù)據(jù)被取反，則異或門84向觸發(fā)器85發(fā)送一個高電平輸出。該觸發(fā)器85響應(yīng)數(shù)據(jù)輸出脈沖，鎖住輸出的高電平，并將″Q″輸出端置為高電平。數(shù)據(jù)輸出脈沖經(jīng)時延電路71稍稍延時后被傳送到與門87。該與門87產(chǎn)生一個脈沖，其寬度等于″Q″端輸出和延時電路86的輸出之間的時間差。三極管88為一個場效應(yīng)管如N溝道MOS三極管，其響應(yīng)與門87輸出的高電平脈沖將數(shù)據(jù)總線16D的相應(yīng)數(shù)據(jù)線置零。
<控制器數(shù)據(jù)輸入單元的實(shí)施例>
下面將參照圖19描述控制器10中數(shù)據(jù)輸入單元的一個實(shí)施例。
控制器10的數(shù)據(jù)輸入單元包含一個片選電路75、一個或門90、一個復(fù)位電路91、″n″個輸入電路911-91n、對應(yīng)于4個存儲器13a-13d的寄存器單元93a-93d和一個多路轉(zhuǎn)換器98。所述數(shù)據(jù)輸入單元從數(shù)據(jù)總線16D接收寫數(shù)據(jù)并將該數(shù)據(jù)發(fā)送到包含一個存儲器內(nèi)核的內(nèi)部電路。
輸入電路921-92n從數(shù)據(jù)總線16D接收寫數(shù)據(jù)并將該數(shù)據(jù)發(fā)送到寄存器單元93a-93d。每個輸入電路921-92n可包含一個比較器、一個鎖存器和一個脈沖發(fā)生單元，且可按照與第一至第六實(shí)施例中所述存儲器的數(shù)據(jù)輸入單元相同的方式實(shí)現(xiàn)。
每個寄存器單元93a-93d包括一個含有″n″個與門96的獲取門94和一個含有″n″個觸發(fā)器的數(shù)據(jù)寄存器95。與門96從輸入電路921-92n接收″n″比特讀數(shù)據(jù)，并接收相應(yīng)的片選信號。與門96的輸出連接到相應(yīng)觸發(fā)器97的時鐘管腳。觸發(fā)器97的″Q″輸出端與″D″輸入端連接，且“Q”輸出端連接到多路轉(zhuǎn)換器98。復(fù)位電路91響應(yīng)一個刷新命令或者或門90提供的一個復(fù)位信號，將單元93a-93d中被片選信號選定的一個單元的觸發(fā)器97復(fù)位。多路轉(zhuǎn)換器98選擇對應(yīng)片選信號為“開”的單元，然后把從選定單元得到的讀數(shù)據(jù)輸出到內(nèi)部電路如存儲器內(nèi)核。
傳輸?shù)臄?shù)據(jù)響應(yīng)一個經(jīng)過獲取門94且由輸入電路921-92n接收到的反相數(shù)據(jù)″1″(一個低電平脈沖)，通過翻轉(zhuǎn)數(shù)據(jù)寄存器95的相應(yīng)觸發(fā)器97的狀態(tài)被復(fù)制。
<存儲器數(shù)據(jù)輸入/輸出單元的實(shí)施例>
圖20示出了存儲器13a-13d的接口單元19a-19d中數(shù)據(jù)輸入/輸出單元的第七實(shí)施例。在本第七實(shí)施例中使用公用的數(shù)據(jù)寄存器作為寫數(shù)據(jù)寄存器RegDW和讀數(shù)據(jù)寄存器RegDR。圖20中與前述共同的部件使用相同的標(biāo)號表示。
數(shù)據(jù)輸入單元包含一個或門65、一個獲取門60、一個寄存器67和一個數(shù)據(jù)輸入/輸出單元100。該數(shù)據(jù)輸入/輸出單元100包含″n″個數(shù)據(jù)輸入/輸出單元1011-101n。每個數(shù)據(jù)輸入/輸出單元1011-101n都包含一個數(shù)據(jù)輸入&脈沖發(fā)生電路102和一個數(shù)據(jù)輸出電路103。數(shù)據(jù)輸入電路102可以是前述第一至第六實(shí)施例中任何數(shù)據(jù)輸入電路，包括脈沖發(fā)生單元31，但不包括寫寄存器RegDW。寫寄存器RegDW對應(yīng)于寄存器67。數(shù)據(jù)輸出電路103例如是圖17A所示的數(shù)據(jù)輸出電路681-68n。寄存器67像圖20所示的寫寄存器RegDW一樣工作，也像圖17A所示的讀寄存器RegDR一樣工作。
從存儲器內(nèi)核得到的讀數(shù)據(jù)通過內(nèi)部數(shù)據(jù)總線105傳送到獲取門60和數(shù)據(jù)輸入/輸出單元1011-101n的數(shù)據(jù)輸出電路103。該數(shù)據(jù)輸出電路103通過數(shù)據(jù)總線16D發(fā)送一個數(shù)據(jù)反相脈沖信號(例如一個低電平脈沖)，該信號對應(yīng)于異或運(yùn)算結(jié)果″1″。寫數(shù)據(jù)通過數(shù)據(jù)總線16D傳送到數(shù)據(jù)輸入電路102，且如果該輸入電路檢測到一個表示數(shù)據(jù)反相的低電平脈沖，則一個脈沖將傳送至寄存器67。該寄存器67通過內(nèi)部數(shù)據(jù)總線104輸出一個寫數(shù)據(jù)或比較數(shù)據(jù)。該比較數(shù)據(jù)是在當(dāng)前讀數(shù)據(jù)之前得到的讀數(shù)據(jù)，并通過獲取門60儲存在寄存器67中。
圖21是一電路圖，示出了圖20所示的獲取門60和寄存器67的一個實(shí)施例。圖21示出了對應(yīng)于比特值為″1″的部分電路。獲取門60包括一個反相器104和兩個與門105及106。讀數(shù)據(jù)通過內(nèi)部數(shù)據(jù)總線105傳輸并被直接輸入到與門106。該讀數(shù)據(jù)在經(jīng)反相器104反相后也被輸入到另一個與門105。與門105和106接收一個控制數(shù)據(jù)獲取的數(shù)據(jù)輸出控制脈沖。
寄存器67包含一個或門107和一個置位終端觸發(fā)器108。與門105的輸出通過或門107傳送至觸發(fā)器108的恢復(fù)端。一個刷新命令(或復(fù)位信號)通過或門107送至觸發(fā)器復(fù)位端。與門106的輸出與所述觸發(fā)器的置位端連接。由數(shù)據(jù)輸入&脈沖發(fā)生電路102產(chǎn)生的一個數(shù)據(jù)反相脈沖接至該觸發(fā)器時鐘端。觸發(fā)器的″Q″端與″D″端連接，且″Q″端是寄存器67的輸出。
下面介紹如圖21所示電路的工作。當(dāng)發(fā)出一個刷新命令(或一個復(fù)位信號)給觸發(fā)器108時，該觸發(fā)器108復(fù)位，因而″Q″端被置位為低電平。數(shù)據(jù)輸出期間，數(shù)據(jù)輸出控制脈沖變?yōu)楦唠娖健Ｈ绻玫降碗娖阶x數(shù)據(jù)，則復(fù)位端變?yōu)楦唠娖蕉錛″端變?yōu)榈碗娖健．?dāng)獲得寫數(shù)據(jù)時，所述數(shù)據(jù)輸入&脈沖發(fā)生電路102發(fā)送一個數(shù)據(jù)反相脈沖給觸發(fā)器108的時鐘端，因而″Q″輸出端被反相。
如上所述，在寫數(shù)據(jù)和讀數(shù)據(jù)操作之間通過共用一個寄存器可節(jié)省芯片區(qū)。
<控制器″/CS″輸出單元和數(shù)據(jù)輸出單元的另一實(shí)施例>
下面將參照圖22介紹片選信號輸出單元(以下稱為″/CS″輸出單元)和包含在控制器10中的數(shù)據(jù)輸出單元的另一個實(shí)施例，即第二實(shí)施例。本實(shí)施例既可用作讀數(shù)據(jù)寄存器RegDR-C也可用作寫數(shù)據(jù)寄存器RegDW-C。圖22和圖18中共同的部件使用相同的標(biāo)號。
一個寄存器組110包含4個寄存器單元111a-111d，分別對應(yīng)圖2所示的4個存儲器13a-13d。每個寄存器單元111a-111d包含兩個獲取門112和113及一個寄存器114。一個獲取控制電路77響應(yīng)一個片選信號激活獲取門之一112。寄存器單元111a-111d的獲取門113受相應(yīng)的片選信號的控制。通過內(nèi)部寫數(shù)據(jù)總線122傳輸?shù)膶憯?shù)據(jù)經(jīng)寄存器單元111a-111d的獲取門之一被儲存在寄存器114中。來自數(shù)據(jù)輸入/輸出單元117的一個數(shù)據(jù)反相脈沖信號(稍后將詳細(xì)介紹)通過寄存器單元111a-111d其中之一儲存在寄存器114中。一個多路轉(zhuǎn)換器115，響應(yīng)片選信號選通寄存器單元111a-111d其中之一，并將接收到的數(shù)據(jù)儲存在寄存器116中。從該寄存器16得到的數(shù)據(jù)通過內(nèi)部數(shù)據(jù)總線121被傳輸。
所述數(shù)據(jù)輸入/輸出單元117與圖20所示的數(shù)據(jù)輸入/輸出單元100的結(jié)構(gòu)大致相同。數(shù)據(jù)輸入/輸出單元117包含″n″個數(shù)據(jù)輸入/輸出單元1181-118n。每個數(shù)據(jù)輸入/輸出單元包括一個數(shù)據(jù)輸入&脈沖發(fā)生電路119和一個數(shù)據(jù)輸出電路120。該數(shù)據(jù)輸入電路119對應(yīng)于圖19所示的輸入電路921-92n，而且包括前述第一至第六實(shí)施例的數(shù)據(jù)輸入電路的所有電路，包括脈沖發(fā)生單元31，但不包括寫寄存器RegDW。該寫寄存器RegDW對應(yīng)于寄存器114。例如，數(shù)據(jù)輸出電路120對應(yīng)于數(shù)據(jù)輸出電路871-87n。片選信號輸入電路84包含如圖18所示的片選信號輸出電路84a-84d。
圖23是一電路框圖，例示了獲取門112和113及寄存器114的電路結(jié)構(gòu)。獲取門112包括一個反相器131和兩個與門132和133。獲取門113包含一個與門136。寄存器114包含一個或門134和一個觸發(fā)器135。獲取門112的電路結(jié)構(gòu)與圖21所示的寄存器67的電路結(jié)構(gòu)是一樣的。區(qū)別在于，圖21所示的電路結(jié)構(gòu)中，數(shù)據(jù)反相脈沖信號直接接到觸發(fā)器108的時鐘端，而在圖23所示的電路結(jié)構(gòu)中，該數(shù)據(jù)反相脈沖信號則通過包括與門136的獲取門113接到觸發(fā)器135的時鐘端。與門136的輸出是數(shù)據(jù)反相脈沖信號和對應(yīng)的片選信號的與運(yùn)算結(jié)果。當(dāng)所述片選信號為“開”時，由數(shù)據(jù)輸入&脈沖發(fā)生電路119產(chǎn)生的數(shù)據(jù)反相脈沖信號經(jīng)由與門136輸出到觸發(fā)器135的時鐘管腳。通過多路轉(zhuǎn)換器115，一個″Q″端輸出被暫存在寄存器116中，然后被作為讀數(shù)據(jù)提供給存儲器內(nèi)核。
<本發(fā)明的第二原理>
下面將參照圖24A講述本發(fā)明的第二原理。
在圖1所示的本發(fā)明第一原理中，控制器10的寄存器12和存儲器13的寄存器15都總是儲存已交換的最后數(shù)據(jù)。然而在本發(fā)明的第二原理中，共同的代表性數(shù)據(jù)(representative data)同時儲存在控制器10的寄存器12和存儲器13的寄存器15中。然后，一個代表異于所述代表性數(shù)據(jù)的各比特的數(shù)據(jù)反相信號被傳輸。這種傳輸例如由一個脈沖完成。
例如，當(dāng)有一組數(shù)據(jù)將要被傳輸時，代表性數(shù)據(jù)首先被傳輸，然后，異于該代表性數(shù)據(jù)的各比特被傳輸。在這種情況下，有兩個命令被發(fā)出，即WRITE(A)命令，用于傳輸代表性數(shù)據(jù)，WRITE(B)命令，用于傳輸反相的各比特。以同樣的方式，利用兩個讀命令，即READ(A)命令，用于原封不動地發(fā)送讀數(shù)據(jù)，READ(B)命令，用于僅發(fā)送反相的各比特。信號通過脈沖傳輸。有必要在傳輸代表性數(shù)據(jù)前預(yù)先確定例如，發(fā)送一個低電平脈沖對應(yīng)″0″，不發(fā)送脈沖對應(yīng)″1″。
在圖24B所示的步驟①中，控制器10將代表性數(shù)據(jù)1011存儲在寄存器12中，同時也通過一個寫命令WRITE(A)將該數(shù)據(jù)存儲在存儲器13的寄存器15中。
在步驟②中，控制器10對寫數(shù)據(jù)1010和所述代表性數(shù)據(jù)1011進(jìn)行異或運(yùn)算，并將結(jié)果0001通過數(shù)據(jù)總線16D發(fā)送給存儲器13。在這一步里使用了寫命令WRITE(B)。存儲器13對接收數(shù)據(jù)0001和代表性數(shù)據(jù)1011作異或運(yùn)算，并將結(jié)果1010儲存在存儲器內(nèi)核。
步驟③和④以同樣的方式進(jìn)行。
<對應(yīng)于第二原理存儲器的數(shù)據(jù)輸入/輸出單元的優(yōu)選實(shí)施例>
圖25示出了對應(yīng)于第二原理的存儲器(對應(yīng)于所述存儲器13和/或圖2所示的存儲器13a-13d)的數(shù)據(jù)輸入/輸出單元的優(yōu)選實(shí)施例。在本例中，寫寄存器和讀寄存器共用一個寄存器。
圖25所示的數(shù)據(jù)輸入/輸出單元包含一個存儲器內(nèi)核20、一個開關(guān)40、一個獲取門141、一個寄存器142，一個異或門143(圖中示為EX-OR2)、一個多路轉(zhuǎn)換器144(MUX2)、一個數(shù)據(jù)輸入/輸出電路145、一個異或門146(EX-OR1)和一個多路轉(zhuǎn)換器147。
當(dāng)要傳輸代表性數(shù)據(jù)時，存儲器發(fā)出一個代表性數(shù)據(jù)獲取信號，激活獲取門141并選擇多路轉(zhuǎn)換器144和147的輸入A。開關(guān)140響應(yīng)寫操作或讀操作進(jìn)行開關(guān)切換。在寫的情況下，從數(shù)據(jù)輸入/輸出電路145獲得寫數(shù)據(jù)，并將該寫數(shù)據(jù)通過多路轉(zhuǎn)換器147且不經(jīng)任何數(shù)據(jù)操作發(fā)送到存儲器內(nèi)核20。該寫數(shù)據(jù)也被存儲在寄存器142中。相反，在讀的情況下，從存儲器內(nèi)核獲得的數(shù)據(jù)作為輸出被原封不動地傳送到數(shù)據(jù)輸入/輸出電路145，同時該數(shù)據(jù)還被傳送到寄存器142存儲起來。
當(dāng)要傳輸反相比特時，兩個多路轉(zhuǎn)換器144和147選擇輸入B。在寫數(shù)據(jù)的情況下，數(shù)據(jù)輸入/輸出電路145獲取該寫數(shù)據(jù)，異或門146對該寫數(shù)據(jù)和儲存在寄存器142中的代表性數(shù)據(jù)進(jìn)行異或運(yùn)算。計算結(jié)果通過多路轉(zhuǎn)換器147被傳送到存儲器內(nèi)核20。在讀數(shù)據(jù)的情況下，異或門143對從存儲器內(nèi)核20中檢索到的數(shù)據(jù)和儲存在寄存器142中的代表性數(shù)據(jù)進(jìn)行異或運(yùn)算。計算結(jié)果通過多路轉(zhuǎn)換器144和數(shù)據(jù)輸入/輸出電路145被傳送出去。
一般說來，所述代表性數(shù)據(jù)是從控制器10傳輸?shù)酱鎯ζ?3a-13d的。然而，圖25示出了一種電路結(jié)構(gòu)，該電路可以將所述代表性數(shù)據(jù)從存儲器13a-13d傳輸?shù)娇刂破?0。
<對應(yīng)于第二原理控制器的數(shù)據(jù)輸入/輸出單元的優(yōu)選實(shí)施例>
圖26示出了對應(yīng)于第二原理存儲器的數(shù)據(jù)輸入/輸出單元的優(yōu)選實(shí)施例，其中寫操作和讀操作共用一個寄存器。前面圖中共同的部件使用相同的標(biāo)號。
如圖所示的數(shù)據(jù)輸入/輸出單元包含一個片選電路75、一個獲取控制電路77、一個片選信號輸出電路84、一個多路轉(zhuǎn)換器115、一個控制器150的內(nèi)部電路150、一個開關(guān)151和一組寄存器160。另外，所述數(shù)據(jù)輸入/輸出單元還包括一個異或門161(EX-OR)、一個多路轉(zhuǎn)換器162(MUX)、一個數(shù)據(jù)輸入/輸出電路163、一個異或門164(EX-OR)和一個多路轉(zhuǎn)換器165(MUX)。
對應(yīng)于4個存儲器13a-13d，所述寄存器組160包括4個寄存器單元161a-161d。每個寄存器單元161a-161d包含一個獲取門113和一個寄存器114。
當(dāng)要傳輸一個代表性數(shù)據(jù)時，內(nèi)部電路150發(fā)出一個代表性數(shù)據(jù)獲取信號。響應(yīng)一個片選信號，寄存器單元161a-161d的其中之一被選通，被選通的寄存器單元的獲取門113由獲取門77激活。所述代表性數(shù)據(jù)獲取信號也激活多路轉(zhuǎn)換器162和165的輸入A。開關(guān)151根據(jù)寫操作或讀操作進(jìn)行開關(guān)切換。在寫數(shù)據(jù)的情況下，該寫數(shù)據(jù)從數(shù)據(jù)輸入/輸出電路145獲得，并通過多路轉(zhuǎn)換器165被傳送到內(nèi)部電路150。該寫數(shù)據(jù)也被存儲在對應(yīng)于寄存器單元的寄存器114中。相反，在讀數(shù)據(jù)的情況下，從內(nèi)部電路150中檢索到的該讀數(shù)據(jù)通過多路轉(zhuǎn)換器162和數(shù)據(jù)輸入/輸出電路163被傳輸。該讀數(shù)據(jù)也被儲存在相應(yīng)寄存器單元的寄存器14中。
當(dāng)要傳輸反相比特時，兩個多路轉(zhuǎn)換器162和165選擇輸入B。在寫數(shù)據(jù)的情況下，數(shù)據(jù)輸入/輸出電路163獲取該寫數(shù)據(jù)，異或門146對所獲取的該寫數(shù)據(jù)和儲存在寄存器114中的代表性數(shù)據(jù)進(jìn)行異或運(yùn)算。計算結(jié)果通過多路轉(zhuǎn)換器被傳送到所述內(nèi)部電路150。在讀數(shù)據(jù)的情況下，異或門161對從內(nèi)部電路150中檢索到的數(shù)據(jù)和儲存在寄存器114中的代表性數(shù)據(jù)進(jìn)行異或運(yùn)算。計算結(jié)果通過多路轉(zhuǎn)換器162和數(shù)據(jù)輸入/輸出電路163被傳送出去。
在下述情況下，即儲存在如圖25和26所示電路結(jié)構(gòu)中的寄存器142和160中的數(shù)據(jù)因?yàn)槔珉娫丛肼暥灰馔夥聪嗟那闆r下，數(shù)據(jù)破壞可以通過從控制器10向所述存儲器發(fā)送代表性數(shù)據(jù)來修復(fù)。建議在命令集中保留一個不用寫操作或讀操作而更新代表性數(shù)據(jù)的專用命令(代表性數(shù)據(jù)更新命令)。
<對應(yīng)于第一和第二兩個原理的存儲器數(shù)據(jù)輸入/輸出單元的優(yōu)選實(shí)施例>
圖27示出了對應(yīng)于本發(fā)明第一和第二兩個原理的存儲器數(shù)據(jù)輸入/輸出單元的優(yōu)選實(shí)施例。圖27和25中共同的部件使用相同的標(biāo)號。該存儲器對應(yīng)于第一原理以一種模式工作(模式1)，對應(yīng)于第二原理則以另一種模式工作(模式2)。
獲取門141受門控制1信號、模式切換信號和代表性數(shù)據(jù)獲取信號的邏輯運(yùn)算的結(jié)果的控制。該邏輯運(yùn)算由一個反相器167、一個與門168，169和一個或門170來執(zhí)行。寄存器142響應(yīng)一個信號復(fù)位，該信號是通過利用反相器171和與門172對一個復(fù)位信號(或刷新信號)和一個模式切換信號進(jìn)行邏輯運(yùn)算而得到的。門173和鎖存器174包含在多路轉(zhuǎn)換器147和存儲器內(nèi)核20之間。門173受到由或門165對模式切換信號和門2信號進(jìn)行的“或”運(yùn)算結(jié)果的控制。門175和鎖存器176包含在多路轉(zhuǎn)換器144和數(shù)據(jù)輸入/輸出電路145之間。門175受由或門166對模式切換信號和門3信號進(jìn)行的“或”運(yùn)算結(jié)果的控制。門173、鎖存器174、門175和鎖存器176一起作用使得存儲器在模式1下工作。
門控制1信號、門控制2信號、門控制3信號、數(shù)據(jù)輸入/輸出控制信號、代表性數(shù)據(jù)獲取信號和讀/寫切換控制信號由例如存儲器的一個時序控制器的內(nèi)部電路(未示出)產(chǎn)生。模式選擇信號可以從所述存儲器設(shè)備外部利用一個模式寄存器設(shè)置，或者被編程設(shè)置為出廠缺省數(shù)據(jù)，例如利用保險絲進(jìn)行這種設(shè)置。另外，如果分別提供了對應(yīng)于模式1和模式2的命令，則控制器就可通過發(fā)出一個命令來切換模式。
在模式1中，模式選擇信號被置為低電平。多路轉(zhuǎn)換器144和147選擇輸入B。寄存器142響應(yīng)一個刷新命令被復(fù)位。模式1中，在寫操作期間門控制1信號和門控制2信號的時序如圖27所示。當(dāng)門控制2信號為“開”時，寫數(shù)據(jù)通過激活門173被鎖存在鎖存器174中，然后，當(dāng)門控制1信號為“開”時，通過激活獲取門141將該寫數(shù)據(jù)存儲在寄存器142中。在讀操作情況下，通過置門控制3信號為“開”將該讀數(shù)據(jù)首先鎖存在鎖存器176中，然后，當(dāng)門控制1信號為“開”時，激活獲取門141把該讀數(shù)據(jù)存儲在寄存器142中。獲取門141、門173和門175分別受控于門控制1信號、門控制2信號和門控制3信號，如前所述，該三個信號的時序相互關(guān)聯(lián)。模式1的工作與前面參照圖20所述的電路結(jié)構(gòu)的工作基本相同。
在模式2中，所述模式選擇信號被置為高電平。獲取門1和多路轉(zhuǎn)換器144和147受控于代表性數(shù)據(jù)獲取信號。門173和175總是置為開。刷新命令不復(fù)位寄存器142。模式2的工作與圖25所示的電路結(jié)構(gòu)相同。
當(dāng)存儲在寄存器142中的數(shù)據(jù)因?yàn)槔珉娫丛肼暥灰馔夥聪鄷r，在模式1中，這一數(shù)據(jù)破壞可以通過復(fù)位寄存器142來修復(fù)；在模式2中，所述數(shù)據(jù)破壞可以通過傳輸代表性數(shù)據(jù)以更新寄存器142中儲存的代表性數(shù)據(jù)來修復(fù)。
在圖27所示的電路結(jié)構(gòu)中，如果在命令集中包含一個類似于前述模式1中的代表性數(shù)據(jù)更新命令的寄存器更新命令，可采用下列對策防止意外的數(shù)據(jù)破壞。模式1中，當(dāng)儲存在寄存器142中的數(shù)據(jù)要被更新時，控制器10發(fā)出寄存器更新命令，并將存儲在寄存器中的最后數(shù)據(jù)原封不動地傳送到存儲器。該存儲器，當(dāng)接收到所述寄存器更新命令時，暫時保持所述模式切換信號為高電平，并發(fā)出一個代表性數(shù)據(jù)獲取信號。在這一過程中控制器和存儲器的寄存器共享同一數(shù)據(jù)。當(dāng)控制器和存儲器的寄存器中存儲了該相同的數(shù)據(jù)后，存儲器的工作模式通過設(shè)置模式切換信號和代表性數(shù)據(jù)獲取信號為低電平返回模式1。換句話說，通過將存儲在控制器的寄存器中的數(shù)據(jù)不作數(shù)據(jù)操作地傳輸?shù)酱鎯ζ?，而不是?fù)位寄存器，來使得控制器的寄存器和存儲器具有相同的數(shù)據(jù)。
對應(yīng)于第一和第二原理的控制器的數(shù)據(jù)輸入/輸出單元與圖27所示的存儲器的數(shù)據(jù)輸入/輸出單元之處在于，前者需要多個獲取門141和多個寄存器142以滿足相應(yīng)的存儲器使用所需，而且還需要足夠多的選擇部件，用于開關(guān)140和獲取門141之間、或門170和獲取門141之間，以及或門172和寄存器142之間。
本發(fā)明的優(yōu)選實(shí)施例如上所述。但本發(fā)明并不局限于這些實(shí)施例，在不背離本發(fā)明范圍的條件下可以有不同的變化和修改。
本專利申請是以2001年3月9日提交的，專利申請?zhí)枮?001-067616的日本專利申請為優(yōu)先權(quán)，在此引用其全文作為參考。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備，用于與該設(shè)備的一個外部設(shè)備交換數(shù)據(jù)序列，所述設(shè)備包括寄存器，用于存儲所述數(shù)據(jù)序列的第一數(shù)據(jù)項(xiàng)，該第一數(shù)據(jù)項(xiàng)是所述數(shù)據(jù)序列的第二數(shù)據(jù)項(xiàng)緊前的數(shù)據(jù)項(xiàng)；和交換電路，用于與所述外部設(shè)備交換一個信號，該信號指示所述第一數(shù)據(jù)項(xiàng)的哪一個比特或哪些比特將被反相從而把第一數(shù)據(jù)項(xiàng)轉(zhuǎn)換為所述第二數(shù)據(jù)項(xiàng)，所述信號的交換有效地實(shí)現(xiàn)所述數(shù)據(jù)序列的交換。
2.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述交換電路響應(yīng)從所述半導(dǎo)體設(shè)備的外部設(shè)備接收到的信號產(chǎn)生所述第二數(shù)據(jù)項(xiàng)，并且將該第二數(shù)據(jù)項(xiàng)發(fā)送到半導(dǎo)體設(shè)備的一個內(nèi)部電路。
3.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述交換電路響應(yīng)從所述半導(dǎo)體設(shè)備的內(nèi)部電路接收到的所述第二數(shù)據(jù)項(xiàng)產(chǎn)生所述信號，并且將該信號發(fā)送到所述半導(dǎo)體設(shè)備的外部設(shè)備。
4.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述交換電路用所述第二數(shù)據(jù)項(xiàng)替換存儲在所述寄存器中的所述第一數(shù)據(jù)項(xiàng)。
5.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中當(dāng)接收到所述第一數(shù)據(jù)項(xiàng)時，所述交換電路將該第一數(shù)據(jù)項(xiàng)儲存在所述寄存器中，并且當(dāng)接收到所述信號時產(chǎn)生所述第二數(shù)據(jù)項(xiàng)。
6.如權(quán)利要求3所述的半導(dǎo)體設(shè)備，其中當(dāng)接收到所述第一數(shù)據(jù)項(xiàng)時，所述交換電路將該第一數(shù)據(jù)項(xiàng)儲存在所述寄存器中，并且當(dāng)接收到所述第二數(shù)據(jù)項(xiàng)時產(chǎn)生所述信號。
7.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述寄存器響應(yīng)一個復(fù)位信號被復(fù)位。
8.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述半導(dǎo)體設(shè)備還包括一個存儲器陣列，并且所述寄存器響應(yīng)從該半導(dǎo)體設(shè)備的一個外部設(shè)備接收到的一個刷新命令而復(fù)位。
9.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述信號是一個脈沖。
10.如權(quán)利要求2所述的半導(dǎo)體設(shè)備，其中所述交換電路包含一個用于鎖存所述信號的數(shù)據(jù)輸入單元，該半導(dǎo)體設(shè)備還包括一個電路，該電路從該半導(dǎo)體設(shè)備的外部設(shè)備接收一個片選信號，并且所述數(shù)據(jù)輸入單元響應(yīng)該片選信號鎖存所述信號。
11.如權(quán)利要求10所述的半導(dǎo)體設(shè)備，其中所述信號是一個脈沖，并且所述數(shù)據(jù)輸入單元響應(yīng)所述脈沖的邊沿鎖存所述信號。
12.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述交換電路包括一個用于鎖存所述信號的數(shù)據(jù)輸入單元，該半導(dǎo)體設(shè)備還包括一個時鐘發(fā)生單元，該單元響應(yīng)從該半導(dǎo)體設(shè)備的外部設(shè)備接收到的一個時鐘產(chǎn)生一個內(nèi)部時鐘，所述數(shù)據(jù)輸入單元同步于該內(nèi)部時鐘鎖存所述信號。
13.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述交換電路包括一個用于鎖存所述信號的數(shù)據(jù)輸入單元，該半導(dǎo)體設(shè)備還包括一個時鐘發(fā)生單元，該單元響應(yīng)從該半導(dǎo)體設(shè)備的外部設(shè)備輸入的一個時鐘產(chǎn)生一個內(nèi)部時鐘，所述數(shù)據(jù)輸入單元在一個相對于所述內(nèi)部時鐘定義的預(yù)定周期內(nèi)，響應(yīng)所述信號的一個脈沖邊沿鎖存該信號，該信號是一個脈沖。
14.如權(quán)利要求3所述的半導(dǎo)體設(shè)備，其中所述半導(dǎo)體設(shè)備是一個用于控制一種半導(dǎo)體存儲器設(shè)備的控制器，并且當(dāng)發(fā)出一個刷新命令給該半導(dǎo)體存儲器設(shè)備時，該設(shè)備根據(jù)這一刷新命令復(fù)位與該刷新命令相關(guān)的寄存器。
15.如權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述半導(dǎo)體設(shè)備還包括一個可選擇地連接多個半導(dǎo)體設(shè)備的接口，且所述寄存器被提供給所述多個半導(dǎo)體設(shè)備中的每一個。
16.如權(quán)利要求2所述的半導(dǎo)體設(shè)備，其中所述交換電路通過對所述第一數(shù)據(jù)項(xiàng)和所述信號執(zhí)行異或運(yùn)算來產(chǎn)生所述第二數(shù)據(jù)項(xiàng)。
17.如權(quán)利要求3所述的半導(dǎo)體設(shè)備，其中所述交換電路通過對所述第一數(shù)據(jù)項(xiàng)和所述第二數(shù)據(jù)項(xiàng)執(zhí)行異或運(yùn)算來產(chǎn)生所述信號。
18.一種包括如權(quán)利要求1所述的半導(dǎo)體設(shè)備的系統(tǒng)，其中所述半導(dǎo)體設(shè)備的寄存器儲存一個公用的第一信息。
19.一種與如權(quán)利要求1所述的半導(dǎo)體設(shè)備的外部設(shè)備交換數(shù)據(jù)序列的方法，該方法包括下列步驟存儲所述數(shù)據(jù)序列的一個第一數(shù)據(jù)項(xiàng)，該第一數(shù)據(jù)項(xiàng)是所述數(shù)據(jù)序列的一個第二數(shù)據(jù)項(xiàng)緊前的數(shù)據(jù)項(xiàng)；和與所述半導(dǎo)體設(shè)備的外部設(shè)備交換一個信號，該信號指示所述第一數(shù)據(jù)項(xiàng)的哪個比特或哪些比特將被取反從而把所述第一數(shù)據(jù)項(xiàng)轉(zhuǎn)換為所述第二數(shù)據(jù)項(xiàng)，所述信號的交換有效地實(shí)現(xiàn)所述數(shù)據(jù)序列的交換。
20.如權(quán)利要求19所述的方法，其中通過對一個從所述半導(dǎo)體設(shè)備的外部設(shè)備接收到的信號和存儲在所述寄存器中的所述第一數(shù)據(jù)項(xiàng)執(zhí)行一種邏輯運(yùn)算來產(chǎn)生所述第二數(shù)據(jù)項(xiàng)。
21.如權(quán)利要求19所述的方法，其中通過對一個從所述半導(dǎo)體設(shè)備的外部設(shè)備接收到的第二數(shù)據(jù)項(xiàng)和存儲在所述寄存器中的所述第一數(shù)據(jù)項(xiàng)執(zhí)行一種邏輯運(yùn)算來產(chǎn)生所述信號。
22.如權(quán)利要求18所述的信息處理方法，其中所述方法還包括一個用所述第二信息替代存儲在所述寄存器中的所述第一信息的步驟。
全文摘要
本發(fā)明提供一種具有一個寄存器和一個信息生成電路的半導(dǎo)體設(shè)備,該設(shè)備可減少要傳輸?shù)臄?shù)據(jù),并因而節(jié)約電能。所述寄存器儲存第一信息。所述信息生成電路響應(yīng)一個從所述設(shè)備的外部設(shè)備獲取的信號產(chǎn)生第二信息,該第二信息指示了第一信息的哪些比特要被取反。
文檔編號H03M7/00GK1374660SQ0114405
公開日2002年10月16日 申請日期2001年12月28日 優(yōu)先權(quán)日2001年3月9日
發(fā)明者松崎康郎, 田口真男 申請人:富士通株式會社