專利名稱：靜電放電(esd)保護電路的制作方法
技術領域：
本發(fā)明一般涉及提供靜電放電(ESD)保護的半導體電路，特別涉及分布式ESD保護方案。
背景技術：
在制造工藝和在最終系統(tǒng)應用中，集成電路可能出現(xiàn)靜電放電(ESD)事件。與瞬間放電相關的能量容易破壞在當前集成電路(IC)中存在的脆弱器件。外部端子或焊盤形成用于集成電路與外界之間的連接點，因此作為用于ESD事件的通路。作用于一個焊盤的ESD事件可能把超過一千伏的電壓耦合到與該焊盤連接的電路。
在常規(guī)的IC ESD保護方案中，通常使用特殊的箝位電路來旁路IC電源線之間的ESD電流，從而防止內(nèi)部元件被破壞。一種ESD箝位電路，被稱為活性金屬氧化物半導體場效應晶體管(MOSFET)箝位電路，一般包括3個功能元件觸發(fā)器電路、中間緩沖器電路、以及大MOSFET晶體管。觸發(fā)器電路被設計為響應所作用的ESD事件，但是在IC的正常工作過程中保持不動作。該緩沖器電路被用于放大觸發(fā)器輸出，以驅(qū)動大MOSFET晶體管的柵極端。連接在兩個電源線之間的大MOSFET晶體管作為在箝位電路中的主要ESD電流分散器件。活性MOSFET晶體管箝位電路一般僅僅依賴于MOSFET作用來旁路通道之間的ESD電流。由于在ESD事件中的峰值電流可能具有安培的量級，因此需要非常大的MOSFET晶體管尺寸。
一種已知的瞬間觸發(fā)活性MOSFET ESD箝位電路10在圖1中示出。圖1中所示的箝位電路10保護VDD電源線1不受到參照接地的VSS電源線2的正ESD事件的影響。如圖1中所示，箝位電路10采用觸發(fā)器電路8、緩沖器電路3和大N溝道MOSFET(NMOSFET)晶體管4。利用電阻器6和電容器7把觸發(fā)器電路8設計為電阻器-電容器(RC)瞬時檢測器。響應在VDD線1上產(chǎn)生快速的正電壓升高的ESD事件，觸發(fā)器電路8最終保持節(jié)點5遠低于VDD。具有連接到節(jié)點5的輸入端的緩沖器電路3然后驅(qū)動NMOSFET 4的柵極變?yōu)閂DD，從而導通該器件。一旦導通之后，NMOSFET 4作為VDD線1與VSS線2之間的低電阻旁路。NMOSFET 4將在由觸發(fā)器電路8的RC時間常數(shù)所決定的時間段內(nèi)保持導通。結果，該RC時間常數(shù)將被設置為足夠長，以超過ESD事件的最大期望時間段，一般為3至5百納秒，并且足夠短以足以避免在VDD電源線的正常脈沖升壓過程中導致箝位電路的錯誤啟動。在正常工作過程中該VDD升壓一般需要2至5毫秒。請注意，一旦VDD到達恒定電壓水平，NMOSFET 4被偏壓在正常操作所需的不導通狀態(tài)。
對于現(xiàn)有技術的圖1的箝位電路的限制在于這種箝位電路占據(jù)大的基片面積。這種箝位電路一般占據(jù)與線路結合焊盤相當?shù)拿娣e。由于活性MOSFET ESD箝位電路與該器件的溝道寬度(與電流相垂直的尺寸)成正比，因此不可避免導致在圖1中的大尺寸NMOSFET 4。在典型的應用中，圖1中的NMOSFET 4可能具有大約2000微米的溝道寬度。該箝位電路的其它部分，特別是觸發(fā)器電路8，還占據(jù)全部箝位面積的大部分。由觸發(fā)器電路8所利用的面積包括電阻器6和電容器7，通常占據(jù)高達50％的總箝位電路面積。觸發(fā)器電路8需要該較大面積以獲得3至5百納米的所需RC時間常數(shù)。
圖1的大尺寸活性MOSFET ESD箝位電路一般會限制該電路可以置于IC中的位置。假設一個IC具有大量的外圍輸入/輸出(I/O)和電源線接合焊盤。在一種典型結構中，設置多達20個I/O電路(I/O焊盤以及它們的相關電路)大電路組。連接到在片電源線的電源焊盤一般不置于I/O電路的電路組之間。為了使整個IC面積最小化，在一個電路組中的I/O電路一般相鄰，導致在該I/O電路組中具有較小或沒有未使用的面積。因此，ESD箝位電路一般不能夠置于I/O電路的電路組中。因此，ESD箝位電路通常置于電源焊盤附近或者置于IC邊角區(qū)域。
圖2示出在集成電路20中的一種活性MOSFET ESD箝位電路19的典型應用(如圖1中所示)，以保護多個I/O電路12-15。盡管在該示意圖中僅僅示出4個I/O電路，但是在一種典型應用中，該遠處的ESD箝位電路可以保護I/O電路的更大電路組。
在圖2中的集中ESD箝位電路19連接在正電源線(VDD)21和負電源線(VSS)22之間。如圖1中所示，該箝位電路包含一個觸發(fā)器電路、緩沖器電路和大MOSFET晶體管。
在圖2中的I/O電路包括連接在VDD線21和VSS線22之間的I/O焊盤23。NMOSFET 24連接在該I/O焊盤23和VSS之間。一個PMOSFET 25連接在該I/O焊盤和VDD之間。NMOSFET 24作為輸出下拉緩沖器，而PMOSFET 25作為輸出上拉緩沖器。NMOSFET 24和PMOSFET 25的柵極分別連接到輸出前置驅(qū)動器電路(未示出)。二極管27具有連接到VSS的正極和連接到I/O焊盤的負極。二極管26具有連接到I/O焊盤的正極和連接到VDD的負極。I/O電路13-15，分別與I/O電路12相同，還在圖2中示出。
串聯(lián)電阻器R1-R3、Rn在每個I/O電路之間的VDD線上示出。每個電阻器表示對于兩個相鄰I/O電路之間的VDD線的片斷的分布寄生金屬電阻。類似的電阻器可以在VSS線上示出，但是不包含在圖2中，以清楚地示出該示意圖。請注意，在典型的IC應用中，另外的I/O電路和另外的電阻器可以置于圖2中的I/O電路14和15之間。
集成電路通常最容易在相對于接地的VSS的正ESD事件耦合到I/O焊盤過程中被破壞。用于作用在圖2中I/O焊盤23的事件的主要ESD分散路徑如下。I/O焊盤電壓隨著正ESD事件的作用而快速升高。二極管26正向偏壓，使VDD電源線電壓也增加。在集中ESD箝位電路19中的觸發(fā)器電路檢測到ESD事件，并且通過緩沖器電路導通該大NMOSFET旁路器件。這使得過渡ESD電流無害地在VDD和VSS之間流過，保護在I/O電路中的脆弱元件。在該ESD事件過程中，隨著所作用的ESD事件的峰值電流流過預定的分散路徑，I/O焊盤23的電壓升高到由電壓降的總和所設置的峰值電平。請注意，如果相等的ESD事件依次作用在圖2中的每個I/O焊盤上，最遠離該集中ESD箝位電路的該I/O焊盤將到達最高峰值電壓。這是由于在被作用的I/O焊盤和該集中ESD箝位電路之間的VDD電源線上的大量串聯(lián)電阻所造成的。
NMOSFET 24提供用于上述ESD事件的另一條分散路徑，并且通常是在該集成電路中的最脆弱的器件。在ESD事件過程中，利用NMOSFET漏極擴散、源極擴散、以及分別形成橫向雙極型集電極、發(fā)射極和基極區(qū)的本地P型基片區(qū)，NMOSFET 24可以作為一個橫向寄生NPN雙極型晶體管。該寄生雙極型晶體管可以在發(fā)生故障之前導通部分的峰值ESD電流。但是，如果I/O焊盤電壓升高到超過臨界電壓閾值，則該器件將受到永久的熱損壞。盡管該臨界電壓閾值的幅度隨著設計選擇和半導體制造技術而具有相當大的變化，對于故障閾值的數(shù)值一般從7伏到10伏之間。因此，為了保護I/O電路12不受到ESD的破壞，ESD電流必須旁路通過該集中的ESD箝位電路19，以把I/O焊盤23處的電壓限制在上述確定的臨界故障電壓之下。
對于圖2中所示的遠處ESD箝位電路方法的限制在于隨著箝位電路之間的I/O電路數(shù)目的增加，越來越難以用集中ESD箝位電路19來保護I/O電路12。這是由于在VDD電源線中的串聯(lián)電阻(R1+R2+R3+...+Rn)增加所造成的。例如，假設一個IC布局具有80微米的接合焊盤間距和22微米的VDD線寬。對于典型的0.07歐/平方微米的金屬電阻率，每個焊盤的合成電阻(Rn)大約為0.25歐。如果VDD總線與10個焊盤相交叉，到達ESD箝位電路，則在該ESD電流路徑中的凈VDD總線電阻將為2.5歐。在工業(yè)標準200V機器典型ESD事件中，強制通過該IC的峰值電流大約為3.0A。對于該峰值電流，凈VDD總線電阻單獨在ESD電流分散路徑上產(chǎn)生7.5伏的電壓降。即使在包含由于二極管26和集中ESD箝位電路19的額外電壓降之前，這可能超過NMOSFET輸出緩沖器24發(fā)生故障的臨界電壓閾值。
可以通過增加VDD線21的寬度以減小累積電阻而提高ESD性能，但是這會導致增加集成電路的尺寸的代價。額外的ESD箝位電路還可以置于與箝位電路19相并聯(lián)在I/O電路之間。但是，對于典型的I/O電路的緊密組合，不能夠獲得用于這些大的箝位電路的控件。為了在I/O電路之間提供該空間，需要進一步增加IC的尺寸。因此，需要一種改進的更加節(jié)約空間的ESD箝位電路方案，其在保護大的緊密壓縮的I/O電路阻時不容易受到累積VDD線電阻的影響。還需要一種ESD箝位電路方案，其同等地保護所有I/O電路，而沒有如圖2中所示明顯地改變與集中ESD箝位電路的距離。最后，需要一種ESD箝位電路方案，其非常靈活和模塊化，使得相同的方案可以應用于多種IC設計，而僅僅需要對VDD線電阻或在I/O電路組中的I/O電路的數(shù)目給予最少限度的考慮。


本發(fā)明通過舉例說明，并且不限于附圖中所示，其中相同的標號表示類似的元件，其中圖1示出現(xiàn)有ESD箝位電路的電路圖；圖2示出現(xiàn)有ESD保護電路的電路圖；圖3示出根據(jù)本發(fā)明一個實施例的分布式ESD保護電路的電路圖；圖4示出根據(jù)本發(fā)明另一個實施例的分布ESD保護電路的電路圖。
本領域的技術人員將認識到在圖中的元件是用于簡化和清楚地說明并且不一定按照比例。例如，在圖中的一些元件的尺寸可能相對于其它元件被夸大，以有助于對本發(fā)明的實施例的理解。
具體實施例方式
本發(fā)明的實施例提供一種ESD保護網(wǎng)絡，其中一個分立ESD保護電路的陣列并聯(lián)在正總線和接地電源總線之間，并且分布在要被保護的每個I/O電路中。用于在ESD事件過程中和在正常電路工作過程中控制該分立ESD保護電路的觸發(fā)器被置于遠離要被保護的I/O電路的位置處。該遠處的觸發(fā)器電路檢測耦合到任何一個I/O焊盤的正ESD事件，并且在響應中啟動該陣列中的分立ESD。在一個實施例中，該遠處觸發(fā)器電路采用一個電阻器-電容器(RC)瞬時檢測器，其具有設置為超過一個ESD事件的持續(xù)時間的特征RC時間常數(shù)(一般為幾微秒)。由于需要大的基片面積來獲得該RC時間常數(shù)，因此這對于用一個遠處觸發(fā)器電路來控制多個分布式ESD保護電路是具有高面積效率的。
在一個實施例中，該分立ESD保護電路和遠處觸發(fā)器電路耦合在正電源總線和接地電源總線之間，它們分別連接到該IC外部的一個電源。在另一個實施例中，正總線可以不直接連接到外部電源總線。該正總線可以被稱為VDD總線或者ESD總線。接地電源總線，也被稱為VSS總線，可以連接到硅基片，以使得該基片與VSS總線金屬相并聯(lián)。
在本發(fā)明的一個實施例中，具有VSS電源總線和ESD總線的集成電路包括連接到ESD總線和VSS電源總線的多個輸入/輸出(I/O)焊盤，以及多個分立晶體管，其中每個分立晶體管連接到一個相應的I/O焊盤。該多個分立晶體管響應在多個I/O焊盤的至少一個焊盤上的ESD事件而并聯(lián)地工作，以對多個I/O焊盤提供ESD保護。
在另一個實施例中，用于ESD保護具有VSS電源總線和ESD總線包括連接到ESD總線和VSS電源總線的多個I/O電路以及多個分布式晶體管。多個I/O電路中的每個電路包括多個分布式晶體管之一，以及每個晶體管具有連接到ESD總線的第一電流電極、連接到VSS總線的第二電流電極、以及控制電極。該分布式晶體管電路進一步包括對應于多個分布式晶體管的觸發(fā)器電路，其具有連接到ESD總線的第一端和通過一個觸發(fā)器總線連接到該分布式晶體管的每個控制電極的第二端。
在許多ESD保護方案中，該I/O電路ESD的穩(wěn)定性取決于在測試中I/O焊盤與很少設置的集中ESD箝位電路之間的ESD總線電阻。但是，通過把該分立ESD保護電路分布在要被保護的所有I/O焊盤中，ESD的穩(wěn)定性很少在焊盤與焊盤之間發(fā)生變化。當任何I/O焊盤經(jīng)歷相對于接地的VSS的正ESD事件時，位于多個I/O電路的每個電路處的分立ESD保護電路并聯(lián)地導通。在I/O的大電路組中，聚集在被作用的I/O焊盤的1歐姆的ESD總線電阻中的ESD保護電流傾向于把大部分ESD電流旁路。但是，與被作用的I/O焊盤的位置無關，在該陣列中的多個分立ESD保護電路前后進行工作，以提供ESD總線和VSS總線之間低電阻的主要路徑。分立保護器件的累積效果使得多個小的器件能夠處理非常大的ESD電流。
本發(fā)明的一些實施例的優(yōu)點在于利用分離的遠處觸發(fā)器電路的每個分立ESD保護電路占據(jù)較小的基片面積。分立ESD保護電流一般僅僅占據(jù)現(xiàn)有的集中ESD箝位電路的面積的10％或更少。該面積足夠小，使得該分立ESD保護電路可以容易地配合到該I/O電路區(qū)域中，而僅僅對整個IC面積具有最小的影響。
圖3示出本發(fā)明的一個實施例，其中在集成電路31中提供ESD保護。該集成電路31包括各種電路部分，包括I/O電路30、32和36以及遠處觸發(fā)器電路37。這些電路部分的每一個都連接在正ESD總線48和接地VSS總線43之間。串聯(lián)電阻R1、R2和Rn在每個I/O電路的ESD總線48上示出。每個電阻器表示兩個相鄰I/O電路之間的ESD總線48的片段的分布式寄生金屬電阻器。除了圖3中所示的I/O電路30、32和36以及電阻器R1、R2和Rn之外，可變數(shù)目的額外I/O電路和VDD總線電阻器可以置于I/O電路32和36之間。其它實施例甚至可以包括比圖3中所示更少的I/O電路。
I/O電路30包括連接在I/O焊盤38與ESD總線48之間的輸出緩沖器PMOSFET 49和二極管46，以及連接在I/O焊盤38與VSS總線43之間的輸出緩沖器NMOSFET 41和二極管45。I/O電路30進一步包括連接在ESD總線48和VSS總線43之間的分立ESD保護電路39。在該實施例中，分立ESD保護電路39包括第一緩沖器電路42和NMOSFET40。NMOSFET 40的漏極連接到ESD總線48，而源極連接到VSS總線43。另一個實施例可以用其它類型的晶體管來取代該NMOSFET 40。第一緩沖器電路42由連接到觸發(fā)器總線47的輸入和連接到NMOSFET 40的控制端的輸出所構成。在ESD事件過程中，該分立ESD保護電路39提供ESD總線48和VSS總線43之間的直接路徑。請注意，包含在每個I/O電路中的分立ESD保護電路39相并聯(lián)，以提供與經(jīng)受ESD事件的I/O焊盤無關的分布式ESD保護。I/O電路32和36類似于I/O電路30。在該實施例中，它們包括與I/O電路30中相同的電路結構，如圖3中所示。
包含在I/O電路30、32和36中的每個ESD保護電路，例如ESD保護電路39，通過把遠處觸發(fā)器電路37的輸出連接到ESD保護電路39的輸入的觸發(fā)器總線47由遠處觸發(fā)器電路37所控制。在本發(fā)明的實施例中，遠處ESD觸發(fā)器電路37包括RC瞬時檢測器56，其中包括電阻元件54和電容元件52以及第二緩沖器電路50。電阻元件54連接在VSS總線43和節(jié)點55之間。電容元件52連接在節(jié)點55和ESD總線48之間。
第二緩沖器電路50用于把由RC瞬時檢測器56所產(chǎn)生的微弱信號放大到足以驅(qū)動觸發(fā)器總線47的信號電平。這可以通過例如用于一系列的一個或多個反向緩沖器級的普通電路裝置來實現(xiàn)。位于分立ESD保護電路的每個電路中的第一緩沖器電路，例如第一緩沖器電路42，用于把在觸發(fā)器總線47上的信號放大到足以在ESD事件過程中啟動NMOSFET 40的信號電平。利用如圖3中所示構造的電阻元件54和電容元件52，第一和第二緩沖器電路一同可以利用偶數(shù)的反相緩沖器級。
在圖3中的集成電路31的另一個實施例中，電阻元件54和電容元件52可以相對于節(jié)點55倒置，從而電阻元件連接到ESD總線48，以及電容元件連接到VSS總線43。利用按照各種方式構造的RC瞬時檢測器56，第一和第二緩沖器電路一同可以利用奇數(shù)的反相緩沖器。
在圖3的集成電路的另一個實施例中，第一和第二緩沖器電路可以融合到單個有效緩沖器電路中，并且置于遠處觸發(fā)器電路37內(nèi)。在該實施例中，I/O電路30、32和36的分立ESD保護電路將僅僅包括NMOSFET，并且不包括第一緩沖器電路。例如，ESD保護電路39將僅僅包括NMOSFET 40，并且觸發(fā)器總線47連接到NMOSFET 40的控制端。
在許多ESD保護方案中(例如參照圖1和2所述的方案)，在集成電路中的ESD事件導致電流從ESD事件所作用的I/O焊盤流到單個大ESD箝位電路。根據(jù)ESD箝位電路與所作用的I/O焊盤的接近程度，ESD總線的電阻可能實際導致不能接受的電壓升高。相反，本發(fā)明的實施例用接近于每個I/O焊盤的分立的較小ESD保護電路來取代單個較大或集中的ESD箝位電路，并且保持該觸發(fā)器電路在一個遠處位置。具有分立保護電路的ESD保護系統(tǒng)類似于單個大保護網(wǎng)絡和有效地發(fā)揮作用，其中局部的分立ESD保護電路的累積效果導致增加集成電路的保護。與集中ESD保護方案相比，使多個分立ESD保護電路接近于每個I/O焊盤，大大地減小了對ESD總線電阻的限制。本發(fā)明的一些實施例的優(yōu)點在于該ESD總線可以被設計為比集中ESD方法更小(更加耐用)，以對每個I/O電路獲得穩(wěn)定的ESD保護。
在一個實施例中，在圖3中的NMOSFET具有最多接近于300微米的溝道寬度，以及最多大約0.6微米的溝道長度。用于兩個相鄰I/O電路(沒有在圖3中具體示出)之間的觸發(fā)器總線47的每個片段的寄生金屬電阻大約為5歐。對于兩個相鄰I/O電路之間的每個ESD總線片段的寄生金屬電阻(Rn)大約為0.25歐。因此，總共9個ESD保護電路，具有2700微米的累積NMOSFET 40溝道寬度，存在于任何被作用的I/O焊盤的1歐姆的ESD總線電阻中。該總數(shù)包括被作用的I/O焊盤附近的ESD保護電路加上沿著ESD總線的任何方向上的4個ESD保護電路。
在一個實施例中，ESD保護電路39的MOSFET 40具有大約250微米的柵極尺寸以及大約0.5微米的溝道長度。在該實施例中，被ESD事件作用的焊盤受到在大約1歐的ESD總線電阻內(nèi)具有2250微米器件寬度以及具有0.5微米的溝道長度的有效ESD保護。因此，本發(fā)明的實施例提供較小的保護電路網(wǎng)絡，其可以沿著電阻ESD總線分布，并且對經(jīng)受ESD事件的任何I/O焊盤提供穩(wěn)定的ESD保護。
除了如圖3中所示在I/O電路中的設置之外，分立ESD保護電路39還可以置于電源焊盤上，在置于I/O或電源焊盤之間的單元中，或者在任何可以獲得適當?shù)目臻g的地方。一個目的是提供廣泛地沿著ESD總線分布的ESD保護電路，從而任何被作用的I/O焊盤將受到在1歐的ESD總線金屬內(nèi)的多個ESD保護電路的保護。如圖3中所示的遠處觸發(fā)器電路37可以置于電源焊盤處，在I/O或電源焊盤之間的單元中，或者在任何可以獲得適當空間的地方。本發(fā)明的實施例使得ESD保護方案可以獨立應用和設計，并且可以在標準的單元設計方法中實現(xiàn)。該分立ESD保護電路39可以由ESD總線48所形成，從而不會增加集成電路的面積。當置于焊盤的邊緣處時，ESD保護電路39可以形成在雙層金屬中，甚至在3層金屬中。
在圖4中示出本發(fā)明的另一個實施例。該集成電路60包括各種電路部分，包括I/O電路62、64和66以及遠處觸發(fā)器電路68。這些電路部分的每一個都連接在正ESD總線70和接地VSS總線72之間。串聯(lián)電阻R1、R2和Rn在每個I/O電路的ESD總線上示出。每個電阻器表示兩個相鄰I/O電路之間的ESD總線的片段的分布式寄生金屬電阻器。除了圖4中所示的I/O電路和電阻器之外，可變數(shù)目的額外I/O電路和VDD總線電阻器可以置于I/O電路64和66之間。I/O電路62包括連接在I/O焊盤74與ESD總線70之間的輸出緩沖器PMOSFET 76和二極管80，以及連接在I/O焊盤74與VSS總線72之間的輸出緩沖器NMOSFET 78和二極管82。I/O電路62進一步包括連接在ESD總線70和VSS總線72之間的分立ESD保護電路89。在該實施例中，分立ESD保護電路89包括第一緩沖器電路86、NMOSFET 88以及一個電容元件84。緩沖器電路85由連接到觸發(fā)器總線71的輸入和連接到NMOSFET 88的控制端的輸出所構成。NMOSFET 88的漏極連接到ESD總線70，而源極連接到VSS總線72。在另一個實施例中，可以用其它類型的晶體管來取代該NMOSFET。電容元件84連接在觸發(fā)器總線71和VSS總線72之間。在ESD事件過程中，分立ESD保護電路89提供ESD總線70與VSS總線72之間的直接電流路徑。I/O電路64和66類似于I/O電路62，保括與I/O電路62相同的電路結構，如圖4中所示。請注意，包含在每個I/O電路62、64和66中的例如ESD保護電路89這樣的分立ESD保護電路相并聯(lián)，以提供與被作用ESD事件的I/O焊盤無關的分布式ESD保護。
包含在I/O電路62、64和66中的每個ESD保護電路被遠處觸發(fā)器電路68通過把遠處觸發(fā)器電路68的輸出連接到每個ESD保護電路的輸入的觸發(fā)器總線71進行控制。在本實施例中，遠處ESD觸發(fā)器電路68包括一個RC瞬時檢測器，其由電阻元件92和電容元件90所構成。電阻元件92連接在ESD總線和節(jié)點95之間。電容連接90連接在節(jié)點95和VSS總線之間。節(jié)點95連接到觸發(fā)器總線71。
在每個分立ESD保護電路中的電容元件84、96和94分別連接在觸發(fā)器總線71和VSS總線72之間，與電容元件90相并聯(lián)，并且用于增加在遠處觸發(fā)器電路68中的RC瞬時檢測器的有效RC時間常數(shù)。電容器90因此可以隨意減小尺寸，從而與沿著觸發(fā)器總線71分布的其它電容元件84、96和94前后工作的電容元件90和電阻器92產(chǎn)生所需的RC時間常數(shù)。在另一個實施例中，可以完全取消電容元件90，由沿著觸發(fā)器總線分布的電阻器92和電容元件84、96和94形成RC瞬時檢測器。
該緩沖器電路86用于把通過觸發(fā)器總線71由RC瞬時檢測器所產(chǎn)生的微弱信號放大到足以驅(qū)動NMOSFET 88的控制端的信號電平。該緩沖器電路可以用普通的電路裝置來實現(xiàn)，例如采用串聯(lián)的一個、三個或五個反相緩沖器級。
本發(fā)明的實施例提供一種ESD保護網(wǎng)絡，其中一個分立ESD保護電路的陣列并聯(lián)在正總線和接地電源總線之間，并且沿著要被保護的每個I/O電路而分布。用于在ESD時間過程中和正常電路工作過程中控制該分立ESD保護電路的觸發(fā)器被置于遠離要被保護的I/O電路的位置處。因此在任何被作用的I/O焊盤和把ESD電流無害地旁路到VSS所需的累積ESD保護電路之間的有效ESD總線電阻被減小。這獲得同樣保護在一個IC中的所有I/O電路的一個模塊空間效率的ESD保護方案。
在上述說明書中，本發(fā)明已經(jīng)參照具體實施例進行描述。但是本領域的普通技術人員將認識到可以做出任何改變和變化而不脫離在下文的權利要求中給出的本發(fā)明的范圍。相應地，說明書和附圖被認為是說明性而非限制性的，并且所有這種改變被包含在本發(fā)明的范圍內(nèi)。
在下文已經(jīng)參照具體實施例描述效果、優(yōu)點和對問題的解決方案。但是，這些效果、優(yōu)點、解決方案以及可以產(chǎn)生該效果、優(yōu)點或解決方案的任何元件不是任何或所有權利要求的關鍵、必要或本質(zhì)特征或元件。如下文中所用，術語“包括”、“包含”或者任何其變型是非排它性的包含，例如包含一系列要素的工藝、方法、產(chǎn)品或裝置不僅僅是包含這些要素，而且還可以包含其它沒有明確列出的或者這種工藝、方法、產(chǎn)品或裝置所固有的其它要素。
權利要求
1.一種集成電路，其具有VSS電源總線(43或72)以及靜電放電(ESD)總線(48或70)，其中包括連接到ESD總線和VSS電源總線的多個輸入/輸出(I/O)焊盤(38或74)；以及多個分立晶體管(40或88)，其中每個分立晶體管連接到相應的I/O焊盤；以及多個分立晶體管響應在多個I/O焊盤的至少一個焊盤上的ESD事件而并聯(lián)地工作，以對多個I/O焊盤提供ESD保護。
2.根據(jù)權利要求1所述的集成電路，其中多個分立晶體管的每一個包括第一電流電極，第二電流電極、以及控制電極，其中第一電流電極連接到ESD總線，以及第二電流電極連接到VSS電源總線；該集成電路進一步包括一個遠處觸發(fā)器電路(37或68)，其具有連接到ESD總線的第一端和通過觸發(fā)器總線連接到多個分立晶體管的每個控制電極的第二端。
3.根據(jù)權利要求2所述的集成電路，其中該集成電路進一步包括連接在觸發(fā)器總線(47)和遠處觸發(fā)器電路的第二端(55)之間的緩沖器電路(50)。
4.根據(jù)權利要求2所述的集成電路，其中進一步包括多個緩沖器電路(42或86)，其中多個緩沖器電路的每一個連接在觸發(fā)器總線(47或71)與多個分立晶體管(40或88)的至少一個晶體管的控制電極之間。
5.根據(jù)權利要求2所述的集成電路，其中進一步包括多個電容元件(84)，其中多個電容元件中的每個電容元件具有連接到多個分立晶體管的至少一個晶體管的控制電極的第一端以及連接到VSS電源總線的第二端。
6.根據(jù)權利要求1所述的集成電路，其中在出現(xiàn)ESD事件時，多個分立晶體管提供主要放電路徑。
7.一種用于靜電放電(ESD)保護的分布式晶體管電路，其具有VSS電源總線(43或72)以及靜電放電(ESD)總線(48或70)，其中包括連接到ESD總線和VSS電源總線的多個輸入/輸出(I/O)焊盤(30、32、36或62、64、66)；多個分布式晶體管(40或88)，其中該多個I/O電路的每一個包括多個分布式晶體管中的一個，以及每個分布式晶體管具有連接到ESD總線的第一電流電極、連接到VSS總線的第二電流電極、和控制電極；以及對應于多個分布式晶體管的觸發(fā)器電路(37或68)，其具有連接到ESD總線的第一端，以及通過觸發(fā)器總線(47或71)連接到分布式晶體管的每個控制電極的第二端。
8.根據(jù)權利要求7所述的電路，其中進一步包括多個緩沖器電路(42或86)，其中每個緩沖器電路連接在相應的分布式晶體管(40或88)的控制電極與觸發(fā)器總線(47或71)之間。
9.根據(jù)權利要求7所述的電路，其中進一步包括多個電容元件(84)，其中多個電容元件的每個電容元件具有連接到多個分布式晶體管的至少一個晶體管的控制電極的第一端以及連接到VSS電源總線的第二端。
10.根據(jù)權利要求7所述的電路，其中多個分布式晶體管并聯(lián)地工作，并且在出現(xiàn)ESD事件時通過主要放電路徑提供ESD保護。
全文摘要
在此公開一種ESD保護電路(39)，其連接到集成電路(31)的多個I/O電路(30、32、36)的每一個電路。該ESD保護電路包括MOSFET晶體管(40)，以在出現(xiàn)ESD事件時提供最初的ESD保護。在一個實施例中，MOSFET晶體管的控制電極連接到第一總線電路(42)。集成電路(31)包括通過觸發(fā)器總線(47)連接到ESD保護電路的遠處觸發(fā)器電路(37)。該分立ESD保護電路并聯(lián)地工作，以在出現(xiàn)ESD事件時對I/O電路(30、32和36)提供ESD保護。
文檔編號H03K19/003GK1426601SQ01807873
公開日2003年6月25日 申請日期2001年4月4日 優(yōu)先權日2000年4月10日
發(fā)明者弗吉奧·塔科達, 詹姆斯·W·米勒 申請人:摩托羅拉公司