專利名稱：降低功率損耗的分頻器、基于該分頻器的裝置以及高功率效率分頻器的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分頻器、裝置及分頻方法，更具體地說(shuō)，本發(fā)明涉及分頻器結(jié)構(gòu)、電路技術(shù)及基于拉鏈?zhǔn)椒诸l器結(jié)構(gòu)的方法。
近年來(lái)，在射頻(RF)設(shè)計(jì)中朝使用標(biāo)準(zhǔn)互補(bǔ)金屬氧化半導(dǎo)體(CMOS)單片收發(fā)器做出了不少努力。特別是分頻器和頻率合成器(收發(fā)器中的關(guān)鍵構(gòu)件之一)的CMOS實(shí)現(xiàn)方案受到了許多關(guān)注。這方面最值得注意的趨勢(shì)是鏈?zhǔn)椒诸l器結(jié)構(gòu)和所謂的電流開關(guān)邏輯電路(CML)。
已知的鏈?zhǔn)椒诸l器包括一連串具有相同電路的2/3分頻單元。


圖1中示出傳統(tǒng)的2/3分頻單元10，它具有五個(gè)端子11-15時(shí)鐘輸入端(CKin)11、分頻后時(shí)鐘輸出端(CKout)12、模式控制輸入端(MDin)13、模式控制輸出端(MDout)14以及編程輸入端(P)15。每個(gè)2/3分頻單元10都由兩個(gè)電路塊組成用2或3分頻的預(yù)定標(biāo)器邏輯塊16，它由稱為周期結(jié)束邏輯17的另一塊所產(chǎn)生的吞并(swallow)信號(hào)(SW)所控制。
當(dāng)在編程輸入端15施加編程位P＝0(MDin＝1或MDin＝0)時(shí)，則單元10用2分頻，而當(dāng)P＝1并且MDin＝1時(shí)，它用3分頻。
2/3分頻單元通常在CML中實(shí)現(xiàn)。基本CML邏輯電路包括幾個(gè)堆疊的差動(dòng)對(duì)、兩個(gè)電阻式或有源負(fù)載以及一個(gè)尾(tail)電流源。取決于輸入邏輯狀態(tài)，讓尾電流在CML邏輯電路內(nèi)的改道使得兩個(gè)負(fù)載上的電壓下降準(zhǔn)確地表示所需的邏輯功能。在這樣的電路操作中，每個(gè)差動(dòng)對(duì)中的金屬氧化半導(dǎo)體(MOS)晶體管僅作為開關(guān)工作。CML邏輯電路的電流消耗由尾電流所決定，與輸入頻率無(wú)關(guān)，也不受輸入信號(hào)是否存在的影響。
已知的包括一連串六個(gè)2/3分頻單元21-26的分頻器20的示例描繪在圖2A中。分頻器20能夠以GHz范圍內(nèi)的輸入時(shí)鐘頻率(CK1)工作。圖2B顯示分頻器20的終端信號(hào)。時(shí)鐘輸入和時(shí)鐘輸出信號(hào)描繪在圖2B左側(cè)的曲線中，而模式控制信號(hào)描述在右側(cè)。因分頻器20是在CML中實(shí)現(xiàn)的，所以本例中時(shí)鐘輸入和時(shí)鐘輸出信號(hào)的幅度范圍在-500mV和+500mV之間(正負(fù)峰值之間)。在本示例中，在大部分時(shí)間內(nèi)，單元21-26用2來(lái)分頻其時(shí)鐘輸入。若分頻比為3，則脈寬較寬，如圖2B左邊可見。舉例來(lái)說(shuō)，對(duì)于信號(hào)CK3，在時(shí)間t1和t2，分頻比為3。這是因?yàn)槎M(jìn)制字P＝111111加到編程輸入端。若編程輸入總是邏輯＂1＂，單個(gè)單元21-26的分頻比僅由后一單元向前一單元發(fā)出的模式控制信號(hào)(MD)來(lái)決定。
如圖右側(cè)所示，這些模式控制信號(hào)(MD)通常在狀態(tài)30，代表邏輯＂0＂。僅在很短的時(shí)段中，所述模式控制信號(hào)采取代表邏輯＂1＂的狀態(tài)31。對(duì)于一連串單元中前幾個(gè)單元來(lái)說(shuō)尤其如此。
美國(guó)專利5581214中說(shuō)明了另一個(gè)分頻器。此分頻器基于傳統(tǒng)的分頻器結(jié)構(gòu)，它不同于鏈?zhǔn)椒诸l器結(jié)構(gòu)，當(dāng)不需要時(shí)可以斷開。將分頻器接通和斷開嚴(yán)格地將其應(yīng)用限制于時(shí)分應(yīng)用或諸如此類的應(yīng)用中。若該美國(guó)專利中所提的分頻器保持接通，則達(dá)不到節(jié)電目的。若將該分頻器電路斷開，則將減少功率消耗，但分頻器同時(shí)也停止工作。該分頻器的另外特征在于整個(gè)預(yù)定標(biāo)器邏輯可在接通和斷開之間切換。該分頻器由外部的接通/斷開信號(hào)所控制。據(jù)估計(jì)，美國(guó)專利中所提的該分頻器僅可節(jié)約百分之幾的功率。
許多系統(tǒng)和裝置(如移動(dòng)電話、個(gè)人數(shù)字助理、掌上電腦等)因它們依賴電池這一事實(shí)而具有很有限的功率。
工作在GHz或更高頻率的分頻器不可避免地要消耗許多功率，通常是幾毫安。因此，分頻器的功率消耗是一項(xiàng)重要的性能參數(shù)，若想要在有限資源的系統(tǒng)和設(shè)備中利用它們的話。
因此，本發(fā)明的一個(gè)目的是提供大大降低功率消耗和提高功率效率的分頻器。
本文提供一種新穎的分頻器結(jié)構(gòu)及新穎的電路技術(shù)和方法，它允許節(jié)約功率。此新穎的結(jié)構(gòu)和技術(shù)基于已知的鏈?zhǔn)椒诸l器結(jié)構(gòu)，并結(jié)合電流開關(guān)邏輯(CML)。
本文提供的分頻器結(jié)構(gòu)允許減少功率達(dá)50％甚至更多。該創(chuàng)造性概念的優(yōu)選的實(shí)現(xiàn)方案確保任何時(shí)候都進(jìn)行正確的邏輯操作，即，無(wú)論尾電流是接通還是斷開。
根據(jù)本發(fā)明，該分頻器僅有一些分電路在接通和斷開之間切換。
根據(jù)本發(fā)明，接通時(shí)間是參考周期的一小部分。
接通/斷開周期是固定的并且等于分頻器的輸出頻率周期。
根據(jù)本發(fā)明，接通/斷開信號(hào)由分頻器自身產(chǎn)生。
本發(fā)明的一個(gè)優(yōu)點(diǎn)是不管分頻器是處在接通模式或斷開模式，它們都仍然是可操作的。
按照本發(fā)明，節(jié)電可以達(dá)到50％、甚至超過(guò)50％。因此顯著地提高了功率效率。
有關(guān)本發(fā)明的更加完整說(shuō)明，以及其中的另外目的和優(yōu)點(diǎn)，請(qǐng)結(jié)合附圖參考以下描述，附圖中圖1是傳統(tǒng)的2/3分頻單元，它包括兩個(gè)邏輯塊。
圖2A是傳統(tǒng)的鏈?zhǔn)椒诸l器結(jié)構(gòu)，它包括六個(gè)2/3分頻單元。
圖2B描繪圖2A的傳統(tǒng)鏈?zhǔn)椒诸l器結(jié)構(gòu)的時(shí)鐘信號(hào)和模式控制信號(hào)。
圖3是根據(jù)本發(fā)明的裝置的原理圖。
圖4A是根據(jù)本發(fā)明的圖3的裝置構(gòu)件的原理圖。
圖4B是描繪各種信號(hào)波形的波形圖。
圖5A是根據(jù)本發(fā)明的用于給圖3中裝置的某些分頻單元加偏壓的構(gòu)件的原理圖。
圖5B描繪漏極電流I1、I2和I3以及信號(hào)Cbs。
圖6A是根據(jù)本發(fā)明的分頻單元的原理圖。
圖6B定義電壓VH和VL。
圖6C是根據(jù)本發(fā)明的多路復(fù)用器示意圖，它可以用于圖6A的分頻單元中。
為簡(jiǎn)單起見，在各個(gè)圖中以單端信號(hào)線的形式表示各信號(hào)線。事實(shí)上，所有信號(hào)都是差動(dòng)的，這意味著實(shí)際上有兩根信號(hào)線。
如圖2B所示，預(yù)定標(biāo)器塊16的輸出比周期結(jié)束邏輯17更經(jīng)常地改變其邏輯狀態(tài)，后者在一個(gè)輸出周期32內(nèi)僅改變一次。在一個(gè)輸出周期32內(nèi)的多半時(shí)間內(nèi)，模式控制信號(hào)(MD)保持為邏輯0，僅在每個(gè)周期結(jié)束時(shí)的一小部分時(shí)間改變?yōu)檫壿?。
每個(gè)單元中的預(yù)定標(biāo)器塊16和周期結(jié)束邏輯塊17包括在CML中實(shí)現(xiàn)的鎖存器。這些鎖存器由該單元10的相同輸入時(shí)鐘(CKin)觸發(fā)，因此具有相同的開關(guān)動(dòng)作。
這番觀察引出了本發(fā)明的基本思想，即用可切換的電流來(lái)代替周期結(jié)束邏輯17中的恒定尾電流，方法是在輸出周期32中的大部分時(shí)間斷開那些尾電流，而僅在需要它們?yōu)榍耙粏卧a(chǎn)生模式控制信號(hào)(脈沖)并且為相同單元中預(yù)定標(biāo)器邏輯16產(chǎn)生吞并信號(hào)(SW)時(shí)才接通。為使操作正確，當(dāng)斷開尾電流時(shí)，必須維持這些信號(hào)的狀態(tài)。這樣做可以將周期結(jié)束塊17的電流消耗在大分頻比的情況下減少到幾乎為零。
當(dāng)沿著所述鏈每個(gè)單元之后的輸入頻率以至少2的因子減少(取決于編程輸入端15和模式控制輸入端13的狀態(tài))時(shí)，尾電流通常也大致沿著所述鏈一個(gè)單元接一個(gè)單元地以相同因子遞減。這意味著最大的節(jié)電潛力來(lái)自于最前面的單元(即圖2A中左邊的單元)，那兒的尾電流最高。
為進(jìn)行比較，此處所提的改進(jìn)分頻器結(jié)構(gòu)40將用也包含總共六個(gè)分頻單元41-46的設(shè)計(jì)實(shí)例加以說(shuō)明。如圖3中所詳述，此新穎的分頻器40包括控制塊47、開關(guān)偏壓塊48、在前端的三個(gè)改進(jìn)的2/3分頻單元41、42和43以及在后端的三個(gè)傳統(tǒng)的2/3分頻單元44、45和46(如圖2A)。改進(jìn)的單元41、42和43允許斷開周期結(jié)束邏輯電路的偏壓電流、同時(shí)確保維持正確的邏輯狀態(tài)。
在圖3中，三個(gè)信號(hào)來(lái)自CK4和MD4并饋送到控制塊47以控制前三個(gè)單元41、42和43的工作。在本示例中，第一個(gè)分頻單元41接收4GHz的時(shí)鐘輸入(CK1)，第二個(gè)分頻單元42接收大致為2GHz的時(shí)鐘輸入(CK2)，而第三個(gè)分頻單元43接收大致為1GHz的時(shí)鐘輸入(CK3)。當(dāng)然，這些信號(hào)也可由其他端子信號(hào)(經(jīng)250MHz單元后)或許多端子信號(hào)的組合產(chǎn)生。一般地，最好不要用太接近最后單元46的那些單元的端子產(chǎn)生的信號(hào)，以取得最大可能的電源節(jié)省。這將會(huì)在最后面更加清楚。本實(shí)施例中的控制塊47產(chǎn)生三個(gè)控制信號(hào)，用Cbs、Cmx及Cmx表示。Cbs專用來(lái)控制對(duì)前三個(gè)分頻單元41、42及43中周期結(jié)束塊施加偏壓的電流。應(yīng)當(dāng)指出，這三個(gè)信號(hào)是干線至干線信號(hào)，它具有0V和源電壓VDD值之間的幅度。當(dāng)Cbs為“低”(即接近0V)時(shí)，前三個(gè)單元41-43中每一個(gè)的周期結(jié)束塊的偏壓電流將斷開，而當(dāng)Cbs為“高”(即接近VDD)時(shí)，偏壓電流接通。因此，在Cbs＝1的期間，圖3的新電路40工作方式與圖2A的傳統(tǒng)電路20的方式完全相同。
這樣組合前三個(gè)單元41-43中每一個(gè)的周期結(jié)束塊、使得圖3的新分頻器40工作方式也與圖2A的工作方式相同，雖然斷開了尾電流。Cmx是Cmx的反向信號(hào)。
圖4A顯示了許多可能的電路方案之一的非常健壯的控制電路47，它將功率和面積方面的開銷維持在最小值?？刂品诸l單元41-43的控制信號(hào)來(lái)自于差動(dòng)模式控制信號(hào)MD4、MD4及時(shí)鐘信號(hào)CK4、CK4，它經(jīng)由兩個(gè)CML至R2R(干線至干線)變換器70、71(也稱為差動(dòng)至單端變換器)，隨后經(jīng)傳統(tǒng)的邏輯部件。本實(shí)施例中的該傳統(tǒng)邏輯部件包括兩個(gè)D觸發(fā)器(DFF)72、73、反相器74、兩個(gè)“或”柵極75、76及“與”柵極77，如圖4A所描繪。工作原理很直接，在圖4B的左邊顯示波形。并且，在圖4B的右邊是信號(hào)MD0-MD2，正好位于Cmx脈寬的中間。另外，吞并信號(hào)SW1-SW3(圖4B中未顯示)被Cmx和Cmx很好地覆蓋。
通常利用電流反射鏡來(lái)實(shí)現(xiàn)CML電路的電流偏壓，其中輸入偏壓電流通過(guò)二極管連接的MOS晶體管產(chǎn)生偏置電壓。
通過(guò)將相同類型的另一個(gè)晶體管的柵極連接至輸入晶體管的公共柵極和漏極結(jié)點(diǎn)，可以通過(guò)選擇兩個(gè)晶體管的適當(dāng)縱橫比來(lái)產(chǎn)生精確的偏壓電流。在報(bào)告的一些分頻器中，在每個(gè)分頻單元中設(shè)置電流反射鏡，因此在每個(gè)這樣的單元中都需要輸入偏壓電流。在其他一些分頻器中使用了多輸出電流反射鏡，其中整個(gè)分頻器僅需一個(gè)輸入偏壓電流，因而產(chǎn)生較高的功率效率。
控制電路47所產(chǎn)生的信號(hào)Cbs是否必須加到每個(gè)分頻單元顯然取決于實(shí)際的偏壓方案。
圖3顯示通常的偏壓方案。這兒的開關(guān)偏壓塊48包括多輸出電流反射鏡(在本實(shí)施例中是三個(gè)輸出49、50、51)，以便為前三個(gè)分頻單元41-43的周期結(jié)束塊傳遞各自的尾電流。應(yīng)當(dāng)指出，為簡(jiǎn)單起見，前三個(gè)分頻單元41-43的預(yù)定標(biāo)器邏輯塊的偏壓以及其他三個(gè)單元44-46的未顯示于圖3中。
若偏壓在每個(gè)分頻單元中本地進(jìn)行，則必須在每個(gè)單元中實(shí)現(xiàn)開關(guān)偏壓。然后信號(hào)Cbs直接加到每個(gè)分頻單元，如在圖3中的虛線所示。
圖5A中圖解說(shuō)明開關(guān)偏壓塊48的實(shí)現(xiàn)示例。在正常工作中，PU(加電)為0，因此該塊48是可工作的。晶體管P5和N5形成CMOS開關(guān)。當(dāng)端子60處的信號(hào)Cbs＝0時(shí)，CMOS開關(guān)處于接通狀態(tài)，并且晶體管N6接通。沒(méi)有電流流經(jīng)晶體管N1-N3及線路49、50和51進(jìn)入分頻單元41、42和43。
但是，當(dāng)端子60處的信號(hào)Cbs轉(zhuǎn)為1時(shí)，CMOS開關(guān)斷開，并且晶體管N6斷開。如圖5B所示，晶體管N1-N3的漏極電流I1、I2和I3很快達(dá)到其最后值63、64和65，因?yàn)榻Y(jié)點(diǎn)62處的電壓實(shí)際上由電容器C維持不變。
圖2B清楚地顯示所有分頻單元的預(yù)定標(biāo)器邏輯塊一直進(jìn)行輸入時(shí)鐘頻率(CK1-CK7)的分頻(互相參照?qǐng)D2B的左邊)，而來(lái)自周期結(jié)束塊的信號(hào)(MD1-MD6)在一個(gè)周期32期間改變狀態(tài)一次。當(dāng)Cbs＝0的時(shí)間中，在前三個(gè)分頻單元41-43中沒(méi)有周期結(jié)束塊CML電路的偏壓電流。為此，若不采取特別預(yù)防措施，這些分頻單元41-43中的預(yù)定標(biāo)器邏輯塊將不會(huì)正確工作。
在圖6A中給出了根據(jù)本發(fā)明的、確保任何時(shí)候都能正常工作的新分頻單元80。
從圖2B看出，在分頻單元中，僅當(dāng)其模式控制輸入(MDin)變?yōu)檫壿?時(shí)，其模式控制輸出(MDout)才轉(zhuǎn)變?yōu)檫壿?，而在幾乎所有時(shí)間都保持邏輯0。這種觀察結(jié)果使得能夠開發(fā)出圖6A的新分頻單元80，后者用以保證所有時(shí)間都能正確發(fā)揮功能。偏壓管理在之前已詳細(xì)地做了討論，因此為簡(jiǎn)單起見，在圖6A中未顯示它。周期結(jié)束邏輯81包括兩個(gè)“與”鎖存器82和83。第一個(gè)“與，鎖存器82在端子84處為分頻單元80產(chǎn)生模式控制輸出(MDout)信號(hào)，第二個(gè)“與”鎖存器83產(chǎn)生吞并信號(hào)(SW)。此信號(hào)SW用以決定預(yù)定標(biāo)器邏輯塊85是否吞并另外一個(gè)脈沖。添加了兩個(gè)多路復(fù)用器(MUX1和MUX2)，“與”鎖存器82后的MUX1及“與”鎖存器83后的MUX2。當(dāng)端子86處MDin＝0時(shí)，“與”鎖存器82的輸出Q也將為0，同樣MDout＝0。但是，“與”鎖存器83的Q輸出將為邏輯1，意味著將不吞并附加脈沖。為確保Cbs＝0的時(shí)候正確工作，MUX1中的開關(guān)Sp和Sn被切換到2號(hào)電極。完全確定的直流電壓VL和VH連接到電極2，如圖6A所示。一般情況下，這些電壓VL和VH可以非常容易地由電源和電阻器提供。
在傳統(tǒng)的分頻器中，所有輸入信號(hào)(CKin)和輸出信號(hào)(MDout)都具有相同的補(bǔ)償和振幅，如圖6B所示，其中也顯示了VH和VL的定義。注意VH＝Vdd。
在為分頻單元鏈中的前面單元產(chǎn)生MDout之前，Cbs轉(zhuǎn)為1，因而再次接通偏壓電流。當(dāng)Crux設(shè)為邏輯1時(shí)，每個(gè)多路復(fù)用器MUX1和MUX2中的兩個(gè)開關(guān)都切換到1號(hào)電極。在此模式下，圖3中顯示的分頻單元的詳細(xì)連接與圖2A中的那些完全相同，因而確保了相同的功能。
圖6C中作為示例顯示了合適的多路復(fù)用器90。此多路復(fù)用器90可以作為MUX1和/或MUX2使用。多路復(fù)用器90包括兩個(gè)pMOS晶體管對(duì)91和92。
根據(jù)以上所述，前三個(gè)分頻單元41-43中周期結(jié)束邏輯塊基本上具有偏壓電流接通和斷開的兩種工作方式。這兩種方式之間的轉(zhuǎn)換必須要小心管理，以保證所有時(shí)間都能正確工作。這由Cbs和Cmx控制信號(hào)的定時(shí)來(lái)保證。這些信號(hào)的定時(shí)和行為在圖4B中描繪。Cmx的脈寬(PWx)必須大致與MD3(PW3，參照?qǐng)D2B)的脈寬同樣寬，以覆蓋MD1和MD2，并有一些重疊，并且Cbs(PWb)的脈寬也必須覆蓋Cmx和Cmx，并有足夠的重疊，以便考慮到開關(guān)延遲和尾電流穩(wěn)定時(shí)間。
可以使用仿真以確認(rèn)圖3的整個(gè)分頻電路40與圖4B中顯示的控制信號(hào)一起工作良好。
歸功于新分頻單元中尾電流的開關(guān)特性，其功率消耗有了很大減少。假設(shè)每個(gè)分頻單元中的尾電流相同，并且沒(méi)有緩沖器，并進(jìn)而忽略控制塊47的功率開銷，則節(jié)電或功率降低的百分比在37.5％至43.7％的范圍內(nèi)。當(dāng)分頻比變得非常大時(shí)，最大節(jié)電可達(dá)50％。
在某些分頻器電路中，“與”鎖存器比普通鎖存器需要更高的尾電流。在這種情況下，節(jié)電可很容易地超過(guò)50％。
必須指出的是，該提出的結(jié)構(gòu)可以沒(méi)有例外地被應(yīng)用于任何數(shù)量單元的分頻器。
本發(fā)明很適合于在收發(fā)器中使用。本發(fā)明尤其很適合于在單片CMOS收發(fā)器中使用。
根據(jù)本發(fā)明的分頻器可以與其他電路相結(jié)合，以便實(shí)現(xiàn)收發(fā)器、射頻(RF)集成電路(IC)、GSM解決方案、DECT設(shè)備、PCS以及藍(lán)牙解決方案的節(jié)電實(shí)施方案。
應(yīng)當(dāng)指出，本發(fā)明的各種特性(為求簡(jiǎn)潔，在單獨(dú)實(shí)施例的上下文中描述)也可結(jié)合在單個(gè)實(shí)施例中提供。相反地，本發(fā)明的各種特性(為求簡(jiǎn)潔，在單個(gè)實(shí)施例的上下文中描述)也可單獨(dú)提供或以任何合適的子組合方式提供。
在附圖和說(shuō)明書中提出了本發(fā)明的優(yōu)選實(shí)施例，雖然使用了特定術(shù)語(yǔ)，但這樣給出的描述使用的術(shù)語(yǔ)僅是類屬和描述意義上的，而不是為了限制目的。
權(quán)利要求
1.一種包括分頻單元(42)的裝置，它具有預(yù)定標(biāo)器邏輯電路；周期結(jié)束邏輯電路；用于接收具有頻率fn的輸入時(shí)鐘(CKin)的時(shí)鐘輸入端；用于提供具有頻率fm的輸出時(shí)鐘(CKout)給后續(xù)單元(43)的時(shí)鐘輸出端；用于接收來(lái)自所述后續(xù)單元(43)的模式控制輸入信號(hào)(MDin)的模式控制輸入端；以及用于向前面單元(41)提供模式控制輸出信號(hào)(MDout)的模式控制輸出端；其中，所述周期結(jié)束邏輯電路具有可開關(guān)的尾電流源，它允許斷開所述周期結(jié)束邏輯電路的偏壓電流。
2.如權(quán)利要求1所述的裝置，其特征在于包括分頻單元(41-46)的鏈(40)。
3.如權(quán)利要求2所述的裝置，其特征在于待分頻的時(shí)鐘信號(hào)(CK1)可以加到所述鏈的一個(gè)分頻單元(41)的時(shí)鐘輸入端，所述鏈(40)的一個(gè)分頻單元(41)的時(shí)鐘輸出端(CK2)連接到所述鏈(40)的后續(xù)分頻單元(42)的時(shí)鐘輸入端，所述鏈(40)的一個(gè)分頻單元(41)的所述模式控制輸入端(MD1)連接到所述鏈(40)的后續(xù)分頻單元(42)的所述模式控制輸出端。
4.如權(quán)利要求3所述的裝置，其特征在于所述待分頻的時(shí)鐘信號(hào)(CK1)的頻率fn大于所述鏈(40)的一個(gè)分頻單元(41)的所述時(shí)鐘輸出端(CK2)的頻率fm。
5.如權(quán)利要求1、2、3或4所述的裝置，其特征在于所述分頻單元是2/3分頻單元，其中的分頻比(fn/fm)可以在2和3之間切換。
6.如權(quán)利要求1、2或3所述的裝置，其特征在于所述預(yù)定標(biāo)器邏輯電路和所述周期結(jié)束邏輯電路包括在電流開關(guān)邏輯電路(CML)中實(shí)現(xiàn)的鎖存器。
7.如權(quán)利要求6所述的裝置，其特征在于所述預(yù)定標(biāo)器邏輯電路和所述周期結(jié)束邏輯電路的鎖存器由加到所述時(shí)鐘輸入端的相同的輸入時(shí)鐘(CKin)觸發(fā)。
8.如上述權(quán)利要求之一所述的裝置，其特征在于所述可開關(guān)尾電流源在周期的大部分時(shí)間被斷開。
9.如權(quán)利要求1-7之一所述的裝置，其特征在于需要時(shí)接通所述可開關(guān)尾電流源，以便為前面的單元產(chǎn)生模式控制輸出信號(hào)(MDout)。
10.如權(quán)利要求1-7之一所述的裝置，其特征在于需要時(shí)接通所述可開關(guān)尾電流源，以便產(chǎn)生由所述周期結(jié)束邏輯電路提供給所述預(yù)定標(biāo)器邏輯電路的吞并信號(hào)(SW)。
11.如權(quán)利要求10所述的裝置，其特征在于需要時(shí)接通所述可開關(guān)尾電流源，以便產(chǎn)生所述吞并信號(hào)。
12.如上述權(quán)利要求之一所述的裝置，其特征在于包括當(dāng)所述可開關(guān)尾電流源斷開時(shí)、允許維持所述模式控制輸出信號(hào)的狀態(tài)和所述吞并信號(hào)的狀態(tài)的裝置。
13.如權(quán)利要求2所述的裝置，其特征在于所述分頻單元鏈的若干分頻單元包括可開關(guān)尾電流源，那些分頻單元最好位于所述分頻單元鏈的最前端。
14.如上述權(quán)利要求之一所述的裝置，其特征在于包括公共控制塊和公共開關(guān)偏壓塊，它們?cè)试S斷開多個(gè)分頻單元的所述周期結(jié)束邏輯電路的所述偏壓電流。
15.如權(quán)利要求14所述的裝置，其特征在于控制塊產(chǎn)生用來(lái)控制所述偏壓電流的第一控制信號(hào)(Cbs)、第二控制信號(hào)(Cmx)和作為所述第二控制信號(hào)(Cmx)的反相信號(hào)的第三控制信號(hào)(Cmx)。
16.如權(quán)利要求15所述的裝置，其特征在于所述第一控制信號(hào)(Cbs)、所述第二控制信號(hào)(Cmx)和所述第三控制信號(hào)(Cmx)是干線至干線信號(hào)。
17.如權(quán)利要求14所述的裝置，其特征在于所述開關(guān)偏壓塊包括多輸出電流反射鏡，它為要斷開的多個(gè)分頻單元的所述周期結(jié)束邏輯電路輸送所述偏壓電流。
18.如權(quán)利要求2-13之一所述的裝置，其特征在于待斷開的所述每個(gè)分頻單元包括開關(guān)偏壓塊，后者允許斷開相應(yīng)的分頻單元的所述周期結(jié)束邏輯電路的所述編壓電流，并且其中所述裝置還包括公共控制塊。
19.如權(quán)利要求14或18所述的裝置，其特征在于所述公共控制塊處理所述分頻單元鏈內(nèi)不同端子處提供的信號(hào)。
20.如權(quán)利要求2所述的裝置，其特征在于所述分頻單元鏈的每一個(gè)分頻單元包括用于施加二進(jìn)制代碼字(P)的編程輸入端，允許切換所述模式控制輸入信號(hào)(MDin)以及所述分頻單元的分頻比f(wàn)n/fm。
21.如上述權(quán)利要求之一所述的裝置，其特征在于所述待切換的分頻單元包括第一多路復(fù)用器(MUX1)和第二多路復(fù)用器(MUX2)。
22.如權(quán)利要求21所述的裝置，其特征在于所述第一多路復(fù)用器(MUX1)和所述第二多路復(fù)用器(MUX2)包括pMOS晶體管。
23.一種包括根據(jù)上述權(quán)利要求之一的裝置的收發(fā)器、特別是CMOS收發(fā)器。
24.一種帶有限功率資源的裝置，它包括根據(jù)權(quán)利要求1-22之一的裝置。
25.一種用以降低包括分頻單元(80)的裝置的功率消耗的方法，所述分頻單元(80)具有-預(yù)定標(biāo)器邏輯電路；-周期結(jié)束邏輯電路，它具有可開關(guān)的尾電流源，后者允許斷開所述周期結(jié)束邏輯電路的偏壓電流；-用于接收具有頻率fn的輸入時(shí)鐘(CKin)的時(shí)鐘輸入端；-用于提供具有頻率fm的輸出時(shí)鐘(CKout)給后續(xù)單元(43)的時(shí)鐘輸出端；-用于接收來(lái)自所述后續(xù)單元(43)的模式控制輸入信號(hào)(MDin)的模式控制輸入端；以及-用于向前面單元(41)提供模式控制輸出信號(hào)(MDout)的模式控制輸出端；所述方法包括步驟在所述裝置輸出信號(hào)周期的一小部分時(shí)間內(nèi)，斷開所述周期結(jié)束邏輯電路的所述偏壓電流。
26.如權(quán)利要求25所述的方法，其特征在于所述分頻器自身產(chǎn)生接通/斷開信號(hào)，所述接通/斷開信號(hào)被用來(lái)將所述偏壓電流接通和斷開。
全文摘要
包括分頻單元(42)的裝置，所述分頻單元具有預(yù)定標(biāo)器邏輯電路、周期結(jié)束邏輯電路、用于接收頻率為fn的輸入時(shí)鐘(CKin)的時(shí)鐘輸入端、提供頻率為fm的輸出時(shí)鐘(CKout)至后面單元(43)的時(shí)鐘輸出端、用于從后面單元(43)接收模式控制輸入(MDin)信號(hào)的模式控制輸入端以及提供模式控制輸出(MDout)信號(hào)給前面單元(41)的模式控制輸出端。分頻單元(42)的所述周期結(jié)束邏輯電路具有可開關(guān)尾電流源。所述可開關(guān)尾電流源允許斷開所述周期結(jié)束邏輯電路的偏壓電流以節(jié)約功率。
文檔編號(hào)H03K23/64GK1426627SQ01808422
公開日2003年6月25日 申請(qǐng)日期2001年12月18日 優(yōu)先權(quán)日2000年12月22日
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