專利名稱：快速切換輸入緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于半導(dǎo)體裝置的CMOS輸入緩沖器。
背景技術(shù)：
互補(bǔ)金屬氧化半導(dǎo)體(CMOS)輸入緩沖器已于半導(dǎo)體裝置使用多年。輸入緩沖器的一項重要特性為切換時間，即由高狀態(tài)轉(zhuǎn)換至低狀態(tài)所需時間，或反之亦然。
圖1說明用于半導(dǎo)體裝置已有的CMOS反相器輸入緩沖器100的范例。CMOS反相器輸入緩沖器100包含一個P-信道MOSFET晶體管106，亦稱為PMOS晶體管，及一個具互補(bǔ)結(jié)構(gòu)的N-信道MOSFET晶體管108，亦稱為NMOS晶體管。PMOS及NMOS晶體管106、108的柵極與亦稱為輸入終端的輸入節(jié)點102相接。因兩個柵極均與輸入節(jié)點102相接，故輸入信號亦稱為柵極電壓Vg。輸出信號由亦稱為輸出終端的輸出節(jié)點110傳送。輸出節(jié)點110與PMOS及NMOS晶體管106、108的漏極相接。當(dāng)一個低信號，大致上為零電壓，施于輸入節(jié)點102時，PMOS晶體管106啟通，且NMOS晶體管108關(guān)斷，使得輸出節(jié)點110變?yōu)楦郀顟B(tài)。當(dāng)一個高信號，大致上為供給電壓，施于輸入終端102時，PMOS晶體管106被關(guān)斷，且NMOS晶體管108啟通，使得輸出節(jié)點變?yōu)榈蜖顟B(tài)。因為PMOS及NMOS晶體管其中一個維持于關(guān)斷狀態(tài)，則若有任何DC電流消耗亦為微量。
圖2說明已有的CMOS NOR輸入緩沖器200的范例。CMOS NOR輸入緩沖器200包含第一和第二PMOS晶體管210、212，以及第一和第二NMOS晶體管214、216。第二PMOS晶體管212及第一NMOS晶體管214的柵極與輸入節(jié)點202相接。輸出信號由和第二PMOS晶體管212、第一及第二NMOS晶體管214、216漏極相接的輸出節(jié)點220傳送。”電源關(guān)閉”控制信號于控制節(jié)點218接收。控制節(jié)點218與第一PMOS晶體管210以及第二NMOS晶體管216的柵極相接。

發(fā)明內(nèi)容
本發(fā)明為一種用于半導(dǎo)體裝置的輸入緩沖器電路，包含一個PMOS晶體管、一個NMOS晶體管、以及一個上拉電路。上拉電路施加電壓至PMOS晶體管的主體區(qū)域，產(chǎn)生正主體效應(yīng)，當(dāng)輸入緩沖器切換時，此效應(yīng)可暫時降低PMOS晶體管門限電壓絕對值。如此使得輸入緩沖器切換的比已有的輸入緩沖器快速。此輸入緩沖器為反相器、NOR、NAND、或其它輸入緩沖器。


本發(fā)明的描述乃參照附圖。于圖中，相似參考編號表示相同或功能上相似的組件。此外，參考編號最左邊的數(shù)字表示參考編號首次出現(xiàn)的圖標(biāo)。
圖1為已有CMOS反相器輸入緩沖器的圖標(biāo)；圖2為已有CMOS NOR輸入緩沖器的圖標(biāo)；圖3為本發(fā)明關(guān)于CMOS反相器輸入緩沖器實施例的圖標(biāo)；圖4為本發(fā)明關(guān)于CMOS NOR輸入緩沖器實施例的圖標(biāo)；及圖5為本發(fā)明PMOS晶體管實施組件的橫截面圖標(biāo)。
具體實施例方式
用于半導(dǎo)體裝置的輸入裝置，如內(nèi)存裝置SRAM及DRAM，提供高及低輸出狀態(tài)間的快速切換。運(yùn)作于低供給電壓的輸入裝置具低泄漏電流。本發(fā)明可暫時降低截止電壓絕對值，減少切換時間，而不會產(chǎn)生實質(zhì)的泄漏電流。
輸入緩沖器監(jiān)測輸入節(jié)點的信號，且根據(jù)輸入節(jié)點切換輸出節(jié)點。當(dāng)超過輸出節(jié)點的輸入緩沖器及電路運(yùn)作于供給電壓Vcc及接地之間，則于輸入節(jié)點所接收的信號將位于較窄范圍，例如Vih及Vil。Vih表示″高″信號，Vil表示″低″信號。由于線性電容及其它因素，Vil通常高于接地且Vih通常低于供給電壓。
當(dāng)操作于低供給電壓，即使于較慢速度，PMOS晶體管亦傾向切換。低供給電壓為低于3.3伏特，如1.8伏特或1.6伏特的供給電壓。于許多應(yīng)用，電閘運(yùn)作地越快越好。
CMOS設(shè)計的原則為PMOS晶體管比NMOS晶體管″弱″。此乃遷移率因素。因PMOS晶體管的門限電壓絕對值|Vt|相對于NMOS晶體管門限電壓高出許多，輸入緩沖器由″高″至″低″的切換時間通常比由″低″至″高″的切換時間快。門限電壓用以決定輸入線的信號為高或低狀態(tài)。如果降低PMOS晶體管截止電壓絕對值，試圖降低切換速度，則PMOS晶體管的泄漏電流將會產(chǎn)生不希望的增加。本發(fā)明可暫時降低門限電壓絕對值，以減少切換時間，而不會產(chǎn)生實質(zhì)的泄漏電流，如第3至5圖所示。
圖3說明具快速切換及低漏損量的CMOS反相器輸入緩沖器300的范例。CMOS反相器輸入緩沖器300包含一個PMOS晶體管306、一個具互補(bǔ)結(jié)構(gòu)的NMOS晶體管308、一個上拉裝置314、及一個選擇性電容器312。PMOS及NMOS晶體管306、308的柵極與輸入節(jié)點302相接。輸出信號由和PMOS及NMOS晶體管306、308的漏極相接的輸出節(jié)點310傳送。上拉裝置314，例如一個電阻，與供給電壓及PMOS晶體管306的主體相接。
上拉裝置314的電阻取決于輸入緩沖器300的特性和尤其是PMOS晶體管306的特性。例如，電阻值可為1仟歐姆至3000仟歐姆。其它上拉裝置314亦可使用，只要他們提供電壓至PMOS晶體管的主體區(qū)域，例如一個RL電路、一個二極管、或其它裝置。上拉裝置314作為一個充電機(jī)構(gòu)，提供電壓至PMOS晶體管306的主體。
一個選擇性電容器312與PMOS晶體管的柵極及主體相接。當(dāng)PMOS及NMOS晶體管306、308無法提供足夠輸入電容以增加緩沖器的切換時間，則電容器312增加?xùn)艠O電容至輸入緩沖器300。
當(dāng)輸入信號變?yōu)榈?，即輸入?jié)點302接收到Vil，則柵極電容瞬間地使PMOS晶體管306的主體區(qū)域降低。此舉使門限電壓絕對值|vt|降低。因此，PMOS晶體管306變?yōu)椤遢^強(qiáng)″，且電流更快地穿過P-信道。當(dāng)輸出切換為高狀態(tài)后，上拉裝置314對PMOS晶體管306的主體區(qū)域回充電至供給電壓。PMOS晶體管306及上拉裝置314可任意地以不同供給電壓相接。
圖4說明具快速切換及低泄漏電流的CMOS NOR輸入緩沖器400的范例。CMOS NOR輸入緩沖器400包含第一及第二PMOS晶體管410、412，第一及第二NMOS晶體管414、416，第一及第二上拉裝置406、408，以及一個選擇性電容器422。第二PMOS晶體管412及第一NMOS晶體管414的柵極與輸入節(jié)點402相接。輸出信號由和第二PMOS晶體管412、第一及第二NMOS晶體管414、416的漏極相接的輸出節(jié)點420傳送。第一及第二NMOS晶體管414、416的源極與接地端相接。第二PMOS晶體管412的源極與第一PMOS晶體管410的漏極相接。第一PMOS晶體管410的源極與供給電壓404相接。標(biāo)示為″電源關(guān)閉″的控制信號，于控制節(jié)點418接收。控制信號與第一PMOS晶體管410及第二NMOS晶體管416的柵極相接?？刂乒?jié)點418及輸入節(jié)點402為至NOR電路的輸入，而輸出節(jié)點為NOR電路的輸出。
第一上拉裝置406與供給電壓及第一PMOS晶體管410的主體相接。第二上拉裝置408，亦稱上拉電路，與供給電壓404及第二PMOS晶體管412主體相接。上拉裝置406、408的電阻取決于輸入緩沖器400的特性及尤其是其所連接的PMOS晶體管的特性。例如，上拉裝置406、408的電阻可為1仟歐姆至3000仟歐姆。其它數(shù)值亦可接受，取決于輸入緩沖器400的特性。上拉裝置406、408可包含其它電路，只要電路提供電壓至PMOS晶體管410、412的主體區(qū)域，例如一個RL電路、一個RLC電路、一個二極管電路、或其它裝置。此實施例的上拉裝置406、408，乃作為一充電工具，提供電壓至PMOS晶體管410、412主體。于另一實施例，只使用上拉裝置406、408中的一個。
一個選擇性電容器422可加入以增加?xùn)艠O電容。選擇性電容器422與第二PMOS晶體管412的柵極及主體相接。
可選用地，第一PMOS晶體管410及上拉裝置406、408分別與不同供給電壓相接。常見供給電壓為5.0伏特及3.3伏特。本發(fā)明最好使用低功率輸入緩沖器。低功率輸入緩沖器的供給電壓為3.3伏特或更小。例如，供給電壓可約為2.0伏特至1.0伏特。本發(fā)明亦可于其它供給電壓范圍下使用。
圖5為本發(fā)明具體實施組件PMOS晶體管500的橫截面圖。PMOS晶體管500包含一個N-型基板區(qū)域526、一個介電質(zhì)區(qū)域524、兩個P-型區(qū)域518、522，以及一個P-信道區(qū)域520，亦稱為N-井區(qū)域。PMOS晶體管500的外部界面包含一個源極512、一個柵極514、一個漏極516、及一個主體528。PMOS晶體管500具有一個上拉裝置506，其將主體528與于源極節(jié)點504的供給電壓相連接。一個選擇性電容器508將主體528與柵極514相接。柵極514與接收柵極信號的柵極節(jié)點502相接。漏極516與傳送由PMOS晶體管500產(chǎn)生的輸出的漏極節(jié)點510相接。當(dāng)接地時，大致上為零伏特，加至柵極節(jié)點502，無P-信道520產(chǎn)生，漏極516提供微小電流。當(dāng)負(fù)電壓加至柵極節(jié)點502時，電子由表面被排斥，產(chǎn)生P-信道520，此為一傳導(dǎo)區(qū)域，并提供由源極512至漏極516的正電流。
當(dāng)后柵極電壓Vb，及源極電壓Vs的電位差，稱為Vbs，輸入信號電壓負(fù)改變時，將于NMOS晶體管產(chǎn)生主體效應(yīng)現(xiàn)象，并增加NMOS晶體管門限電壓絕對值。對于PMOS晶體管而言，電位差Vbs將正改變，以增加截止電壓絕對值。當(dāng)此現(xiàn)象于NMOS晶體管產(chǎn)生時，柵極對源極的電壓，Vgs下降，NMOS晶體管的驅(qū)動能力下降，以及信號轉(zhuǎn)移電阻增加。此為″負(fù)″主體效應(yīng)現(xiàn)象。本發(fā)明使用稱為″正″主體效應(yīng)的互補(bǔ)現(xiàn)象以暫時降低PMOS晶體管門限電壓絕對值。
上述的輸入緩沖器300(圖3)、400(圖4)具高DC截止電壓，導(dǎo)致較低的泄漏電壓。此外，輸入緩沖器300、400具低AC門限電壓，提供較快切換及較低漏電壓。預(yù)估此輸入緩沖器可于已有的低電壓輸入緩沖器所需時間的約50％至60％內(nèi)，由高切換至低狀態(tài)。
輸入緩沖器500可與數(shù)種裝置一同使用，包括用于計算機(jī)的半導(dǎo)體內(nèi)存、行動電話閃存、邏輯電路、及其它電路。于較佳實施例，輸入緩沖器500與低功率半導(dǎo)體內(nèi)存一同使用。
當(dāng)輸入線由高轉(zhuǎn)換至低狀態(tài)，由邏輯1至邏輯0，柵極電容將瞬間下降。此舉使門限電壓絕對值下降。電流接著較快地穿越P-信道。此舉使輸出電壓Vo，較快地由低切換至高狀態(tài)。主體層的電壓，Vbulk，于輸出節(jié)點510切換至高狀態(tài)后，經(jīng)由上拉裝置506回充至最大供給電壓。選擇性地，加入電容器508，以增加?xùn)艠O電容。
下列方程式描述影響門限電壓絕對值的因素|Vt|＝Vt0+δ*[sqrt(2ΦF+Vbs)-sqrt(2ΦF)]方程式1
其中|Vt|為PMOS晶體管門限電壓絕對值。
Vt0為Vbs＝0時的門限電壓。
δ為基板的偏壓效應(yīng)常數(shù)。此常數(shù)為制造過程的函數(shù)且裝置間有所不同。
ΦF為主體電位。主體電位為制造過程的函數(shù)且裝置間有所不同。
Vbs為主體及源極間的電壓差。
為暫時降低門限電壓絕對值|Vt|，當(dāng)柵極電壓由高至低狀態(tài)，|Vbs|將下降，亦即主體電壓Vb，升高至源極電壓Vs，即主體對源極電壓Vbs為負(fù)。當(dāng)柵極電壓切換至低，主體電壓耦合柵極電壓，并帶至比供給電壓低。此舉暫時降低PMOS晶體管截止電壓絕對值|Vt|，使得輸出電壓Vout切換更快速。
RC電路，例如506及508(圖5)，當(dāng)主體電壓小于源極電壓時，最好調(diào)整以避免閂鎖情形。
雖然圖3至5說明一個反相器及一個NOR輸入緩沖器，但本發(fā)明可與使用于半導(dǎo)體裝置的其它輸入緩沖器一同使用，如內(nèi)存裝置。例如，本發(fā)明可與NAND輸入緩沖器一同使用。
雖然于此顯示及描述較佳實施例，但可知的是他們并非用以限制本揭示，而乃欲包含所有由本發(fā)明權(quán)利要求范圍或相等意義所定義的本發(fā)明精神及范疇內(nèi)的修改、替代方法及裝置。
權(quán)利要求
1.一種用于半導(dǎo)體裝置的輸入緩沖器電路(300)，包含(a)一個輸入節(jié)點(302)；(b)一個輸出節(jié)點(310)；(c)一個具有源極、柵極、漏極、及主體節(jié)點的PMOS晶體管(306)，PMOS晶體管(306)的源極節(jié)點與第一供給電壓(304)相接；(d)一個具有源極、柵極、與漏極節(jié)點的NMOS晶體管(308)，該源極節(jié)點接地；其中該P(yáng)MOS及NMOS晶體管(306、308)的柵極與輸入節(jié)點(302)相接，且PMOS及NMOS晶體管(306、308)的漏極與輸出節(jié)點(310)相接；以及(e)一個上拉電路(314)與PMOS晶體管(306)的主體節(jié)點及第二供給電壓相接。
2.如權(quán)利要求1所述的輸入緩沖器電路(300)，其中該輸入緩沖器電路(300)包含一個低功率輸入緩沖器電路。
3.如權(quán)利要求1所述的輸入緩沖器電路(300)，其中該第一(304)及第二供給電壓提供大致上相同的電壓。
4.如權(quán)利要求1所述的輸入緩沖器電路(300)，其中該第一供給電壓(304)小于或等于1.9伏特。
5.如權(quán)利要求1所述的輸入緩沖器電路(300)，其中該上拉電路(314)包含一個電阻器。
6.如權(quán)利要求1所述的輸入緩沖器電路(300)，更包含一個與PMOS晶體管(306)源極及主體節(jié)點相接的電容器電路(312)。
7.如權(quán)利要求1所述的輸入緩沖器電路(300)，其中該上拉電路(314)降低PMOS晶體管(306)的門限電壓且減少輸入緩沖器電路(300)的切換時間。
8.如權(quán)利要求1所述的輸入緩沖器電路(300)，其中該輸入緩沖器電路(300)包含一個CMOS反相器電路。
9.一種輸入緩沖器電路(400)，包含一個輸入節(jié)點(402)、一個輸出節(jié)點(420)、一個選擇節(jié)點(418)、第一及第二PMOS晶體管(410、412)，每個皆具有源極、柵極、漏極、及主體節(jié)點，其中該第二PMOS晶體管(412)的源極節(jié)點與該第一供給電壓(404)相接，第一及第二NMOS晶體管(414、416)兩者皆具有源極、柵極、與漏極節(jié)點，其中該第一及第二NMOS晶體管(414、416)的源極節(jié)點接地，該第一及第二NMOS晶體管(414、416)的漏極節(jié)點與輸出節(jié)點(420)相接，該第一NMOS晶體管(414)的柵極節(jié)點與輸入節(jié)點(402)相接，且第二NMOS晶體管(416)的柵極節(jié)點與選擇節(jié)點(418)相接，其中該第一PMOS晶體管(410)的漏極節(jié)點與輸出節(jié)點(420)相接，第一PMOS晶體管(410)的柵極與輸入節(jié)點(402)相接，且該第二PMOS晶體管(412)的柵極節(jié)點與選擇節(jié)點(418)相接；其特征為該第一上拉電路(406)與該第一PMOS晶體管(410)的主體節(jié)點相接且該第二供給電壓及該第二上拉電路(408)與該第二PMOS晶體管(412)的該主體節(jié)點及第三供給電壓相接。
10.一種內(nèi)存裝置，包括(a)一個CMOS輸入緩沖器(300)，包含至少一個NMOS晶體管(308)、至少一個與NMOS晶體管(308)相接的PMOS晶體管(306)、及一個連接PMOS晶體管(306)主體節(jié)點至供給電壓(304)的上拉電路(314)；以及(b)一個與CMOS輸入緩沖器(300)相接的內(nèi)存陣列。
全文摘要
一種用于半導(dǎo)體裝置的輸入緩沖器電路(300)，包含一個PMOS晶體管(306)、一個NMOS晶體管(308)、及一個上拉電路(314)。當(dāng)輸入緩沖器(300)切換時，上拉電路(314)施加一電壓至PMOS晶體管(306)主體區(qū)域，產(chǎn)生正主體效應(yīng)，使得PMOS晶體管(306)門限電壓絕對值暫時下降。此舉使輸入緩沖器(300)比已有的輸入緩沖器切換更快速。輸入緩沖器(300)為一個反相器、NOR、NAND、或其它輸入緩沖器。
文檔編號H03K19/017GK1441996SQ01812668
公開日2003年9月10日 申請日期2001年6月29日 優(yōu)先權(quán)日2000年7月14日
發(fā)明者L·可來佛藍(lán)道, K·安古葉 申請人:先進(jìn)微裝置公司