專利名稱：實現(xiàn)帕斯卡三角形數(shù)值運算的裝置的制作方法
技術領域：
本發(fā)明是一種實現(xiàn)N-數(shù)字小數(shù)分頻輸出的相位補償和減小相位抖動的帕斯卡(Pascal)三角形數(shù)值運算電路。
背景技術：
半導體技術的日益成熟和數(shù)字通信的需要，推動了數(shù)字鎖相環(huán)技術的逐漸成熟，但人們對鎖相頻率的要求越來越高，即要求有快速的捕捉功能、較高的鑒相頻率，同時有要求超細的分辨率，良好的信噪比(S/N)和較小的相位抖動。對單環(huán)頻率合成器而言，如果仍采用整數(shù)分頻器已不能滿足應用的需要。近年來人們對單環(huán)合成器普遍采用N-數(shù)字小數(shù)分頻器，根據(jù)系統(tǒng)環(huán)路的要求采用不同的N位小數(shù)(目前技術以達48位)，保證N-數(shù)字小數(shù)系統(tǒng)達到了很精細的頻率分辨率，同時通過控制分頻器的分頻比保持相位檢波器的高工作頻率。頻率分辨率的改善是要付出一定代價的，控制分頻比必然會在輸出產(chǎn)生相位擾動。
根據(jù)帕斯卡(Pascal)三角形數(shù)值運算結果對分頻比進行調整，可以很好實現(xiàn)N-數(shù)字小數(shù)分頻輸出的相位補償和減小相位抖動?？刂品诸l比N，實現(xiàn)減小輸出剩余的相位抖動，(U.s.Patent sep.2，1986 4609881)帕斯卡(Pascal)三角形數(shù)值，即(a-b)n展開項系數(shù)，是一個經(jīng)典的數(shù)學問題，然而它在通信，頻率補償，半導體器件版圖布局布線的優(yōu)化等好多方面都得到廣泛的應用。目前實現(xiàn)帕斯卡(Pascal)三角形數(shù)值運算現(xiàn)有的技術要么用編程查表實現(xiàn)，要么用串行的電路來實現(xiàn)。編程查表方法需要使用CPU，在N-小數(shù)分頻電路中不實用。串行電路雖然速度有所提高，但是還不能滿足小數(shù)分頻電路的快速響應，并且串行電路很復雜，占用很大面積，增加產(chǎn)品的成本。不能很好實現(xiàn)N-數(shù)字小數(shù)分頻輸出的相位補償和減小相位抖動。

發(fā)明內容
(1)發(fā)明目的本發(fā)明的發(fā)明目的是提供一種簡單、并行、快速、易集成、低成本、能實現(xiàn)對N-數(shù)字小數(shù)分頻輸出的相位補償和減小相位抖動的實現(xiàn)帕斯卡三角形數(shù)值運算的裝置。
(2)技術方案本發(fā)明的實現(xiàn)帕斯卡三角形數(shù)值運算的裝置，由多級累加器相串聯(lián)組成，完成多級累加器溢出為輸入的快速帕斯卡三角形(Pascal)數(shù)值運算。其中每一級累加器由延時器、補碼器、全加器所組成，延時器的輸入端接前一級累加器的輸出端，延時器的輸出端接全加器和補碼器的輸入端，全加器的輸入端還分別與補碼器、前一級累加器的輸出端OUTn+1、本級的信號輸入端INn相接；延時器由D觸發(fā)器構成，補碼器由或門和異或門，全加器由全加器電路構成，延時器的輸入端即D觸發(fā)器的輸入端接前一級全加器電路的輸出端，D觸發(fā)器的輸出端與本級全加器電路的輸入端和本級補碼器的或門、異或門的輸入端相接，與門H和兩個兩輸入異或門、兩個三輸入異或門構成末端輔助電路，輸出數(shù)值符號端為“CH”。
在N-數(shù)字小數(shù)分頻器電路中，一個累加器就是一個數(shù)字積分器，可用(1-Z-1)表示。當多個累加器級聯(lián)時，即可表示為(1-Z-1)n，而將(1-Z-1)n展開，其系數(shù)取模即構成如圖三所示序列。在N-數(shù)字小數(shù)分頻器電路中，通過對不同累加器溢出的狀態(tài)，按不同的時間順序，根據(jù)圖三所示帕斯卡(Pascal)三角形數(shù)值進行計算，計算結果對分頻比進行調整，就可以很好實現(xiàn)N-數(shù)字小數(shù)分頻輸出的相位補償和減少相位抖動。
(3)技術效果不同級累加器構成的電路溢出，經(jīng)過帕斯卡(Pascal)三角形數(shù)值進行計算，計算結果對分頻比進行調整以及改善對相位抖動的影響。累加器的不斷溢出互相疊加，相位修正在該周期內更早，更經(jīng)常發(fā)生，最后使相位誤差得到更好的抵消。
實現(xiàn)N-數(shù)字小數(shù)分頻器輸出獲得良好的相位補償和較好的頻率分辨率關鍵是如何把圖三所示帕斯卡(Pascal)三角形所示的數(shù)值，按不同的溢出狀態(tài)，根據(jù)不同的時序周期，快速準確的將修正值計算出來，使分頻器的分頻比及時得到修正。
實現(xiàn)帕斯卡(Pascal)三角形數(shù)值計算，現(xiàn)有的技術用編程、串行電路完成。編程方法在N-數(shù)字小數(shù)分頻器中不實用。而串行電路工作模式，因帕斯卡(Pascal)三角形數(shù)值中有正、負數(shù)值，運算結果帶符號，所以電路結構較復雜，響應緩慢，對數(shù)字累加器溢出不能快速得到相應的修正值，便得整個電路的相位補償遲后。
另外，本發(fā)明還具有以下特點1、采用并行處理方式，當輸入發(fā)生變化時，輸出能快速準確反映。
2、快速計算電路結構簡單，對正、負數(shù)值運算，直接揉合在一起，一次完成而不須進行符號位操作，運算快捷。
3、能將前一個周期溢出狀態(tài)通過延遲單元記憶下來，在后一個周期參與運算不會發(fā)生溢出狀態(tài)丟失現(xiàn)象，安全可靠。
四

圖一、實現(xiàn)帕斯卡(Pascal)三角形數(shù)值運算裝置框圖。其中有延時器A、補碼器B、全加器C。
圖二、控制分頻比N，實現(xiàn)減小剩余的相位抖動工作框圖。
圖三、帕斯卡(Pascal)三角形數(shù)值對累加器溢出控制系數(shù)。
圖四、分頻比調整對相位抖動的影響。
圖五、完成四級帕斯卡(Pascal)三角形數(shù)值計算電路。其中有D觸發(fā)器D、全加器電路G、或門E、異或門F、與門H。
圖六、四級帕斯卡(pascal)三角形數(shù)值模擬計算結果五具體實施方式
本發(fā)明的全部電路可設計集成在一塊集成電路上作為一個電路模塊。也可以用分立元件組成，如D觸發(fā)器D型號為CD4076；或門E型號為CD4071；異或門F型號為CD4070； 全加器電路G型號為CD4008；與門H型號為CD4081；實現(xiàn)帕斯卡(Pascal)三角形數(shù)值運算的裝置，由多級累加器相串聯(lián)組成，完成多級累加器溢出為輸入的快速帕斯卡(Pascal)三角形數(shù)值運算。其中每一級累加器由延時器A、補碼器B、全加器C所組成，延時器A的輸入端接前一級累加器的輸出端，延時器A的輸出端接全加器C的輸入端，全加器C的輸入端還分別與補碼器B、前一級累加器的輸出端OUTn+1、本級的信號輸入端INn相接。延時器A由D觸發(fā)器D構成，補碼器B由或門E和異或門F，全加器C由全加器電路G構成，延時器A的輸入端即D觸發(fā)器D的輸入端接前一級全加器電路G的輸出端，D觸發(fā)器D的輸出端與本級全加器電路G的輸入端和本級補碼器B的或門、異或門的輸入端相接。與門H和兩個兩輸入異或門(電路中等效為三輸入異或門)、兩個三輸入異或門構成末端輔助電路，輸出正、負數(shù)值的符號端為“CH”。
本發(fā)明構成一個四級的完成帕斯卡(Pascal)三角形數(shù)值運算電路見圖五。對電路圖五做如下說明其中CP是時鐘信號，IN1、IN2、IN3、IN4分別對應于帕斯卡(pascal)三角形數(shù)值的前4行(對應的累加器有溢出時為“1”)，CL是清零信號，在電路工作之前將觸發(fā)器清零，防止輸出出現(xiàn)不定態(tài)。D0、D1、D2、D3是從低到高的四位輸出，表示將累加器的溢出狀態(tài)按帕斯卡(Pascal)三角形數(shù)值根據(jù)不同時序周期運算后參與修正分頻器分頻比N的數(shù)值。CH是符號位“0”表示輸出D0～D3為正值，“1”表示輸出D0～D3為負值。模擬結果如圖六所示。
權利要求
1.一種實現(xiàn)帕斯卡三角形數(shù)值運算的裝置，其特征在于該裝置由多級累加器相串聯(lián)組成，完成多級累加器溢出為輸入的快速帕斯卡三角形數(shù)值數(shù)值運算，其中每一級累加器由延時器(A)、補碼器(B)、全加器(C)所組成，延時器(A)的輸入端接前一級累加器的輸出端，延時器(A)的輸出端接全加器(C)的輸入端，全加器(C)的輸入端還分別與補碼器(B)、前一級累加器的輸出端OUTn+1、本級的信號輸入端INn相接。
2.根據(jù)權利要求1所述的實現(xiàn)帕斯卡三角形數(shù)值運算的裝置，其特征在于延時器(A)由D觸發(fā)器(D)構成，補碼器(B)由或門(E)和異或門(F)構成，全加器(C)由全加器電路(G)構成，延時器(A)的輸入端即D觸發(fā)器(D)的輸入端接前一級全加器電路(G)的輸出端，D觸發(fā)器(D)的輸出端與本級全加器電路(G)的輸入端和本級補碼器(B)的或門、異或門的輸入端相接。
3.根據(jù)權利要求1或2所述的實現(xiàn)帕斯卡三角形數(shù)值運算的裝置，其特征在于與門H和兩個兩輸入異或門(F8、F9)、兩個三輸入異或門(F7、F4)組成末端輔助電路，輸出數(shù)值符號端(CH)。
全文摘要
實現(xiàn)帕斯卡三角形數(shù)值運算的裝置,是一種實現(xiàn)N－數(shù)字小數(shù)分頻輸出的相位補償和減小相位抖動的帕斯卡三角形數(shù)值運算電路。該裝置由多級累加器相串聯(lián)組成,其中每一級累加器由延時器、補碼器、全加器所組成,延時器的輸入端接前一級累加器的輸出端,延時器的輸出端接全加器的輸入端,全加器的輸入端還分別與補碼器、前一級累加器的輸出端OUT
文檔編號H03L7/18GK1361592SQ0211260
公開日2002年7月31日 申請日期2002年1月29日 優(yōu)先權日2002年1月29日
發(fā)明者張嗣忠, 時龍興, 陸生禮, 胡晨, 吳自信 申請人:東南大學