專利名稱：信號接收電路、數(shù)據(jù)傳送控制裝置及電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號接收電路、采用了該電路的數(shù)據(jù)傳送控制裝置及電子設(shè)備。
現(xiàn)有技術(shù)近年來，作為連接個人計算機和外圍設(shè)備(廣義來講，電子設(shè)備)用的接口標準，USB(Universal Serial Bus)引人注目。所述USB的長處在于可以用同等標準的接插件連接原來使用不同標準的接插件連接在一起的鼠標、鍵盤等外圍設(shè)備，同時可以實現(xiàn)即插即用和熱插。
另一方面，所述USB有以下問題點與同樣作為串行總線接口標準而引人注目的IEEE1394相比較，傳送速度慢。
因此，制定了與原來的USB1.1具有向下兼容性，但可以實現(xiàn)比USB1.1速度要快得多的高速480Mbps(HS(High Speed)模式)傳送速度的USB2.0標準，引人關(guān)注。此外，還制定了定義有USB2.0的物理層電路和邏輯層電路接口標準的UTMI(USB2.0 TransceiverMacrocell Interface)。
所述USB2.0，除具有原來的USB1.1所定義的FS(Full Speed)模式之外，還準備有上述被稱作為HS模式的傳送模式。由于所述HS模式用480Mbps來進行數(shù)據(jù)傳送，因此可以實現(xiàn)比用12Mbps進行數(shù)據(jù)傳送的FS模式要高速得多的數(shù)據(jù)傳送。所以，利用USB2.0，可以為需要高速傳送速度的硬盤驅(qū)動器和光驅(qū)等存儲設(shè)備提供最合適的接口。
但是，USB2.0需要將小振幅的信號作為與以前相比更高速的接收信號來檢測。因此，在用原來那樣的包線檢波電路構(gòu)成信號檢測電路的情況下，即使采用目前可以利用的高成本的微工藝，也存在頻率特性要求變嚴的問題。此外，所述包線檢波電路存在難以檢測出小振幅信號的問題。而且即使能夠檢測出接收信號，在檢測出接收信號之后再啟動接收電路，也很難滿足USB2.0標準。

發(fā)明內(nèi)容
本發(fā)明是針對以上所述的技術(shù)課題而設(shè)計的，其目的在于提供一種即便在采用低成本工藝的情況下，也能夠檢測出并接收高速且小振幅信號的信號接收電路、采用了該電路的數(shù)據(jù)傳送控制裝置及電子設(shè)備。
為解決所述課題，本發(fā)明的信號接收電路，接收差動對輸入信號，包括第1及第2接收電路，用于接收差動對輸入信號并生成第1及第2接收信號；第1信號檢測電路，用于在高速的第1模式下，根據(jù)第1基準電平來檢測有無所述差動對輸入信號；第2信號檢測電路，用于在低速的第2模式下，根據(jù)大于所述第1基準電平的第2基準電平來檢測有無所述差動對輸入信號，在所述第1信號檢測電路檢測出存在所述差動對輸入信號的情況下，使所述第1接收信號為有效，在所述第2信號檢測電路檢測出存在所述差動對輸入信號的情況下，使所述第2接收信號為有效。
根據(jù)本發(fā)明，在基于高速的第1模式的信號接收和基于低速的第2模式的信號接收的接收模式混合存在的情況下，可以在各個模式中不取進不需要的噪音信號，而取進適當?shù)慕邮招盘枴?br> 此外本發(fā)明，包括根據(jù)所述第1信號檢測電路的檢測結(jié)果，屏蔽所述第1接收信號的屏蔽電路，并能夠根據(jù)所述第2信號檢測電路的檢測結(jié)果，進行所述第2接收電路的動作控制。
根據(jù)本發(fā)明，在高速的第1模式中，由于根據(jù)第1信號檢測電路的檢測結(jié)果來屏蔽第1接收信號，因此無需在檢測出高速的輸入信號后啟動第1接收電路，從而能夠進行高速輸入信號的檢測和有效的第1接收信號的取進。此外，在低速的第2模式中，由于是根據(jù)第2信號檢測電路的檢測結(jié)果來進行第2接收電路的動作控制，因此可以節(jié)省電力。
此外本發(fā)明，可以根據(jù)在第2模式下被認為有效的所述第2接收信號，轉(zhuǎn)換到第1模式。
根據(jù)本發(fā)明，可以通過模式切換實現(xiàn)基于高速的第1模式的信號接收和基于低速的第2模式的信號接收，而且在各個模式下均能進行適當?shù)男盘柸∵M。
此外本發(fā)明的所述第1模式可以是USB(Universal Serial Bus)2.0標準的HS(High Speed)模式，所述第2模式也可以是USB2.0標準的FS(Full Speed)模式。
根據(jù)本發(fā)明，無論是HS模式還是FS模式，都能夠不取進不需要的噪音信號而取進符合USB2.0標準的高速且小振幅的接收信號。
此外本發(fā)明的所述第1信號檢測電路，包括第1差動放大器，用于基于差動對輸入信號輸出放大后的差動對輸出信號；第1及第2峰值保持電路，用于將所述差動對輸出信號的各個峰值保持在所給出的節(jié)點；第1恒電位設(shè)定電路，用于使所述節(jié)點的電位恢復(fù)到所給出的恒電位，而其變化慢于基于所述峰值的保持而引起的電位變化；第1比較電路，用于比較所述節(jié)點的電位和所述第1基準電平，根據(jù)所述第1比較電路的比較結(jié)果，可以檢測出有無差動對輸入信號。
在此，所謂基于峰值保持而引起的電位變化是指基于第1或第2峰值保持電路而引起的電位變化。更具體地說就是第1或第2峰值保持電路為了保持峰值，將電位改變?yōu)楦唠娢欢嘶虻碗娢欢酥坏那闆r下的基于該第1或第2峰值保持電路而引起的電位變化。
在本發(fā)明中，由第1及第2峰值保持電路對于差動對的各個輸入信號，都將峰值保持在同一節(jié)點。而且，將該節(jié)點恢復(fù)至所給出的恒電位，而其變化慢于起因于由第1及第2峰值保持電路進行峰值保持的電位變化。這樣一來，通過比較節(jié)點電位和所給出的基準電平，就可以連續(xù)地檢測出更高速且小振幅的輸入信號的有無狀態(tài)。
此外本發(fā)明的所述第1及第2峰值保持電路，將所述差動對輸出信號的下限值保持在所給出的節(jié)點，所述第1恒電位設(shè)定電路，可以通過向所述節(jié)點提供電荷，使所述節(jié)點的電位恢復(fù)至所給出的恒電位，而其變化慢于因保持所述下限值而引起的電位變化。
根據(jù)本發(fā)明，由第1及第2峰值保持電路對于差動對的各個輸入信號，將下限值保持在同一節(jié)點。將該節(jié)點恢復(fù)至所給出的恒電位，而其變化慢于起因于由第1及第2峰值保持電路進行下限值保持的電位變化。這樣一來，通過比較節(jié)點電位與所給出的基準電平，就可以連續(xù)地檢測出更高速且小振幅的輸入信號的有無狀態(tài)。特別是，保持下限值等于是電荷放電，因此與電荷充電的情況相比第1及第2峰值保持電路的高速響應(yīng)性提高，可以檢測出更加高速且小振幅的輸入信號的有無狀態(tài)。
此外本發(fā)明的所述第1恒電位設(shè)定電路可以包括恒電流源，用于提供其變化慢于因所述下限值保持而引起的電位變化的微小電荷。
根據(jù)本發(fā)明，由于使用恒電流源構(gòu)成將保持下限值的電位恢復(fù)至所給出恒電位的第1恒電位設(shè)定電路，因此能以簡單的結(jié)構(gòu)，不必依賴于微工藝技術(shù)，就可以如上所述提高第1及第2峰值保持電路的高速響應(yīng)性，從而檢測出更高速且小振幅的輸入信號的有無狀態(tài)。
此外本發(fā)明的所述第1差動放大器，包括第1的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第2的第1導(dǎo)電型晶體管，其源極端子連接于所述第1的第1導(dǎo)電型晶體管的漏極端子；第3的第1導(dǎo)電型晶體管，其源極端子連接于所述第1的第1導(dǎo)電型晶體管的漏極端子；第1的第2導(dǎo)電型晶體管，其柵極端子和漏極端子連接于所述第2的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源；第2的第2導(dǎo)電型晶體管，其柵極端子和漏極端子連接于所述第3的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源，所給出的啟動信號被提供給所述第1的第1導(dǎo)電型晶體管的柵極端子，所述差動對輸入信號被提供給所述第2及第3的第1導(dǎo)電型晶體管的柵極端子，所述差動對輸出信號可以從所述第1及第2的第2導(dǎo)電型晶體管的漏極端子輸出。
根據(jù)本發(fā)明，由于用簡單的結(jié)構(gòu)實現(xiàn)根據(jù)差動對輸入信號來輸出差動對輸出信號的第1差動放大器，因此無需依賴高價格的微工藝技術(shù)，而可以實現(xiàn)能夠檢測出高速且小振幅的差動對接收信號有無狀態(tài)的信號檢測電路的低成本化。
此外本發(fā)明的所述第1及第2峰值保持電路之中的至少一方，包括第4的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第5的第1導(dǎo)電型晶體管，其源極端子連接于所述第4的第1導(dǎo)電型晶體管的漏極端子；第6的第1導(dǎo)電型晶體管，其源極端子連接于所述第4的第1導(dǎo)電型晶體管的漏極端子；第3的第2導(dǎo)電型晶體管，其漏極端子連接于所述第5的第1導(dǎo)電型晶體管的漏極端子、柵極端子連接于所述第6的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源；第4的第2導(dǎo)電型晶體管，其柵極端子和漏極端子連接于所述第6的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源；第5的第2導(dǎo)電型晶體管，其漏極端子連接于所述第6的第1導(dǎo)電型晶體管的柵極端子、柵極端子連接于所述第3的第2導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源，所給出的啟動信號被提供給所述第4的第1導(dǎo)電型晶體管的柵極端子，所述差動對輸出信號的一方被提供給所述第5的第1導(dǎo)電型晶體管的柵極端子，所述節(jié)點可以連接于所述第6的第1導(dǎo)電型晶體管的柵極端子。
根據(jù)本發(fā)明，由于由第5的第2導(dǎo)電型晶體管對差動對輸入信號峰值保持的節(jié)點電荷進行放電，因此與電荷充電的情況相比能夠?qū)崿F(xiàn)高速響應(yīng)，從而大幅度提高對于高速且小振幅輸入信號的變化的跟蹤性。
此外本發(fā)明的所述第1比較電路，包括第7的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第8的第1導(dǎo)電型晶體管，其源極端子連接于所述第7的第1導(dǎo)電型晶體管的漏極端子；第9的第1導(dǎo)電型晶體管，其源極端子連接于所述第7的第1導(dǎo)電型晶體管的漏極端子；第6的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第8的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源；第7的第2導(dǎo)電型晶體管，其漏極端子連接于所述第9的第1導(dǎo)電型晶體管的漏極端子、柵極端子連接于所述第6的第2導(dǎo)電型晶體管的柵極端子、源極端子連接于第2電源；第8的第2導(dǎo)電型晶體管，其漏極端子連接于所述第6的第2導(dǎo)電型晶體管的柵極端子、柵極端子連接于所述第7的第2導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源，所給出的啟動信號被提供給所述第7的第1導(dǎo)電型晶體管的柵極端子，所述節(jié)點連接于所述第8的第1導(dǎo)電型晶體管的柵極端子，所述第1基準電平的信號被提供給所述第9的第1導(dǎo)電型晶體管的柵極端子，比較結(jié)果可以從所述第7的第2導(dǎo)電型晶體管的漏極端子輸出。
根據(jù)本發(fā)明，由于用基于晶體管的結(jié)構(gòu)簡單的運算放大器來實現(xiàn)用于比較保持輸入信號峰值的節(jié)點電位和檢測輸入信號有無狀態(tài)用的基準電平的第1比較電路，因此無需依賴高價格的微工藝技術(shù)，可以實現(xiàn)能夠檢測出高速且小振幅的差動對接收信號有無狀態(tài)的信號檢測電路的低成本化。
此外本發(fā)明包括第10的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第11的第1導(dǎo)電型晶體管，其源極端子連接于所述第10的第1導(dǎo)電型晶體管的漏極端子；第12的第1導(dǎo)電型晶體管，其源極端子連接于所述第10的第1導(dǎo)電型晶體管的漏極端子；第9的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第11的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源；第10的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第12的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源，所給出的啟動信號被提供給所述第10的第1導(dǎo)電型晶體管的柵極端子，應(yīng)檢測的電平所對應(yīng)的差動對檢測電平信號被分別提供給所述第11及第12的第1導(dǎo)電型晶體管的柵極端子，包括所述第1基準電平信號從所述第10的第2導(dǎo)電型晶體管的漏極端子輸出的基準電平生成電路，所述基準電平生成電路也可具有與所述第1差動放大器同等的電特性。
在此所說的電特性，至少包括溫度特性。
根據(jù)本發(fā)明，由于用基于晶體管的結(jié)構(gòu)簡單的運算放大器來實現(xiàn)用于生成檢測差動對輸入信號有無狀態(tài)用的基準電平的基準電平生成電路，因此可以實現(xiàn)信號檢測電路的低成本化。而且，由于基準電平生成電路采用了與根據(jù)差動對輸入信號生成其峰值保持在節(jié)點的差動對輸出信號的第1差動放大器具有同等電特性的結(jié)構(gòu)，因此能夠根據(jù)隨動作環(huán)境而變化的差動對輸出信號來生成恰當?shù)幕鶞孰娖?，可以提高信號檢測電路的信號檢測精度。比如說，通過統(tǒng)一第1差動放大器與基準電平生成電路的晶體管結(jié)構(gòu)及大小，可以簡單地實現(xiàn)具備了同等電特性的結(jié)構(gòu)。
此外本發(fā)明的所述第1恒電位設(shè)定電路，包括第13的第1導(dǎo)電型晶體管，其源極端子連接于第1電源、漏極端子連接于所述節(jié)點；插入在所述節(jié)點與第2電源之間的電容器，所給出的啟動信號可以被提供給所述第13的第1導(dǎo)電型晶體管的柵極端子。
根據(jù)本發(fā)明，在電容器保持峰值的另一方面，對于連接該電容器一端的節(jié)點，采用通過第13的第1導(dǎo)電型晶體管連接到第1電源的結(jié)構(gòu)，因此可以通過簡化第1恒電位設(shè)定電路而實現(xiàn)信號檢測電路的簡化。所以，無需依賴高價格的微工藝技術(shù)，就可以期待能夠檢測出高速且小振幅的差動對接收信號有無狀態(tài)的信號檢測電路的低成本化。
此外本發(fā)明包括第14的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第11的第2導(dǎo)電型晶體管，其漏極端子連接于所述第14的第1導(dǎo)電型晶體管的漏極端子、源極端子連接于第2電源，所給出的啟動信號被提供給所述第14的第1導(dǎo)電型晶體管的柵極端子，所述第1比較電路的輸出信號被提供給所述第11的第2導(dǎo)電型晶體管的柵極端子，可以包括從所述第11的第2導(dǎo)電型晶體管的漏極端子輸出與所述第1比較電路的輸出信號相對應(yīng)的邏輯電平信號的輸出電路。
根據(jù)本發(fā)明，比如對于連接于信號檢測電路后段的邏輯電路，由于采用了包括輸出與第1比較電路的輸出信號相對應(yīng)的邏輯電平信號的輸出電路的結(jié)構(gòu)，因此可以根據(jù)高速且小振幅的輸入信號的有無狀態(tài)容易地實現(xiàn)復(fù)雜處理。
此外本發(fā)明的所述第2信號檢測電路，包括第2差動放大器，用于根據(jù)差動對輸入信號輸出放大后的差動對輸出信號；第3及第4峰值保持電路，用于將所述差動對輸出信號的各峰值保持在所給出節(jié)點；第2恒電位設(shè)定電路，用于將所述節(jié)點的電位恢復(fù)至所給出的恒電位，而其變化慢于因所述峰值保持所引起的電位變化；第2比較電路，用于比較所述節(jié)點的電位與所述第2基準電平，可以根據(jù)所述第2比較電路的比較結(jié)果來檢測出有無差動對輸入信號。
根據(jù)本發(fā)明，采用與在高速的第1模式中檢測有無差動對輸入信號的第1信號檢測電路同樣的結(jié)構(gòu)來實現(xiàn)在較低速的第2模式中檢測有無差動對輸入信號的第2信號檢測電路，由此能夠進行基于變更設(shè)計參數(shù)等的設(shè)計，從而可以減少開發(fā)工作量而對信號接收電路的低成本化有所貢獻。
此外本發(fā)明的所述差動對輸入信號，也可以是符合USB標準的信號。
根據(jù)本發(fā)明，能夠?qū)崿F(xiàn)基于以USB2.0標準化的HS模式的480Mbps的高速數(shù)據(jù)傳送。
此外本發(fā)明相關(guān)的數(shù)據(jù)傳送控制裝置，可以包括上述任一記載的信號接收電路和根據(jù)由所述信號接收電路檢測出來的信號來進行所給出的接收處理的電路。
根據(jù)本發(fā)明，可以實現(xiàn)能夠檢測出高速且小振幅接收信號的數(shù)據(jù)傳送控制裝置，比如說可以輕松地實現(xiàn)個人計算機與外圍設(shè)備之間的高速數(shù)據(jù)傳送。
此外本發(fā)明相關(guān)的電子設(shè)備，可以包括上述記載的數(shù)據(jù)傳送控制裝置、和對通過所述數(shù)據(jù)傳送控制裝置及總線傳送的數(shù)據(jù)進行輸出處理或取進處理或存儲處理的裝置。
根據(jù)本發(fā)明，基于用于電子設(shè)備的數(shù)據(jù)傳送控制裝置的高速傳送成為可能，可以期待數(shù)據(jù)處理的高速化。


圖1是表示應(yīng)用了本實施方式信號接收電路的數(shù)據(jù)傳送控制裝置結(jié)構(gòu)的一例框圖。
圖2是表示本實施方式信號接收電路的主要結(jié)構(gòu)的框圖。
圖3是用于說明本實施方式的HS檢測信號交換步驟的圖。
圖4是表示本實施方式的高速用HS_SQ電路的原理結(jié)構(gòu)的結(jié)構(gòu)圖。
圖5是表示本實施方式的高速用HS_SQ電路的功能塊結(jié)構(gòu)的框圖。
圖6是表示本實施方式的高速用HS_SQ電路的晶體管電平電路結(jié)構(gòu)的一例電路結(jié)構(gòu)圖。
圖7是表示生成動作控制信號的動作控制信號生成電路結(jié)構(gòu)的一例結(jié)構(gòu)圖。
圖8A是表示本實施方式的高速用HS_SQ電路的各種輸入輸出信號的波形的一例波形圖。圖8B是表示本實施方式的高速用HS_SQ電路內(nèi)部的各節(jié)點的動作波形的一例波形圖。
圖9是表示本實施方式的高速用HS_SQ電路的各信號時間關(guān)系的波形圖。
圖10是表示本實施方式的高速用HS_SQ電路的動作的真值表。
圖11是表示本實施方式的高速用HS_SQ電路的動作控制時間的一例時間圖。
圖12是表示向本實施方式的低速用HS_SQ_L電路提供了HS高速接收信號時響應(yīng)的一例波形圖。
圖13A是表示本實施方式的低速用HS_SQ_L電路的各種輸入輸出信號波形的一例波形圖。圖13B是表示本實施方式的低速用HS_SQ_L電路內(nèi)部的各節(jié)點動作波形的一例波形圖。
圖14是表示本實施方式的低速用HS_SQ_L電路的各信號時間關(guān)系的波形圖。
圖15A、圖15B、圖15C是表示各種電子設(shè)備的內(nèi)部框圖例。
圖16A、圖16B、圖16C是各種電子設(shè)備的外觀圖例。
實施方式下面，參照圖示詳細說明本發(fā)明合適的實施方式。
1.USB2.0根據(jù)USB2.0，對應(yīng)USB1.1或USB2.0的多個外圍設(shè)備，可以通過中樞裝置與作為管理總線的主裝置的個人計算機相連接。
這樣的主裝置裝備有對應(yīng)USB2.0的主控制器。主控制器判斷連接著的設(shè)備是對應(yīng)USB1.1還是USB2.0，控制通過總線的數(shù)據(jù)傳送。
此外中樞裝置中，裝備有比如說對應(yīng)USB2.0的中樞控制器。中樞控制器判斷連接著的設(shè)備是對應(yīng)USB1.1還是USB2.0，控制總線傳送方式。
此外，外圍設(shè)備也裝備有對應(yīng)USB1.1或USB2.0的設(shè)備控制器。比如，當設(shè)備控制器對應(yīng)USB2.0的時候，該設(shè)備控制器包括對應(yīng)USB1.1及USB2.0接口標準的物理層電路和進行根據(jù)裝備的外圍設(shè)備的數(shù)據(jù)傳送控制的邏輯層電路。
本實施方式的信號接收電路，可以適用于通過總線進行USB2.0規(guī)定的數(shù)據(jù)傳送的主控制器、中樞控制器和設(shè)備控制器等數(shù)據(jù)傳送控制裝置中的USB2.0物理層電路，可以進行符合USB2.0標準的接收信號的檢測和接收處理。
2.數(shù)據(jù)傳送控制裝置圖1表示適用本實施方式信號接收電路的數(shù)據(jù)傳送裝置結(jié)構(gòu)的一例。
所述數(shù)據(jù)傳送控制裝置包括邏輯層電路和物理層電路。
邏輯層電路包括數(shù)據(jù)處理電路10、HS(High Speed)電路20、FS(Full Speed)電路30。物理層電路包括模擬前端電路40。另，所述數(shù)據(jù)傳送控制裝置無需包括全部電路塊，也可以采用省略其中一部分的結(jié)構(gòu)。
數(shù)據(jù)處理電路(廣義來講，指進行數(shù)據(jù)傳送用的所給出電路)10，為進行符合USB2.0的數(shù)據(jù)傳送而進行各種發(fā)送處理及接收處理。更具體來說，數(shù)據(jù)處理電路在發(fā)送的時候，進行對要發(fā)送的數(shù)據(jù)添加SYNC(SYNChronization)、SOP(Start Of Packet)、EOP(End Of Packet)的處理和位填充處理等。另一方面，數(shù)據(jù)處理電路在接收時，進行接收數(shù)據(jù)的SYNC、SOP、EOP的檢測、刪除處理，和位刪除處理等。數(shù)據(jù)處理電路10還進行用于控制數(shù)據(jù)發(fā)送接收的各種時間信號的生成處理。這樣的數(shù)據(jù)處理電路10連接于SIE(Serial Interface Engine)。
SIE包括SIE控制邏輯，用于識別USB包ID和地址；終點邏輯，用于進行終點編號的識別和FIFO控制等終點處理。
HS電路20是在數(shù)據(jù)傳送速度為480Mbps的HS(High Speed)模式下進行數(shù)據(jù)發(fā)送接收的邏輯電路。
FS電路30是在數(shù)據(jù)傳送速度為12Mbps的FS(Full Speed)模式下進行數(shù)據(jù)發(fā)送接收的邏輯電路。
模擬前端電路40是包括在FS和HS下進行發(fā)送接收的驅(qū)動器和接收器的模擬電路。在USB下，通過使用了DP(Data+)和DM(Data-)的差動對信號進行數(shù)據(jù)的發(fā)送接收。
在本實施方式的數(shù)據(jù)傳送控制裝置中，還包括生成在HS電路20使用的480MHz的時鐘和在裝置內(nèi)部與SIE使用的60MHz的時鐘的時鐘電路(無圖示)；生成模擬前端電路40的各種控制信號的控制電路(無圖示)。
HS電路20包括DLL(Delay Line PLL)電路22；彈性緩存器(elasticity buffer)24。
DLL電路22根據(jù)無圖示的時鐘電路所生成的時鐘和接收信號，生成數(shù)據(jù)的取樣時鐘。
彈性緩存器24是用于吸收裝置內(nèi)部和外部裝置(總線連接的外部裝置)之間的時鐘頻率差(時鐘偏移)等的電路。
在USB2.0中，HS模式(廣義來講，是第1模式)和FS模式(廣義來講，是第2模式)被定義為傳送模式。HS模式是USB2.0新定義的傳送模式。FS模式是以前的USB1.1已經(jīng)定義了的傳送模式。
在HS模式下，通過HS電路20，在數(shù)據(jù)處理電路10和模擬前端電路40之間進行數(shù)據(jù)的發(fā)送接收。
在FS模式下，通過FS電路30，在數(shù)據(jù)處理電路10和模擬前端電路40之間進行數(shù)據(jù)的發(fā)送接收。
因此，在模擬前端電路40中，分別設(shè)置有HS模式用驅(qū)動器及接收器，用于在HS模式下發(fā)送接收差動對發(fā)送接收信號的DP、DM；FS模式用驅(qū)動器和接收器，用于在FS模式下進行發(fā)送接收。
更具體的說，模擬前端電路40包括FS驅(qū)動器42、FS差動數(shù)據(jù)接收器44、SE(Single Ended)_DP接收器46、SE_DM接收器48、HS電流驅(qū)動器50、低速用HS_SQ(SQuelch)_L電路(廣義來講，信號檢測電路)52、高速用HS_SQ電路(廣義來講，信號檢測電路)54、HS差動數(shù)據(jù)接收器56。
FS驅(qū)動器42，在FS模式下，將來自FS電路30的FS_DPout及FS_DMout所構(gòu)成的差動對發(fā)送信號作為DP及DM構(gòu)成的差動對發(fā)送信號而輸出。該FS驅(qū)動器42的輸出控制由FS電路30的FS_OutDis進行。
FS差動接收器44，在FS模式下，放大DP及DM的差動對接收信號，將其作為FS_DataIn輸出至FS電路30。該FS差動接收器44的放大控制由FS_CompEnb進行。
SE_DP接收器46，在FS模式下，放大單端的接收信號的DP，作為SE_DPin輸出至FS電路30。
SE_DM接收器48，在FS模式下，放大單端的接收信號的DP，作為SE_DMin輸出至FS電路30。
HS電流驅(qū)動器50，在HS模式下，放大來自HS電路20的HS_DPout及HS_DMout所構(gòu)成的差動對發(fā)送信號，將其作為DP及DM構(gòu)成的差動對發(fā)送信號而輸出。該HS電流驅(qū)動器50的輸出控制由HS電路20的HS_OutDis進行，同時驅(qū)動電流的控制由HS_CurrentSourceEnb來進行。
低速用HS_SQ_L電路52，在FS模式下，檢查有無DP及DM的差動對接收信號，作為檢查結(jié)果輸出HS_SQ_L。該低速用HS_SQ_L電路52，動作控制由HS_SQ_L_Enb來進行，節(jié)電控制由HS_SQ_L_Pwr來進行。
高速用HS_SQ電路54，在HS模式下，檢查有無DP及DM的差動對接收信號，作為檢查結(jié)果向HS電路20輸出HS_SQ。該高速用HS_SQ電路54，動作控制由HS電路的HS_SQ_Enb來進行，節(jié)電控制由HS_SQ_Pwr來進行。
HS差動數(shù)據(jù)接收器56，在HS模式下，放大DP及DM的差動對接收信號，輸出HS_DataIn、HS_DataIn_L。該HS差動接收器56，放大控制由HS_RxEnb來進行。
差動對發(fā)送接收信號DP、DM之中，DP通過SW1及上拉電阻Rpu，(電)連接電源電壓3.3V。此外，差動對發(fā)送接收信號之中的DM連接于SW2。SW1及SW2由RpuEnb控制。如考慮到負荷平衡，則對于DM，也可以通過SW2、通過與電阻Rpu同等的電阻進行上拉。RpuEnb在FS模式的時候，至少要通過SW1將DP連接到上拉電阻Rpu。
這樣，數(shù)據(jù)傳送控制裝置，包括對應(yīng)于HS模式與FS模式傳送速度的驅(qū)動器及接收器。
3.信號接收電路HS模式的HS差動數(shù)據(jù)接收器56，差動放大DP及DM構(gòu)成的差動對接收信號，攝取480MHz的小振幅信號。但是HS差動數(shù)據(jù)接收器56不能檢測出差動對接收信號其中一方或雙方的振幅電平的絕對值電平，因此對噪聲等USB2.0標準外電平的接收信號也發(fā)生動作。這對FS差動接收器44而言也是一樣。
在本實施方式中，通過信號檢測電路(高速用HS_SQ電路、低速用HS_SQ_L電路)，判別差動對接收信號DP和DM是否是正常電平，如果判斷出是正常電平，則將所述接收器取進的信號作為有效來處理。
圖2表示這樣的信號接收電路的主要結(jié)構(gòu)。
在此，對與圖1所示的適用于數(shù)據(jù)傳送控制裝置的信號接收電路同等的部分付與同等符號，省略其說明。
在所述那樣的HS模式中，需要進行480MHz的高速動作。因此，通過信號檢測電路判斷輸入的信號是否屬于噪音之后再啟動HS差動數(shù)據(jù)接收器56的話，則會發(fā)生接收信號的遺漏。
于是本實施方式在如圖2所示的HS模式中，在信號檢測電路判斷接收信號是否屬于噪音的同時，與其平行地用HS差動數(shù)據(jù)接收器56取進信號。如果信號檢測電路判斷接收信號不是噪音時，則DLL電路22將HS差動數(shù)據(jù)接收器56所取進的接收信號作為有效來處理。
由此，在圖2中來自高速用HS_SQ電路54的表示有無差動對接收信號DP、DM信號的比較結(jié)果信號HS_SQ被提供給HS電路20。HS差動數(shù)據(jù)接收器56所取進的HS_DataIn被提供給HS電路20。比較結(jié)果信號HS_SQ和HS_DataIn的邏輯積被提供給DLL電路22。
所以，比較結(jié)果信號HS_SQ，在表示檢測出存在差動對接收信號DP、DM信號的邏輯電平“H”時，對DLL電路22作為有效信號提供由HS差動數(shù)據(jù)接收器56取進的HS_DataIn。
另一方面，在采用了于HS模式下檢測高速且小振幅的信號電平的結(jié)構(gòu)的信號檢測電路中，將很難在FS模式下正確地檢測出USB2.0的信號電平。因此，本實施方式分別設(shè)置了作為HS模式下信號檢測電路的高速用HS_SQ電路54、和作為FS模式下信號檢測電路的低速用HS_SQ_L電路52，另一方面，兩電路使用同等結(jié)構(gòu)，分別根據(jù)應(yīng)檢測的信號速度而最優(yōu)化構(gòu)成電路的晶體管大小，以實現(xiàn)各模式下信號檢測的最優(yōu)化。
在圖2中，低速用HS_SQ_L電路54的表示有無差動對接收信號DP、DM信號的比較結(jié)果信號HS_SQ_L被提供給邏輯電路58(也可包含于HS電路20或者FS電路30中)。邏輯電路58根據(jù)比較結(jié)果信號HS_SQ_L向FS差動接收器44提供FS_CompEnb。當FS差動接收器44根據(jù)FS_CompEnb而成為允許狀態(tài)時，在FS模式下取進差動對接收信號DP、DM的接收信號，作為FS_Data提供給FS電路30。因此，通過FS差動接收器44的動作控制，可以期待節(jié)省電力。
這樣一來，本實施方式的信號接收電路，在HS模式和FS模式之中任何一方，都可以不取進不需要的噪音信號，而取進符合USB2.0標準的高速且小振幅的接收信號。
3.1信號接收電路的動作例下面，以根據(jù)USB2.0的HS檢測信號交換為例，說明圖2所示的本實施方式的信號接收電路的動作。
如上所述，USB2.0支持HS模式和FS模式等不同的傳送模式。于是，作為用于確認各控制器支持哪個模式的步驟規(guī)定了HS檢測信號交換。
圖3表示HS檢測信號交換步驟的一例。
比如，當設(shè)備控制器處于待機狀態(tài)、且檢測出差動對接收信號DP及DM處于“SE0”狀態(tài)(DP、DM均為L)時，設(shè)備控制器在FS模式動作的狀態(tài)下如檢測出2.5μ秒以上的“SE0”狀態(tài)時、或者設(shè)備控制器在HS模式動作的狀態(tài)下檢測出3.0m秒以上的“SE0”狀態(tài)時的其中之一的情況下，則轉(zhuǎn)移至HS檢測信號交換。在這個時候，XCVRSELECT信號及TERMSELECT信號處于邏輯電平“H”。
XCVRSELECT信號是FS模式和HS模式轉(zhuǎn)移的選擇控制信號，具體說來，XCVRSELECT信號邏輯電平為“H”時認為FS驅(qū)動器有效，邏輯電平“L”的時候認為HS電流驅(qū)動器有效。
TERMSELECT信號是FS模式和HS模式的接收器的選擇控制信號，具體說來，TERMSELECT信號邏輯電平“H”的時候認為FS終點有效，邏輯電平“L”的時候認為HS終點有效。FS終點可以通過使DP的上拉電阻(Rpu)有效而實現(xiàn)。HS終點可以通過使DP的上拉電阻(Rpu)無效而實現(xiàn)。
首先，在時刻t1使XCVRSELECT信號的邏輯電平為“L”、HS電流驅(qū)動器為有效，并到時刻t2為止驅(qū)動“K”狀態(tài)(DP為“L”、DM為“H”)。此時，低速用HS_SQ_L電路52有效，高速用HS_SQ電路54無效。
之后，設(shè)備控制器等待對方(比如說中樞控制器)的響應(yīng)。而此時，通過被作為有效的低速用HS_SQ_L電路52，監(jiān)視差動對接收信號DP、DM的狀態(tài)。
當對方(比如說中樞控制器)支持HS的時候，在時刻t3之后，如果低速用HS_SQ_L電路52檢測出了與在時刻t1設(shè)備控制器傳動的“K”狀態(tài)相對應(yīng)、交互傳動了“J”狀態(tài)(DP為“H”、DM為“L”)、“K”狀態(tài)的Chirp的話，則通過無圖示的控制電路判別對方支持HS。
接下來，在時刻t4通過無圖示的控制電路，將TERMSELECT信號的邏輯電平設(shè)為“L”，使HS終點有效。之后，將轉(zhuǎn)移到HS模式，比如在時刻t5，使低速用HS_SQ_L電路52無效、高速用HS_SQ電路54有效。即在時刻t5之后HS模式下接收的信號由高速用HS_SQ電路54檢測。
這樣，本實施方式在需要正確地判別信號電平時通過低速用HS_SQ_L電路52檢測差動對接收信號的有無狀態(tài)，而此外的高速接收信號的有無狀態(tài)由高速用HS_SQ電路54檢測。
4.具體的結(jié)構(gòu)例下面就構(gòu)成這樣的信號接收電路的各電路進行說明。但是，由于FS差動接收器44、HS差動數(shù)據(jù)接收器56可以由眾所周知的差動放大器構(gòu)成，因此省略這些接收器的說明。以下就作為信號接收電路構(gòu)成要素的信號檢測電路(低速用HS_SQ_L電路52、高速用HS_SQ電路54)進行說明。
此外，雖然本實施方式分別設(shè)置了上述低速用HS_SQ_L電路52、高速用HS_SQ電路54作為信號檢測電路，但是它們的動作彼此同等，僅僅是構(gòu)成電路的晶體管大小不同，因此下面就高速用HS_SQ電路54進行說明。
4.1 高速用HS_SQ電路(廣義來講，高速用信號檢測電路)圖4表示高速用HS_SQ電路54的原理結(jié)構(gòu)。
高速用HS_SQ電路54包括差動放大器電路60、第1及第2峰值保持電路62，64、恒電位設(shè)定電路66、比較電路68。
差動放大器電路60放大差動對輸入信號DP、DM的差分電壓，生成差動對輸出信號GP、GM。
第1峰值保持電路62檢測差動對輸出信號其中一方的輸出信號GP的峰值，將該峰值保持在節(jié)點PKH。
第2峰值保持電路64檢測差動對輸出信號其中另一方的輸出信號GM的峰值，將該峰值保持在節(jié)點PKH。
恒電位設(shè)定電路66，以慢于基于第1及第2峰值保持電路而引起的節(jié)點PKH的電位變化而變化的時間常數(shù)將節(jié)點PKH的電位恢復(fù)到與信號未檢測狀態(tài)相對應(yīng)的一定電位。
比較電路68，比較基準電平RP的電位和PKH的電位，將其結(jié)果作為HS_SQ輸出。
這樣高速用HS_SQ電路54，根據(jù)差動對輸入信號DP、DM放大差動對輸出信號GP、GM，按一定的時間常數(shù)將各差動對輸出信號的峰值保持到被恢復(fù)到了與信號未檢測狀態(tài)相關(guān)聯(lián)的電位的節(jié)點PKH。高速用HS_SQ電路54，對節(jié)點PKH的電位和基準電平RP的電位進行比較。這樣一來，即使在差動對輸入信號DP、DM是高速且微小振幅的情況下，也能準確地判別接收的有無。
圖5表示高速用HS_SQ電路54的功能塊的結(jié)構(gòu)。
差動放大器電路60包括差動放大器70。DP被提供給差動放大器70的非倒相輸入端子(+端子)，DM被提供給倒相輸入端子(-端子)。
第1峰值保持電路62包括運算放大器72、n型MOS晶體管74。GP被提供給運算放大器72的倒相輸入端子，節(jié)點PKH連接于非倒相輸入端子。運算放大器72的輸出端子連接于n型MOS晶體管74的柵極端子。n型MOS晶體管74的源極端子連接至接地電平(廣義來講是第2電源)，漏極端子連接于節(jié)點PKH。
第2峰值保持電路64，包括運算放大器76和n型MOS晶體管78。GM被提供給運算放大器76的倒相輸入端子，節(jié)點PKH連接于非倒相輸入端子。運算放大器76的輸出端子連接于n型MOS晶體管78的柵極端子。n型MOS晶體管78的源極端子連接至接地電平(廣義來講是第2電源)，漏極端子連接于節(jié)點PKH。
恒電位設(shè)定電路66包括恒電流源80和電容器82。
恒電流源80從電源(廣義來講，第1電源)用微弱恒電流向節(jié)點PKH提供電荷。
電容器82插入在接地電平和節(jié)點PKH之間。
這樣的恒電位設(shè)定電路66在達到與所給出的信號未檢測狀態(tài)相關(guān)的電位為止持續(xù)向節(jié)點PKH提供微小電荷，因此在所給出的時間常數(shù)可以將節(jié)點PKH恢復(fù)到一定的電位。
比較電路68包括運算放大器84。
運算放大器84的倒相輸入端子連接于節(jié)點PKH，基準電平RP被提供給非倒相輸入端子。這樣，從運算放大器84的輸出端子輸出與節(jié)點PKH電位和基準電平RP之間的電位差相對應(yīng)的信號。該輸出信號成為表示差動對輸出信號有無狀態(tài)的信號檢測信號HS_SQ。
4.2構(gòu)成例圖6表示圖5所示的高速用HS_SQ電路54的晶體管電平的電路結(jié)構(gòu)的一例。
在此，對與圖5所示的高速用HS_SQ電路54同等的部分付與同等符號，適當省略其說明。
在此，進行邏輯電平變換用以將信號檢測信號HS_SQ提供給連接于后段的邏輯電路，設(shè)置為使不穩(wěn)定期間的信號檢測信號HS_SQ的變化不傳播到后段而進行屏蔽的輸出電路。
(差動放大器電路)差動放大器電路60包括P型MOS晶體管(廣義來講，第1導(dǎo)電型晶體管)100、102、104和n型MOS晶體管(廣義來講，第2導(dǎo)電型晶體管)106、108。
p型MOS晶體管100(第1導(dǎo)電型晶體管)，源極端子連接著電源電平(第1電源)，動作控制信號BP1被提供給柵極端子。
p型MOS晶體管102(第2的第1導(dǎo)電型晶體管)，源極端子連接著p型MOS晶體管100的漏極端子，DP被提供給其柵極端子。
p型MOS晶體管104(第3的第1導(dǎo)電型晶體管)，源極端子連接著p型MOS晶體管100的漏極端子，DM被提供給其柵極端子。
n型MOS晶體管106(第1的第2導(dǎo)電型晶體管)，源極端子連接著接地電平(第2電源)，柵極端子及漏極端子連接著p型MOS晶體管102的漏極端子。
n型MOS晶體管108(第2的第2導(dǎo)電型晶體管)，源極端子連接著接地電平(第2電源)，柵極端子及漏極端子連接著p型MOS晶體管104的漏極端子。
GP從n型MOS晶體管106的柵極端子及漏極端子被取出。
GM從n型MOS晶體管106的柵極端子及漏極端子被取出。
在這樣結(jié)構(gòu)的差動放大器電路60中，根據(jù)動作控制信號BP1若p型MOS晶體管100流通漏極電流的話，則在DM的電位低于DP的電位的情況下，為使p型MOS晶體管104的漏極電流多于p型MOS晶體管102的漏極電流，與GP的電位相比GM的電位變高。
相反，在DM的電位高于DP的電位的情況下，為使p型MOS晶體管102的漏極電流多于p型MOS晶體管104的漏極電流，與GM的電位相比GP的電位變高。
在差動放大器電路60中，根據(jù)p型MOS晶體管102及n型MOS晶體管106、p型MOS晶體管104及n型MOS晶體管108的特性，決定差動對輸入信號DP、DM相等時的電位電平V0。如上所述由于差動對輸入信號DP、DM的電位差的發(fā)生，在差動放大器電路60，以電位電平V0為基準，GP及GM的電位電平對應(yīng)于差動對輸入信號DP、DM的電位差而變化。
(第1峰值保持電路)第1及第2峰值保持電路62、64具有同等結(jié)構(gòu)，各晶體管的大小也同等。
第1峰值保持電路62包括p型MOS晶體管110、112、114和n型MOS晶體管74、116、118。
p型MOS晶體管110(第4的第1導(dǎo)電型晶體管)，其源極端子連接于電源電平(第1電源)，動作控制信號BP1被提供給其柵極端子。
p型MOS晶體管112(第5的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管110的漏極端子，GP被提供給其柵極端子。
p型MOS晶體管114(第6的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管110的漏極端子。
n型MOS晶體管116(第3的第2導(dǎo)電型晶體管)，其源極端子連接于接地電平(第2電源)，漏極端子連接著p型MOS晶體管112的漏極端子。
n型MOS晶體管118(第4的第2導(dǎo)電型晶體管)，其源極端子連接于接地電平(第2電源)，漏極端子連接著p型MOS晶體管114的漏極端子。
n型MOS晶體管116、118的柵極端子互相連接，同時都連接于n型MOS晶體管118的漏極端子。
n型MOS晶體管74(第5的第2導(dǎo)電型晶體管)，其源極端子連接于接地電平(第2電源)，柵極端子連接著n型MOS晶體管116的漏極端子，漏極端子連接著p型MOS晶體管114的柵極端子。
所述p型MOS晶體管114的柵極端子還連接于節(jié)點PKH。
這樣結(jié)構(gòu)的第1峰值保持電路62，如根據(jù)動作控制信號BP1在p型MOS晶體管110有漏極電流流通的話，則開始保持動作。
在節(jié)點PKH的電位高于GP的電位的情況下，p型MOS晶體管112有更多的漏極電流流通，則n型MOS晶體管116的漏極端子的電位變高。這樣一來，通過n型MOS晶體管74從節(jié)點PKH流向接地電平的電流變大。其結(jié)果是節(jié)點PKH的電位變低。
也就是說，在這種情況下，第1峰值保持電路62為將GP電位的下限值保持在節(jié)點PKH而動作。
另一方面，在節(jié)點PKH的電位低于GP的電位的情況下，p型MOS晶體管114有更多的漏極電流流通，n型MOS晶體管118的漏極端子的電位變高。隨之，與n型MOS晶體管118呈電流反射鏡結(jié)構(gòu)的n型MOS晶體管116的漏極電流流通，決定n型MOS晶體管116的漏極端子的電位。此時，n型MOS晶體管74關(guān)閉或者僅僅流通微弱漏極電流。因此，通過恒電位設(shè)定電路66向節(jié)點PKH提供微小電荷，節(jié)點PKH的電位一點點變高。
(第2峰值保持電路)第2峰值保持電路64包括p型MOS晶體管120、122、124和n型MOS晶體管78、126、128。
p型MOS晶體管120(第4的第1導(dǎo)電型晶體管)，其源極端子連接著電源電平(第1電源)，動作控制信號BP1被提供給其柵極端子。
p型MOS晶體管122(第5的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管120的漏極端子，GM被提供給其柵極端子。
p型MOS晶體管124(第6的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管120的漏極端子n型MOS晶體管126(第3的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，漏極端子連接著p型MOS晶體管122的漏極端子。
n型MOS晶體管128(第4的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，漏極端子連接著p型MOS晶體管124的漏極端子。
n型MOS晶體管126、128的柵極端子互相連接，同時都連接于n型MOS晶體管128的漏極端子。
n型MOS晶體管78(第5的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，柵極端子連接著n型MOS晶體管126的漏極端子，漏極端子連接著p型MOS晶體管124的柵極端子。
所述p型MOS晶體管124的柵極端子還連接于節(jié)點PKH。
由于第2峰值保持電路64的動作與具有同等結(jié)構(gòu)的第1峰值保持電路62的動作同等，省略其說明。
這樣第1及第2峰值保持電路62、64分別將GP、GM的電位下限值保持在節(jié)點PKH。通過恒電位設(shè)定電路66向節(jié)點PKH提供微小電荷。
(恒電位設(shè)定電路)恒電位設(shè)定電路66包括p型MOS晶體管130和電容器82。
p型MOS晶體管130(第13的第1導(dǎo)電型晶體管)，體及源極端子連接于電源(第1電源)，其漏極端子及接地電平(第2電源)通過電容器連接。
p型MOS晶體管130，動作控制信號BP1被提供給其柵極端子，漏極端子連接著節(jié)點PKH。
在這樣的恒電位設(shè)定電路66中，通過動作控制信號BP1，p型MOS晶體管130作為恒電流源而動作，向節(jié)點PKH提供微小電荷直到節(jié)點PKH達到所給出的未檢測狀態(tài)所對應(yīng)的電位為止。節(jié)點PKH通過插入于接地電平(第2電源)之間的電容器82保持電荷。
節(jié)點PKH，如上所述通過第1及第2峰值保持電路62、64的n型MOS晶體管74、78，根據(jù)與GP或者GM的電位差適當放電。
(比較電路)比較電路68包括p型MOS晶體管140、142、144和n型MOS晶體管146、148、150。
p型MOS晶體管140(第7的第1導(dǎo)電型晶體管)，其源極端子連接著電源電平(第1電源)，動作控制信號BP1被提供給其柵極端子。
p型MOS晶體管142(第8的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管140的漏極端子，柵極端子連接著節(jié)點PKH。
p型MOS晶體管144(第9的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管140的漏極端子，基準電平RP被提供給其柵極端子。
n型MOS晶體管146(第6的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，漏極端子連接著p型MOS晶體管142的漏極端子。
n型MOS晶體管148(第7的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，漏極端子連接著p型MOS晶體管144的漏極端子。
n型MOS晶體管146、148的柵極端子互相連接，同時都連接于n型MOS晶體管146的漏極端子。
n型MOS晶體管150(第8的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，漏極端子連接著n型MOS晶體管146、148的柵極端子。n型MOS晶體管150的柵極端子還連接于n型MOS晶體管148的漏極端子。
在這樣的比較電路68中，從n型MOS晶體管148的漏極端子取出比較信號N6。
比較電路68，如果根據(jù)動作控制信號流通p型MOS晶體管130的漏極電流的話，則開始比較動作。
比如，在節(jié)點PKH的電位高于基準電平RP的電位的情況下，p型MOS晶體管144中流通的漏極電流增多，n型MOS晶體管148的漏極端子的電位變高。因此，比較信號N6的電位變高。
另一方面，在節(jié)點PKH的電位低于基準電平RP的電位的情況下，p型MOS晶體管144中流通的漏極電流減少，n型MOS晶體管148的漏極端子的電位變低。因此，比較信號N6的電位降低。
本實施方式的比較電路68，由于設(shè)置了n型MOS晶體管150，因此具有磁滯特性。即如果比較信號N6的電位變高的話，則也通過n型MOS晶體管150流通電流，加速n型MOS晶體管146的漏極端子的電位下降。這樣一來，在節(jié)點PKH的電位變得低于基準電平RP的電位的情況下，比較信號可以使變化的閾值不同，能夠提高信號檢測的可靠性。
(基準電平生成電路)節(jié)點PKH的未檢測狀態(tài)對應(yīng)的恒電位的電平，由通過動作控制信號BP1而開啟的p型MOS晶體管的特性來決定。但是，p型MOS晶體管的特性隨著溫度等動作環(huán)境不同而變化。因此，在比較電路68中，如果使用一定的基準電平RP來比較節(jié)點PKH的電平的話，由于動作環(huán)境不同而信號的檢測精度會明顯降低。
因此，本實施方式設(shè)置了生成基準電平RP的基準電平生成電路160，用于根據(jù)恒電位電平的變化而使基準電平也發(fā)生變化。所述基準電平生成電路160通過使用與差動放大器電路60同等的晶體管大小、同等的結(jié)構(gòu)，使其電特性與差動放大器電路60的包括溫度特性在內(nèi)的電特性也同等。
所以，即使恒電位電平隨溫度變化而變化，也可以與之對應(yīng)地使基準電平RP的電平也隨著同等的溫度特性而變化，因此能夠精確地進行與基準電平的比較。
基準電平生成電路160包括p型MOS晶體管162、164、166和n型MOS晶體管168、170。
p型MOS晶體管162(第10的第1導(dǎo)電型晶體管)，其源極端子連接著電源電平(第1電源)，動作控制信號BP1被提供給其柵極端子。
p型MOS晶體管164(第11的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管162的漏極端子，差動對檢測輸入信號WP、WZ之中的WZ被提供給其柵極端子。
p型MOS晶體管166(第12的第1導(dǎo)電型晶體管)，其源極端子連接著p型MOS晶體管162的漏極端子，動對檢測輸入信號WP、WZ之中的WP被提供給其柵極端子。
n型MOS晶體管168(第9的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，柵極端子及漏極端子連接著p型MOS晶體管164的漏極端子。
n型MOS晶體管170(第10的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，柵極端子及漏極端子連接著p型MOS晶體管166的漏極端子。
基準電平RP從n型MOS晶體管170的柵極端子及漏極端子取出。
這樣的基準電平生成電路160生成放大了差動對檢測電平輸入信號WP、WZ的電位差的基準電平RP。由于基準電平生成電路160具有與差動放大器電路60同等的電特性，因此可以根據(jù)溫度變化等環(huán)境變化生成差動對輸出信號GP、GM對應(yīng)的基準電平RP。
(輸出電路)本實施方式具有輸出電路180，用于將通過這樣的基準電平RP，通過比較電路68的精確比較結(jié)果的比較信號N6轉(zhuǎn)換為邏輯電平。
輸出電路180，在信號檢測啟動信號HS_SQLENB(或者圖1所示的HS_SQ_Enb)及啟動信號PDX的邏輯電平為“H”的情況下，將比較信號N6變換為邏輯電平作為比較結(jié)果信號HS_SQ輸出。
信號檢測啟動信號HS_SQLENB是高速用HS_SQ電路54的啟動信號，啟動信號PDX至少在接收動作的時候變?yōu)檫壿嬰娖健癏”。通過分別設(shè)置信號檢測啟動信號HS_SQLENB和啟動信號PDX，可以防止在接收動作開始后高速用HS_SQ電路54進入穩(wěn)定動作期之前的不穩(wěn)定期內(nèi)輸出不穩(wěn)定的比較信號N6對應(yīng)的比較結(jié)果信號HS_SQ。
這樣的輸出電路180包括p型MOS晶體管182、n型MOS晶體管184、3輸入1輸出NAND電路186、倒相電路188。在此，3輸入1輸出NAND電路186和倒相電路188的結(jié)構(gòu)眾所周知，因此省略晶體管電平的圖示。
p型MOS晶體管182(第14的第1導(dǎo)電型晶體管)，其源極端子連接著接地電平(第1電源)，動作控制信號BP1被提供給其柵極端子。
n型MOS晶體管184(第11的第2導(dǎo)電型晶體管)，其源極端子連接著接地電平(第2電源)，比較信號N6被提供給其柵極端子。
p型MOS晶體管182的漏極端子和n型MOS晶體管184的漏極端子相互連接，作為比較信號N7連接于3輸入1輸出NAND電路186的輸入端子之一。
信號檢測啟動信號HS_SQLENB和啟動信號PDX被提供給3輸入1輸出NAND電路186的其它輸入端子。
3輸入1輸出NAND電路的輸出端子連接于倒相電路188的輸入端子。
從倒相電路188的輸出端子輸出比較結(jié)果信號HS_SQ。
這樣結(jié)構(gòu)的輸出電路180，如果根據(jù)動作控制信號BP1在p型MOS晶體管182流通漏極電流的話，根據(jù)比較信號N6，n型MOS晶體管184得到控制。n型MOS晶體管184如開啟，則n型MOS晶體管184的漏極端子變?yōu)榻拥仉娖?，比較信號N7成為邏輯電平“L”。所以，在信號檢測啟動信號HS_SQLENB和啟動信號PDX的邏輯電平為“H”的情況下，比較結(jié)果信號HS_SQ的邏輯電平為“L”。
另一方面，在n型MOS晶體管184關(guān)閉的情況下，n型MOS晶體管184的漏極端子還是電源電平，因此比較信號N7還是邏輯電平“H”。所以，在信號檢測啟動信號HS_SQLENB和啟動信號PDX的邏輯電平為“H”的情況下，比較結(jié)果信號HS_SQ的邏輯電平為“H”。
(動作控制信號生成電路)構(gòu)成本實施方式的高速用HS_SQ電路54的各個部分的動作，均由動作控制信號BP1統(tǒng)一控制。所述動作控制信號BP1，由高速用HS_SQ電路54的動作啟動信號XIQ(或者圖1所示的HS_SQ_Pwr)生成。
圖7根據(jù)這樣的動作啟動信號XIQ生成動作控制信號BP1的動作控制信號生成電路的一例。
動作控制信號生成電路包括倒相電路190、192；P型MOS晶體管194、196、198；n型MOS晶體管200、202。
動作啟動信號XIQ被提供給倒相電路190的輸入端子，所述輸入端子輸出倒相啟動信號PWDN。倒相啟動信號PWDN被提供給倒相電路192的輸入端子及p型MOS晶體管198的柵極端子。
從倒相電路192的輸出端子輸出啟動信號PDX。
啟動信號PDX被提供給p型MOS晶體管194的柵極端子。
p型MOS晶體管194，其源極端子連接著電源電平(第1電源)。從p型MOS晶體管194的漏極端子取出動作控制信號BP1。
p型MOS晶體管196，其源極端子連接著電源電平(第1電源)。p型MOS晶體管196的漏極端子連接著節(jié)點BP1D，動作控制信號BP1被提供給柵極端子。
p型MOS晶體管198，其源極端子連接著p型MOS晶體管194的漏極端子，漏極端子連接著節(jié)點BP1D。
此外，外部提供的動作基準電流CI50被提供給n型MOS晶體管200的漏極端子及柵極端子。所述n型MOS晶體管200的源極端子連接于接地電平(第2電源)。
另一方面，n型MOS晶體管202，其源極端子連接著接地電平(第2電源)，柵極端子連接著n型MOS晶體管200的柵極端子，漏極端子連接著節(jié)點BP1D。
這樣結(jié)構(gòu)的動作控制信號生成電路，根據(jù)n型MOS晶體管200、202呈電流反射鏡結(jié)構(gòu)，CI50的電流值的反射鏡比例倍數(shù)的電流將成為n型MOS晶體管202的漏極電流。
在動作啟動信號XIQ的邏輯電平為“L”的情況下，由于p型MOS晶體管194開啟而p型MOS晶體管196關(guān)閉，因此動作控制信號BP1是電源電平。所以，其p型MOS晶體管的柵極端子被提供了動作控制信號BP1的高速用HS_SQ電路54的各個部分不執(zhí)行動作。
另一方面，在動作啟動信號XIQ的邏輯電平為“H”的情況下，由于p型MOS晶體管194關(guān)閉而p型MOS晶體管196開啟，因此動作控制信號BP1成為與n型MOS晶體管202的漏極電流相對應(yīng)的電位，其p型MOS晶體管的柵極端子被提供了動作控制信號BP1的高速用HS_SQ的各個部分開始動作。
4.3 動作例下面，就上述結(jié)構(gòu)的高速用HS_SQ電路54的動作例，參照圖8A、圖8B及圖9進行說明。
本實施方式的高速用HS_SQ電路54檢測差動對接收信號的有無，該差動對接收信號由具有在USB2.0中傳送“H”數(shù)據(jù)時以接地電平為基準的400mV振幅的DP和傳送“L”數(shù)據(jù)時以接地電平為基準的400mV振幅的DM組成。
圖8A表示高速用HS_SQ電路54的各種輸入輸出信號的波形的一例。
如上所述的高速用HS_SQ電路54通過預(yù)先向基準電平生成電路160提供差動對檢測電平輸入信號WP、WZ，使之可以根據(jù)基準電平RP進行信號檢測。在此，WZ連接接地電平，向WP提供所給出的檢測電平電壓。
在這種情況下，如果為使接收數(shù)據(jù)成為“H、L、H、L、……”而使差動對輸入信號DP、DM交替為400mV的振幅的話，比如謀求各個晶體管大小的最優(yōu)化，雖然需要依賴于工藝，但是可以用3.3V電源約4納秒(“ns”)的延遲輸出HS_SQ。
圖8B表示高速用HS_SQ電路54內(nèi)部各節(jié)點的動作波形的一例。
在此，與比較結(jié)果信號HS_SQ一起表示了差動放大器電路60的差動對輸出信號GP、GM；節(jié)點PKH、基準電平RP、比較信號N7。
本實施方式的高速用HS_SQ電路54，從外部恒電流源提供作為動作基準電流CI50的規(guī)定恒電流值(比如50μA)，使動作啟動信號XIQ的邏輯電平為“H”而開始動作。
比如，在圖8A所示的時刻輸入了差動對輸入信號DP、DM的話，差動放大器電路60如上所述放大DP、DM的差分電壓(此情況下為400mV)，生成差動對輸出信號GP、GM。此差動對輸出信號GP、GM以在差動放大器電路60中根據(jù)由動作控制信號BP1所控制的p型MOS晶體管100的特性而決定的電位(比如1.2V)為基準，擺向正端和負端。
隨之，第1峰值保持電路62，保持(以接地電平為基準的)GP電位的下限值。即如上所述在第1峰值保持電路62中，在節(jié)點PKH的電位高于GP電位的情況下，為使p型MOS晶體管112流通更多電流，n型MOS晶體管116的漏極端子的電位上升，通過n型MOS晶體管74節(jié)點從PKH流通的電流增加，如圖9所示結(jié)果是節(jié)點PKH與GP的電位變?yōu)橄嗟取?br> 第2峰值保持電路64，保持(以接地電平為基準的)GM電位的下限值。即與第1峰值保持電路62一樣，使節(jié)點PKH的電位與GM的電位相等。
實際上，通過恒電位設(shè)定電路66，經(jīng)常性的向節(jié)點PKH提供微小電荷，逐漸會回到恒電位，但在比較電路68中，將會與基準電平生成電路160所生成的基準電平RP進行比較。
比較電路68，如上所述在節(jié)點PKH電位低于基準電平RP的情況下，比較信號N6的電位變低，在節(jié)點PKH電位高于基準電平RP的情況下，比較信號N6的電位變高。
因此，輸出電路180，如果比較信號N6的電位變低n型MOS晶體管184關(guān)閉的話，由于比較信號N7成為電源電平，在信號檢測啟動信號HS_SQLENB及啟動信號PDX的邏輯電平為“H”的時候，如圖9所示比較結(jié)果信號HS_SQ的邏輯電平成為“H”。
另一方面，輸出電路180如圖9所示，如果比較信號N6的電位變高n型MOS晶體管184開啟的話，比較信號N7成為接地電平，在信號檢測啟動信號HS_SQLENB及啟動信號PDX的邏輯電平為“H”的時候，如圖9所示比較結(jié)果信號HS_SQ的邏輯電平成為“L”這樣，在本實施方式中，將輸入信號的峰值保持到恢復(fù)到一定電位的節(jié)點，而將隨之變化的節(jié)點的電位與所給出的基準電平進行比較。這樣一來，可以不依賴于高價的微工藝，就可以精確的進行符合USB2.0標準的高速且小振幅的接收信號的檢測。特別是，如本實施方式那樣，采用了向節(jié)點提供電荷，根據(jù)保持的峰值適當放掉電荷的結(jié)構(gòu)，所以也可以對應(yīng)高速的輸入信號可以提高響應(yīng)性。
這樣的高速用HS_SQ電路54如圖7所示，通過根據(jù)動作啟動信號XIQ及信號檢測啟動信號HS_SQLENB來生成動作控制信號，進行動作控制，可以防止向外部輸出不穩(wěn)定的比較結(jié)果信號BP1。
圖10表示的是表示這樣的高速用HS_SQ電路54的動作的真值表。
在此，“H”表示邏輯電平“H”、“L”表示邏輯電平“L”，“X”表示無關(guān)。
這樣，僅限于在動作啟動信號XIQ及信號檢測啟動信號HS_SQLENB的邏輯電平為“H”的情況下，比較結(jié)果信號HS_SQ輸出正常的信號檢測結(jié)果，在其他情況下通過比較結(jié)果信號HS_SQ固定的輸出邏輯電平“L”，使之不向在后段采用比較結(jié)果信號HS_SQ的電路傳播不穩(wěn)定期間所輸出的比較結(jié)果信號HS_SQ。
高速用HS_SQ電路54在動作啟動信號XIQ及信號檢測啟動信號HS_SQLENB的邏輯電平為“H”的情況下，將被提供給基準電平生成電路160的差動對檢測電平輸入信號WP、WZ的差分和差動對輸入信號DP、DM的差分的比較結(jié)果作為比較結(jié)果信號HS_SQ而輸出。如上所述，在高速用HS_SQ電路54中，實際上，通過比較作為差動對檢測電平輸入信號WP、WZ的差分所對應(yīng)的放大電壓的基準電壓RP和差動對輸入信號DP、DM的差分所對應(yīng)的放大電壓的節(jié)點PKH，來進行信號檢測。
這樣，由于通過具有與差動放大器電路60同等電特性的基準電平生成電路160來生成基準電平RP，因此在電路設(shè)計中，可以不考慮基準電平RP的電位而設(shè)定檢測電平。
圖11表示高速用HS_SQ電路54的動作控制時間的一例。
比如說，在于時刻t1使動作啟動信號XIQ的邏輯電平為“H”之后，于時刻T2使信號檢測啟動信號HS_SQLENB的邏輯電平為“H”，這樣使差動對輸入信號DP、DM的信號檢測成為可能。因此，從時刻T2開始到差動對輸入信號DP、DM的差分超過差動對檢測電平輸入信號WP、WZ的時刻T3為止，比較結(jié)果信號HS_SQ的輸出成為邏輯電平“L”，而時刻T3以后比較結(jié)果信號HS_SQ的輸出成為邏輯電平“H”。
在時刻T4，通過使信號檢測啟動信號HS_SQLENB為邏輯電平“L”，使比較結(jié)果信號HS_SQ的輸出固定為邏輯電平“L”，在時刻T5，通過使動作啟動信號XIQ為邏輯電平“H”，使之能夠通過動作控制信號BP1停止高速用HS_SQ電路54全體的動作。
4.4低速用HS_SQ_L電路(廣義來講，低速用信號檢測電路)如上所述低速用HS_SQ_L電路52的結(jié)構(gòu)與上述高速用HS_SQ電路54的結(jié)構(gòu)同等，因此省略其說明。低速用HS_SQ_L電路52與高速用HS_SQ電路54不同點在于高速用HS_SQ電路54重視響應(yīng)速度而實行晶體管的最優(yōu)化，而低速用HS_SQ_L電路52重視信號檢測靈敏度而實行晶體管的最優(yōu)化。
圖12表示向低速用HS_SQ_L電路52提供HS的高速接收信號時的響應(yīng)的一例。
在此情況下，關(guān)于比較信號N7，比較結(jié)果信號HS_SQ_L的響應(yīng)波形正確動作。
但是，實際上作為差動放大器電路的輸出的差動對輸出信號GP、GM不能進行跟蹤，這些信號的振幅逐漸衰減。此外，保持峰值的節(jié)點PKH變得不能追蹤這些差動對輸出信號GP、GM的下限值。
其結(jié)果是在比較電路中與基準電平RP的比較結(jié)果變得不正確，其結(jié)果信號檢測的精度降低。
這樣本實施方式，在電路結(jié)構(gòu)上注重相反的點，或針對差動對接收信號的感度或針對差動對接收信號的高速響應(yīng)性，而分別設(shè)置了重視接收靈敏度的低速用HS_SQ_L電路和重視高速接收的高速用HS_SQ電路。這樣，本實施方式的信號接收電路，在USB2.0下可以在HS模式和FS模式實現(xiàn)信號檢測的最優(yōu)化。
圖13A表示低速用HS_SQ_L電路52的各種輸入輸出信號的波形的一例。
在這種情況下，為使接收數(shù)據(jù)成為“H、L、H、L、……”而使差動對輸入信號DP、DM交替為400mV的振幅的話，比如謀求各個晶體管大小的最優(yōu)化，雖然需要依賴于工藝，但是可以用3.3V電源約4納秒(“ns”)的延遲輸出HS_SQ_L。
圖13B表示低速用HS_SQ_L電路52內(nèi)部各節(jié)點的動作波形的一例。
在此，與比較結(jié)果信號HS_SQ_L一起表示了差動放大器電路的差動對輸出信號GP、GM；節(jié)點PKH；基準電平RP、比較信號N7。
即使在低速用HS_SQ_L電路52，比如在如圖13A所示的時刻輸入了差動對輸入信號DP、DM的情況下，也與高速用HS_SQ電路52同樣動作。
即如圖14所示，對于根據(jù)差動對輸入信號DP、DM而變化的GP、GM而言，節(jié)點PKH的電位進行跟蹤以保持其下限值。該節(jié)點PKH與圖12的不同，為得到正確的電位比較結(jié)果，低速用HS_SQ_L電路52通過與比高速用大的電平為低速用而設(shè)定的新的基準電平RP進行比較來生成比較信號N7，輸出比較信號結(jié)果HS_SQ_L。
5.電子設(shè)備下面，就包括上述的本實施方式的數(shù)據(jù)傳送控制裝置的電子設(shè)備的例子進行說明。
比如說圖15A表示電子設(shè)備之一的打印機的內(nèi)部框圖，圖16A表示其外觀圖。CPU(微型計算機)510進行系統(tǒng)全體的控制。操作部511是用于讓用戶操作打印機的部分。ROM516存儲著控制程序、字體等，RAM517的功能是作為CPU510的工作區(qū)域。DMAC518是不通過CPU510而進行數(shù)據(jù)傳送的DMA控制器。顯示屏519是讓用戶知道打印機工作狀態(tài)的部分。
通過USB從個人計算機等其他設(shè)備傳送過來的串行打印數(shù)據(jù)通過數(shù)據(jù)傳送控制裝置500被轉(zhuǎn)換為并行打印數(shù)據(jù)。變換后的并行打印數(shù)據(jù)通過CPU510或者DMAC518被傳送到打印處理部(打印機引擎)512。在打印處理部512對并行打印數(shù)據(jù)實施所給出的處理，通過由打印機頭等構(gòu)成的打印部(進行數(shù)據(jù)輸出處理的裝置)514打印、輸出。
圖15B表示電子設(shè)備之一的掃描儀的內(nèi)部框圖，圖16B表示其外觀圖。CPU520進行系統(tǒng)全體的控制。操作部521是用于讓用戶操作掃描儀的部分。ROM526存儲著控制程序，RAM527的功能是作為CPU520的工作區(qū)域。DMAC528是DMA控制器。
通過由光源、光電轉(zhuǎn)換器等構(gòu)成的圖像讀取部(進行數(shù)據(jù)取進處理的裝置)522讀取原稿的圖像，讀出的圖像數(shù)據(jù)在圖像處理部(掃描引擎)524得到處理。處理后的圖像數(shù)據(jù)通過CPU520或DMAC528被送至數(shù)據(jù)傳送控制裝置500。數(shù)據(jù)傳送控制裝置500將該并行圖像轉(zhuǎn)換為串行圖像，通過USB發(fā)送到個人計算機等其他的設(shè)備。
圖15C表示電子設(shè)備之一的CD-RW驅(qū)動器的內(nèi)部框圖，圖16C表示其外觀圖。CPU530進行系統(tǒng)全體的控制。操作部531是用于讓用戶操作掃描儀的部分。ROM536存儲著控制程序，RAM537的功能是作為CPU520的工作區(qū)域。DMAC538是DMA控制器。
通過由激光、馬達、光學系統(tǒng)等構(gòu)成的讀取&寫入部(進行數(shù)據(jù)取進處理的裝置或進行數(shù)據(jù)存儲處理的裝置)533從CD-RW讀出的的數(shù)據(jù)被輸入到信號處理部534，實行糾錯處理等所給出的信號處理。實行過信號處理的數(shù)據(jù)通過CPU530或DMAC538被輸入到數(shù)據(jù)傳送控制裝置500，數(shù)據(jù)傳送控制裝置500將該并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，通過USB發(fā)送到個人計算機等其他的設(shè)備。
另一方面，通過USB從其他設(shè)備傳送過來的串行數(shù)據(jù)，通過數(shù)據(jù)傳送控制裝置500被轉(zhuǎn)換為并行數(shù)據(jù)。所述并行數(shù)據(jù)通過CPU530或DMAC538被傳送到信號處理部534。信號處理部534對所述并行數(shù)據(jù)實行所給出的信號處理，通過讀取&寫入部533存儲到CD-RW532。
在圖15A、圖15B、圖15C中，在CPU510、520、530之外，也可以另外設(shè)置用于在數(shù)據(jù)傳送控制裝置500進行數(shù)據(jù)傳送控制的CPU。
如將本實施方式的數(shù)據(jù)傳送控制裝置用于電子設(shè)備，在USB2.0下能夠用HS模式進行數(shù)據(jù)傳送。因此，在用戶通過個人計算機等指示打印的情況下，只有很少的延時便可完成打印。此外，在指示掃描儀進行圖像讀取之后，只有很少的延時用戶便可以看到讀取的圖像。此外，從CD-RW的數(shù)據(jù)讀取，將數(shù)據(jù)寫入CD-RW都可以高速的進行。
此外，如將本實施方式的數(shù)據(jù)傳送控制裝置用于電子設(shè)備，則從總線連接的其他電子設(shè)備開始，可以在HS模式下以很好的精度檢測傳送數(shù)據(jù)的接收，比如能夠適當?shù)目刂平邮仗幚淼拈_始動作，因此可以實現(xiàn)電子設(shè)備的節(jié)能化。
作為可以適用本實施方式的數(shù)據(jù)傳送控制裝置的電子設(shè)備，出上述之外，還可以考慮各種光盤驅(qū)動器(CD-ROM、DVD)；光磁盤驅(qū)動器(MO)；硬盤驅(qū)動器、TV、VTR、攝像機、音響設(shè)備、電話、背投、個人計算機、電子記事本、文字處理機等各種設(shè)備。
本發(fā)明不局限于本實施方式，在本發(fā)明宗旨范圍內(nèi)的各種變形實施均可能。
比如，本發(fā)明的數(shù)據(jù)傳送控制裝置的結(jié)構(gòu)并不局限于圖1所示的結(jié)構(gòu)。
此外，本發(fā)明最好適用于USB2.0下的數(shù)據(jù)傳送，但也不局限于此。比如根據(jù)與USB2.0同等的理論的標準或USB2.0發(fā)展后的標準下的數(shù)據(jù)傳送都可以適用本發(fā)明。
權(quán)利要求
1.一種接收差動對輸入信號的信號接收電路，其特征在于包括第1及第2接收電路，用于接收差動對輸入信號生成第1及第2接收信號；第1信號檢測電路，用于在高速的第1模式下，根據(jù)第1基準電平檢測有無所述差動對輸入信號；第2信號檢測電路，用于在低速的第2模式下，根據(jù)大于所述第1基準電平的第2基準電平檢測有無所述差動對輸入信號，在所述第1信號檢測電路檢測出存在所述差動對輸入信號的情況下，將所述第1接收信號作為有效；在所述第2信號檢測電路檢測出存在所述差動對輸入信號的情況下，將所述第2接收信號作為有效。
2.權(quán)利要求1記載的信號接收電路，其特征在于包括根據(jù)所述第1信號檢測電路的檢測結(jié)果，屏蔽所述第1接收信號的屏蔽電路，根據(jù)所述第2信號檢測電路的檢測結(jié)果，進行所述第2接收電路的動作控制。
3.權(quán)利要求1或2記載的信號接收電路，其特征在于根據(jù)在第2模式作為有效的所述第2接收信號，轉(zhuǎn)移至第1模式。
4.權(quán)利要求1或2記載的信號接收電路，其特征在于所述第1模式是USB(Universal Serial Bus)2.0標準的HS(HighSpeed)模式，所述第2模式是USB2.0標準的FS(Full Speed)模式。
5.權(quán)利要求1記載的信號接收電路，其特征在于所述第1信號檢測電路，包括第1差動放大器，用于根據(jù)差動對輸入信號輸出放大后的差動對輸出信號；第1及第2峰值保持電路，用于將所述差動對輸出信號的各峰值保持在所給出的節(jié)點；第1恒電位設(shè)定電路，用于將所述節(jié)點的電位恢復(fù)至所給出的恒電位，而其變化慢于由所述峰值的保持而引起的電位變化；第1比較電路，用于比較所述節(jié)點的電位和所述第1基準電平，根據(jù)所述第1比較電路的比較結(jié)果檢測有無差動對輸入信號。
6.權(quán)利要求5記載的信號接收電路，其特征在于所述第1及第2峰值保持電路，將所述差動對輸出信號的下限值保持在所給出的節(jié)點，所述第1恒電位設(shè)定電路，通過向所述節(jié)點提供電荷而使所述節(jié)點的電位恢復(fù)至所給出的恒電位，而其變化慢于由所述下限值的保持而引起的電位變化。
7.權(quán)利要求6記載的信號接收電路，其特征在于所述第1恒電位設(shè)定電路，包括其變化慢于由所述下限值的保持而引起的電位變化的提供微小電荷的恒電流源。
8.權(quán)利要求5至7之一記載的信號接收電路，其特征在于所述第1差動放大器，包括第1的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第2的第1導(dǎo)電型晶體管，其源極端子連接于所述第1的第1導(dǎo)電型晶體管的漏極端子；第3的第1導(dǎo)電型晶體管，其源極端子連接于所述第1的第1導(dǎo)電型晶體管的漏極端子；第1的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第2的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源；第2的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第3的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源，所給出的啟動信號被提供給所述第1的第1導(dǎo)電型晶體管的柵極端子，所述差動對輸入信號被提供給所述第2及第3的第1導(dǎo)電型晶體管的柵極端子，所述差動對輸出信號從所述第1及第2的第2導(dǎo)電型晶體管的漏極端子輸出。
9.權(quán)利要求5記載的信號接收電路，其特征在于所述第1及第2峰值保持電路中的至少一方，包括第4的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第5的第1導(dǎo)電型晶體管，其源極端子連接于所述第4的第1導(dǎo)電型晶體管的漏極端子；第6的第1導(dǎo)電型晶體管，其源極端子連接于所述第4的第1導(dǎo)電型晶體管的漏極端子；第3的第2導(dǎo)電型晶體管，其漏極端子連接于所述第5的第1導(dǎo)電型晶體管的漏極端子，柵極端子連接于所述第6的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源；第4的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第6的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源；第5的第2導(dǎo)電型晶體管，其漏極端子連接于所述第6的第1導(dǎo)電型晶體管的柵極端子，柵極端子連接于第3的第2導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源，所給出的啟動信號被提供給所述第4的第1導(dǎo)電型晶體管的柵極端子，所述差動對輸出信號的一方被提供給所述第5的第1導(dǎo)電型晶體管的柵極端子，所述節(jié)點連接于所述第6的第1導(dǎo)電型晶體管的柵極端子。
10.權(quán)利要求5記載的信號接收電路，其特征在于所述第1比較電路，包括第7的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第8的第1導(dǎo)電型晶體管，其源極端子連接于所述第7的第1導(dǎo)電型晶體管的漏極端子；第9的第1導(dǎo)電型晶體管，其源極端子連接于所述第7的第1導(dǎo)電型晶體管的漏極端子；第6的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第8的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源；第7的第2導(dǎo)電型晶體管，其漏極端子連接于所述第9的第1導(dǎo)電型晶體管的漏極端子，柵極端子連接于所述第6的第2導(dǎo)電型晶體管的柵極端子，源極端子連接于第2電源；第8的第2導(dǎo)電型晶體管，其漏極端子連接于所述第6的第2導(dǎo)電型晶體管的柵極端子，柵極端子連接于所述第7的第2導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源；所給出的啟動信號被提供給所述第7的第1導(dǎo)電型晶體管的柵極端子，所述節(jié)點連接于所述第8的第1導(dǎo)電型晶體管的柵極端子，所述第1基準電平的信號被提供給所述第9的第1導(dǎo)電型晶體管的柵極端子，比較結(jié)果從所述第7的第2導(dǎo)電型晶體管的漏極端子輸出。
11.權(quán)利要求10記載的信號接收電路，其特征在于包括第10的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第11的第1導(dǎo)電型晶體管，其源極端子連接于所述第10的第1導(dǎo)電型晶體管的漏極端子；第12的第1導(dǎo)電型晶體管，其源極端子連接于所述第10的第1導(dǎo)電型晶體管的漏極端子；第9的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第11的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源；第10的第2導(dǎo)電型晶體管，其柵極端子及漏極端子連接于所述第12的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源，所給出的啟動信號被提供給所述第10的第1導(dǎo)電型晶體管的柵極端子，對應(yīng)于應(yīng)檢測的電平的差動對檢測電平信號被分別提供給所述第11及第12的第1導(dǎo)電型晶體管的柵極端子，包括從所述第10的第2導(dǎo)電型晶體管的漏極端子輸出所述第1基準電平信號的基準電平生成電路，所述基準電平生成電路，具有與所述第1差動放大器同等的電特性。
12.權(quán)利要求5記載的信號接收電路，其特征在于所述第1恒電位設(shè)定電路，包括第13的第1導(dǎo)電型晶體管，其源極端子連接于第1電源，漏極端子連接于所述節(jié)點；電容器，插在所述節(jié)點和第2電源之間，所給出的啟動信號被提供給所述第13的第1導(dǎo)電型晶體管的柵極端子。
13.權(quán)利要求5記載的信號接收電路，其特征在于包括第14的第1導(dǎo)電型晶體管，其源極端子連接于第1電源；第11的第2導(dǎo)電型晶體管，其漏極端子連接于所述第14的第1導(dǎo)電型晶體管的漏極端子，源極端子連接于第2電源，所給出的啟動信號被提供給所述第14的第1導(dǎo)電型晶體管的柵極端子，所述第1比較電路的輸出信號被提供給所述第11的第2導(dǎo)電型晶體管的柵極端子，包括用于從所述第11的第2導(dǎo)電型晶體管的漏極端子輸出與所述第1比較電路的輸出信號相對應(yīng)的邏輯電平信號的輸出電路。
14.權(quán)利要求1記載的信號接收電路，其特征在于所述第2信號檢測電路，包括第2差動放大器，用于根據(jù)差動對輸入信號輸出放大后的差動對輸出信號；第3及第4峰值保持電路，用于將所述差動對輸出信號的各個峰值保持在所給出的節(jié)點；第2恒電位設(shè)定電路，用于將所述節(jié)點的電位恢復(fù)至所給出的恒電位，而其變化慢于因所述峰值保持而引起的電位變化；第2比較電路，用于比較所述節(jié)點的電位和所述第2基準電平，根據(jù)所述第2比較電路的比較結(jié)果檢測有無差動對輸入信號。
15.權(quán)利要求1至14之一記載的信號接收電路，其特征在于所述差動對輸入信號是符合USB標準的信號。
16.一種數(shù)據(jù)傳送控制裝置，其特征在于包括權(quán)利要求1記載的信號接收電路；根據(jù)由所述信號接收電路檢測出的信號進行所給出接收處理的電路。
17.一種數(shù)據(jù)傳送控制裝置，其特征在于包括權(quán)利要求16記載的信號接收電路；根據(jù)由所述信號接收電路檢測出的信號進行所給出接收處理的電路。
18.一種電子設(shè)備，其特征在于包括權(quán)利要求16或權(quán)利要求17記載的數(shù)據(jù)傳送控制裝置；進行通過所述數(shù)據(jù)傳送控制裝置及總線傳送的數(shù)據(jù)的輸出處理、取進處理或者存儲處理的裝置。
全文摘要
提供一種能夠檢測、接收高速且小振幅信號的信號接收電路和采用了該電路的數(shù)據(jù)傳送控制裝置及電子設(shè)備。由接收靈敏度高的低速用HS_SQ_L電路52和實現(xiàn)了高速響應(yīng)性的高速用HS_SQ電路54來檢測差動對接收信號DP、DM的有無狀態(tài)。對于高速的接收信號,HS差動數(shù)據(jù)接收器56取進的HS_DataIn與表示由高速用HS_SQ電路檢測出的信號有無狀態(tài)的HS_SQ之間的邏輯積被提供給DLL電路22。對于低速的接收信號,在低速用HS_SQ_L電路52檢測差動對接收信號DP、DM的有無狀態(tài)后啟動FS差動接收器44。由FS差動接收器44所取進的FS_DataIn被提供給FS電路30。
文檔編號H03K5/153GK1385796SQ0211938
公開日2002年12月18日 申請日期2002年5月14日 優(yōu)先權(quán)日2001年5月14日
發(fā)明者中田章 申請人:精工愛普生株式會社