專利名稱：時鐘控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時鐘控制電路。更確切地說，本發(fā)明涉及在有復(fù)位等重負載信號或長延遲時間信號時能抑制消耗功率和電路規(guī)模的增加而達到要求性能的時鐘控制電路。
現(xiàn)有技術(shù)復(fù)位信號由于一次置位多個閂鎖，因此扇出非常大。為此，復(fù)位信號從復(fù)位電路到閂鎖傳播需要時間，尤其是當工作頻率較高時，從外部接到復(fù)位解除信號，將所有的閂鎖由復(fù)位狀態(tài)解除，要占掉時間成為誤動作的原因。
例如，圖20所示電路中，圖21B的復(fù)位信號經(jīng)緩沖器20提供到D型觸發(fā)器21～25的復(fù)位端子(R1～R5)。緩沖器20的輸出有5個D型觸發(fā)器21～25為負載，圖21C的D型觸發(fā)器21的復(fù)位信號R1和圖21D的D型觸發(fā)器25的復(fù)位信號R5的傳播時間，有可能錯過圖21A所示的時鐘信號的1個周期。這時，由復(fù)位信號R1復(fù)位的D型觸發(fā)器21和復(fù)位信號R5復(fù)位的D型觸發(fā)器25的復(fù)位解除時間錯過了時鐘周期，成為誤動作的原因。
系統(tǒng)的最高頻率取決于最慢的路徑，這樣就因復(fù)位解除的路徑延遲將LSI的工作頻率降低，而使整體性能下降。
為解決這個問題，雖有如圖22所示，將緩沖器30的輸出連接到樹狀結(jié)構(gòu)的緩沖器31～34，或如圖23所示，用輸出較大的緩沖器40傳播復(fù)位信號的方法，但在電路規(guī)模和功率消耗方面是不利的。
另外，除復(fù)位信號之外，在向多個塊供給的延遲時間較長的信號源也存在發(fā)生同樣問題的可能性。
例如，在圖24所示，含有緩沖器40的輸出連接多個緩沖器41～46那樣扇出很大的節(jié)點的A→B的路徑，從圖25B所示的信號A的上升時間到圖25C所示的B的上升時間的延遲時間超過圖25A所示的時鐘周期則引起誤動作。
作為解決這些問題的方法，存在與復(fù)位信號的情況一樣，或組成樹狀結(jié)構(gòu)或用較大的緩沖器傳播復(fù)位信號的方式，同樣在電路規(guī)模和功率消耗方面是不利的。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的是提供在復(fù)位信號等延遲時間較長的信號的狀態(tài)變化后或前后，通過降低時鐘頻率或中止時鐘信號來解決上述問題的時鐘控制電路。
本發(fā)明簡單地說，在響應(yīng)第1信號，由門電路中止時鐘信號的供給，第1信號從第1狀態(tài)變?yōu)榈?狀態(tài)時，由門控制電路總是在一定期間中止時鐘信號的供給。
所以，依照本發(fā)明，第1信號傳播經(jīng)過足夠的時間后，從門電路的輸出再供給時鐘信號，因此不會誤動作。其結(jié)果，對延遲時間較長的節(jié)點，不需要使用大的緩沖器或采取樹狀結(jié)構(gòu)，就可以實現(xiàn)消耗功率或面積小的電路。
本發(fā)明的另一種情況，響應(yīng)第1信號，由門電路中止時鐘信號的供給，同時響應(yīng)第1信號由門控制電路生成邏輯電平變化的第2信號，在第2信號的邏輯電平變化的前后中止時鐘信號的供給。
本發(fā)明的另一種情況，響應(yīng)第1信號，由時鐘變換電路降低時鐘信號的頻率，第1信號從第1狀態(tài)變?yōu)榈?狀態(tài)時，由時鐘切換電路總是在一定期間降低時鐘信號的頻率。
本發(fā)明的另一種情況，響應(yīng)第1信號，由時鐘變換電路輸出由時鐘變換電路降低了頻率的時鐘信號，同時由時鐘切換電路響應(yīng)第1信號生成邏輯電平變化的第2信號，在第2信號的邏輯電平變化的前后降低時鐘信號的頻率。


圖1是本發(fā)明第1實施例的時鐘控制電路的示意框圖。
圖2A～2E是圖1所示時鐘控制電路的時序圖。
圖3是圖1所示門控制電路例的示意圖。
圖4是圖1所示門控制電路其它例的示意圖。
圖5是本發(fā)明第2實施例的示意框圖。
圖6A～6G是圖5的動作說明時序圖。
圖7是圖5所示門控制電路例的示意圖。
圖8是圖5所示門控制電路其它例的示意圖。
圖9是本發(fā)明第3實施例的時鐘控制電路的示意框圖。
圖10是圖9所示時鐘變換器具體例的示意電路圖。
圖11A～11F是圖9所示實施例的動作說明時序圖。
圖12是本發(fā)明第4實施例的時鐘控制電路的示意框圖。
圖13是本發(fā)明第5實施例的時鐘控制電路的示意框圖。
圖14A～14D是圖13所示實施例的時序圖。
圖15是圖13所示門控制電路例的示意圖。
圖16是圖13所示門控制電路其它例的示意圖。
圖17是本發(fā)明第6實施例的時鐘控制電路的示意框圖。
圖18A～18E是圖17所示實施例的時序圖。
圖19是本發(fā)明第7實施例的時鐘控制電路的示意框圖。
圖20是緩沖器連接5個D型觸發(fā)器的現(xiàn)有例電路圖。
圖21A～21D是圖20所示現(xiàn)有例的時序圖。
圖22是緩沖器電路成為樹狀結(jié)構(gòu)的現(xiàn)有例電路圖。
圖23是在輸出大的緩沖器電路驅(qū)動D型觸發(fā)器的現(xiàn)有例電路圖。
圖24是具有包含扇出較大的節(jié)點的路徑的電路圖。
圖25A～25C是圖24電路的時序圖。
實施方式(實施例1)圖1是本發(fā)明第1實施例的時鐘控制電路的示意框圖。
圖1中，本實施例的時鐘控制電路由2輸入門電路1和門控制電路12構(gòu)成。時鐘發(fā)生器11產(chǎn)生時鐘信號(以下，圖中以CLOCK標記)提供給門電路1的1個輸入。外部端子10輸入復(fù)位信號，這個復(fù)位信號提供到門控制電路12的同時還提供到內(nèi)部電路2。門控制電路12響應(yīng)復(fù)位信號輸出時鐘控制信號(以下，圖中以CLOCK_CNT標記)，將該反相信號提供到門電路1的另一輸入。門電路1是將時鐘信號與時鐘控制信號的反相信號進行AND邏輯運算的AND邏輯門，它輸出的內(nèi)部時鐘信號(以下，圖中以ICLK標記)提供給內(nèi)部電路2。
內(nèi)部電路2是實現(xiàn)在這個半導(dǎo)體芯片上形成的集成電路的主要功能的電路，有圖20一樣的構(gòu)成，包含緩沖電路20和多個D型觸發(fā)器21～25同時還包含接收來自門電路1輸出的內(nèi)部時鐘信號的緩沖電路26。復(fù)位信號經(jīng)緩沖電路20都提供到各D型觸發(fā)器21～25的復(fù)位端子，使記憶內(nèi)容復(fù)位。內(nèi)部時鐘信號經(jīng)緩沖電路20都提供到各D型觸發(fā)器21～25的時鐘端子，以存儲與內(nèi)部時鐘信號ICLK的上升(或下降)沿同步提供給D端子的數(shù)據(jù)。
門控制電路12響應(yīng)復(fù)位信號由門電路1中止時鐘信號的供給，特別是在復(fù)位信號的電平變化后立即中止時鐘信號的供給。門電路12特別每當復(fù)位信號由“H”電平變?yōu)椤癓”電平時都以相同的期間中止時鐘信號的供給，而在復(fù)位信號由“L”電平變?yōu)椤癏”電平時不中止時鐘信號的供給。其具體結(jié)構(gòu)第1例如圖3的電路，其第2例為圖4的電路。
另外，圖1所示時鐘發(fā)生器11和門控制電路12和門電路1及內(nèi)部電路2都在一共同的半導(dǎo)體芯片上形成的。但時鐘發(fā)生器11不設(shè)在芯片上，由芯片外部提供時鐘信號也是可以的。
圖2A～圖2E是圖1所示時鐘控制電路的時序圖。向門電路1提供時鐘信號，圖2B所示復(fù)位信號(RESET)在“H”電平期間，時鐘控制信號如圖2E所示為“L”電平，該期間如圖2A所示有內(nèi)部時鐘信號輸出。當復(fù)位信號變?yōu)椤癓”電平時鐘控制信號變?yōu)椤癏”電平時，該期間時鐘信號中止輸出，門電路1的輸出為“L”電平。
因此，基于圖2B所示復(fù)位信號，提供到內(nèi)部電路的復(fù)位信號R1(圖2C)，R5(圖2D)的延遲差即使大于時鐘信號的1個周期，傳播復(fù)位信號R1，R5之后經(jīng)過足夠時間門電路1再供給時鐘信號，所以不會有誤動作。其結(jié)果，對延遲時間大的節(jié)點，沒有必要使用上述圖24所示大緩沖器或采取如圖22所示樹狀結(jié)構(gòu)，而實現(xiàn)消耗功率和面積小的電路。
其次，圖3所示門控制電路包括，延遲復(fù)位信號的延遲元件3，和在一輸入接受復(fù)位信號的邏輯反相信號，在另一輸入接受延遲元件3的輸出信號，進行AND邏輯運算的AND電路4。另外，延遲元件3由多個緩沖元件串聯(lián)構(gòu)成，延遲時間設(shè)定成與時鐘中止供給期間的時間一致。
圖2B所示復(fù)位信號經(jīng)延遲元件3延遲后輸入到AND電路4，輸出比復(fù)位信號延遲了的圖2E的時鐘控制信號。
圖4所示的例子，串聯(lián)多個D型觸發(fā)器構(gòu)成延遲電路5，復(fù)位信號由時鐘信號依次移位，將從復(fù)位信號按設(shè)定時間延遲了的時鐘控制信號與復(fù)位信號一起提供到AND電路6，構(gòu)成了將輸入的復(fù)位信號計數(shù)的手段。此例中，延遲電路5也設(shè)計成計數(shù)時間與時鐘信號中止供給期間的時間一致。
(實施例2)圖5是本發(fā)明第2實施例的示意框圖，圖6是圖5的動作說明時序圖。
圖5中，本實施例的時鐘控制電路由2輸入的門電路1和門控制電路22構(gòu)成。門控制電路22與圖1一樣，響應(yīng)圖6C所示復(fù)位信號由門電路1中止圖6B所示時鐘信號的供給同時，生成延遲了復(fù)位信號的電平變化的內(nèi)部復(fù)位信號如圖6D所示，內(nèi)部復(fù)位信號的邏輯電平變化前后中止向內(nèi)部電路2供給時鐘信號。
內(nèi)部電路2與圖1一樣設(shè)有多個D型觸發(fā)器21～25，各D型觸發(fā)器21～25的復(fù)位端子都連接時鐘控制電路22輸出的內(nèi)部復(fù)位信號。其它結(jié)構(gòu)及動作與圖1一樣。這樣設(shè)置了門控制電路22就可以構(gòu)成難于發(fā)生誤動作的安全電路。
圖7及圖8是圖5所示的門控制電路的各例。圖7是在與上述圖3同樣電路中，將多個緩沖元件串聯(lián)的延遲元件3中最后的緩沖元件32以外的設(shè)定的緩沖元件31輸出的信號作為內(nèi)部復(fù)位信號輸出的電路。圖8是在與圖4同樣電路中，將多個D型觸發(fā)器組成的延遲電路5中最后的觸發(fā)器52以外的設(shè)定的觸發(fā)器51輸出的信號作為內(nèi)部復(fù)位信號輸出的電路。圖7及圖8都對復(fù)位信號生成相當于例如由延遲元件3，延遲電路5的各延遲時間的1/2延遲量的內(nèi)部復(fù)位信號。
(實施例3)圖9是本發(fā)明實施例3的示意框圖。本實施例的時鐘控制電路由門電路1和時鐘切換電路32構(gòu)成，代替圖1所示門電路1和門控制電路12設(shè)置了時鐘變換器7和時鐘切換電路32。時鐘切換電路32響應(yīng)復(fù)位信號生成控制信號將提供到內(nèi)部電路22的內(nèi)部時鐘信號按設(shè)定期間由時鐘變換電路7降低頻率輸出，同時生成延遲于復(fù)位信號電平變化的內(nèi)部復(fù)位信號，內(nèi)部復(fù)位信號的邏輯電平變化的前后，降低提供給內(nèi)部電路2的時鐘信號頻率。
更具體地說，時鐘切換電路32可由圖7或圖8同樣電路組成。時鐘切換電路32 在復(fù)位信號由“H”電平到“L”電平變化時響應(yīng)，使時鐘信號的頻率降低，且每當響應(yīng)復(fù)位信號都只按相同期間降低時鐘信號頻率。
時鐘變換器7隨控制信號按設(shè)定期間降低時鐘信號的頻率。內(nèi)部電路2與圖1一樣設(shè)有多個D型觸發(fā)器21～25，由時鐘變換器7輸出的時鐘信號都提供到各D型觸發(fā)器21～25的時鐘端子，而時鐘控制電路22輸出的內(nèi)部復(fù)位信號都提供到復(fù)位端子。
圖9的內(nèi)部電路2、時鐘變換器7、時鐘切換電路32及時鐘發(fā)生器11都集成在同一半導(dǎo)體芯片上。但時鐘發(fā)生器11可以不設(shè)在芯片上，可以由外部提供時鐘信號。
圖10是圖9所示時鐘變換器7的具體例電路圖。圖10中，時鐘變換器7由時鐘分頻器71和多路復(fù)用器72構(gòu)成。時鐘分頻器71由計數(shù)器構(gòu)成，將時鐘信號按規(guī)定分頻比分頻，將該分頻信號提供給多路復(fù)用器72。多路復(fù)用器72按時鐘控制信號切換時鐘信號和分頻信號作為內(nèi)部時鐘信號輸出。
時鐘變換器7還可以考慮其它控制方法，例如，選擇將時鐘信號倍增的信號和時鐘信號的方法，以及對分頻電路和倍增電路由內(nèi)部具有的控制其分頻比或倍增比的方法等。
圖11是圖9所示實施例的動作說明時序圖。圖10所示多路復(fù)用器72，在圖11F所示時鐘控制信號“L”電平期間如圖11A所示將時鐘信號作為內(nèi)部時鐘信號輸出，在時鐘控制信號“H”電平期間，將分頻信號作為內(nèi)部信號輸出。而低頻時的內(nèi)部時鐘信號的1個周期設(shè)定得要長于信號R1，R5之間的電平變化的延遲時間(圖11的Δt)。
因而，在本實施例中，圖11B所示的復(fù)位信號在下降到“L”電平數(shù)周期間內(nèi)部時鐘信號的頻率降低，所以R1～R5的延遲即便比時鐘信號的1個周期大，只要在降低了頻率的內(nèi)部時鐘信號的1個周期以內(nèi)，就不會產(chǎn)生誤動作。
因此，沒有必要如圖22或圖23那樣，對延遲時間較大的節(jié)點，使用大緩沖器或采用樹狀結(jié)構(gòu)，就可實現(xiàn)消耗功率和面積小的電路。
(實施例4)圖12是本發(fā)明實施例4的示意框圖。圖12中，時鐘控制電路由時鐘變換器7和時鐘切換電路42構(gòu)成。時鐘發(fā)生器11和時鐘變換器7與圖9是同樣結(jié)構(gòu)，時鐘切換電路42響應(yīng)復(fù)位信號生成使時鐘變換器7向內(nèi)部電路2提供的時鐘信號的頻率降低的控制信號。復(fù)位信號提供給內(nèi)部電路2中的多個D型觸發(fā)器21～25的各復(fù)位端子。
時鐘切換電路42具體有如圖3或圖4同樣構(gòu)成。因而提供給內(nèi)部電路2中各D型觸發(fā)器21～25的復(fù)位信號由“H”電平變?yōu)椤癓”電平后，時鐘信號的頻率下降。降低后的頻率設(shè)定得如同圖9的例子一樣，時鐘信號的1個周期要長于R1～R5之間的電平變化的延遲時間。
(實施例5)圖13是本實施例5的示意框圖。本實施例是將現(xiàn)有例的圖24加以改良的，時鐘控制電路是由門電路1和門控制電路48構(gòu)成。時鐘發(fā)生器11和門電路1與圖1的構(gòu)成一樣，門電路1的輸出信號作為內(nèi)部時鐘信號提供給D型觸發(fā)器53，54的時鐘端子。另外，此圖13所示電路都形成在一個半導(dǎo)體芯片上。
門控制電路48響應(yīng)節(jié)點A不論是由“L”電平變?yōu)椤癏”電平，還是由“H”電平變?yōu)椤癓”電平都產(chǎn)生一個控制信號使門電路1中止一定期間供給內(nèi)部時鐘信號。
D型觸發(fā)器53，54在時鐘信號上升(或下降)沿記憶保存D端子數(shù)據(jù)。例如，由組合電路組成的邏輯電路51對觸發(fā)電路53輸出的數(shù)據(jù)(節(jié)點A的信號)進行規(guī)定的邏輯運算輸出到緩沖器40。邏輯電路52接受緩沖器41的數(shù)據(jù)進行規(guī)定的邏輯運算提供給D型觸發(fā)器54的D端子(節(jié)點B)。
此例是假定節(jié)點A的信號電平變化，相應(yīng)地節(jié)點B的電平必定變化的電路。另外，節(jié)點B沒必要同節(jié)點A的電平變化相同。本實施例中，緩沖器40的輸出連接多個緩沖器41～46的輸入，其扇出較大是其優(yōu)點。
圖14是圖13所示實施例的時序圖。在含有延遲時間長的節(jié)點的控制信號A在圖14B所示由“H”電平變?yōu)椤癓”電平時，用圖1所示時鐘控制電路送出控制信號使內(nèi)部時鐘信號如圖14A那樣中止供給一定期間(期間A)，同時在節(jié)點A由“L”電平變?yōu)椤癏”電平時也相應(yīng)地送出中止供給時鐘信號一定期間(期間B)的控制信號。
本實施例每次響應(yīng)節(jié)點A由“H”電平變?yōu)椤癓”電平時，時鐘停供期間(期間A)時間總是一樣的，響應(yīng)節(jié)點A由“L”電平變?yōu)椤癏”電平時，時鐘停供期間(期間A)時間總是一樣的。其結(jié)果，A→B的路徑傳播后經(jīng)過足夠時間再供給內(nèi)部時鐘，所以不會引起誤動作。
因此，對延遲時間較大的節(jié)點，沒有必要使用大緩沖器或采用樹狀結(jié)構(gòu)，就可實現(xiàn)消耗功率和面積小的電路。
圖15及圖16是圖13所示時鐘控制電路中的門控制電路48的示意圖例。特別是圖15是使用延遲元件的門控制電路，代替圖3所示的門電路4換成異或門(EXOR)55，圖16使用觸發(fā)器的門控制電路，代替圖4所示門電路6換成異或門56。在本實施例中，期間A，B與圖15多個延遲元件3的延遲時間大體一致，與圖16多個觸發(fā)器5的延遲時間大體一致。
另外，圖13是中止供給時鐘信號的例子，若將門電路1換用圖10的時鐘變換器7，也可如圖12的例子那樣時鐘控制信號有效時，降低時鐘信號的頻率。
另外，在圖13的例中，是讓節(jié)點A的電平上升及下降雙方都激活時鐘控制信號的，但如響應(yīng)節(jié)點A的上升(或下降)節(jié)點B的電平變化的延遲較大，而響應(yīng)節(jié)點A的下降(或上升)節(jié)點B的電平變化的延遲有時又小得達不到臨界點的程度。這時可以讓時鐘控制電路只響應(yīng)節(jié)點A的上升(或下降)中止一定期間時鐘信號的供給或也可降低頻率。作為門控制電路采用圖3或圖4的電路即可。
(實施例6)圖17是本發(fā)明實施例6的示意框圖。本實施例是圖13電路的改良例，時鐘控制電路由門電路1和門控制電路48構(gòu)成。節(jié)點A′的信號提供到邏輯電路55。邏輯電路55是一個例如含有在其信號傳播經(jīng)路上記憶信號的順序電路，按規(guī)定的邏輯運算，將其運算結(jié)果輸出。邏輯電路55也與圖13的其它電路形成在同一塊芯片上。這里邏輯電路55設(shè)計成響應(yīng)節(jié)點A′的邏輯電平變化，節(jié)點A的電平也一定變化。
但，節(jié)點A′沒有必要同A的電平變化一樣。D型觸發(fā)器53與內(nèi)部時鐘信號同步，作為邏輯電路55的輸出節(jié)點A是在節(jié)點A′的邏輯電平變化一定時間延遲后出現(xiàn)電平變化信號。
門控制電路48可采用同圖13一樣結(jié)構(gòu)，但不是接受節(jié)點A而是接受節(jié)點A′的信號。其它結(jié)構(gòu)都同圖13一樣。
圖18A～18E是圖17所示實施例的時序圖。用圖1所示時鐘控制電路在延遲時間較長的節(jié)點A′如圖18D由“H”電平變?yōu)椤癓”電平時，送出控制信號將時鐘信號的頻率如圖18A所示總是在一定期間(期間C)降低，同時響應(yīng)節(jié)點A′由“L”電平變?yōu)椤癏”電平時也送出控制信號在一點期間(期間D)降低時鐘信號的頻率。
本實施例中，如圖18B所示響應(yīng)節(jié)點A由“H”電平變?yōu)椤癓”電平時，時鐘信號的頻率降低的期間(期間D)總是一樣的。
響應(yīng)節(jié)點A′的電平變化，經(jīng)邏輯電路55及觸發(fā)器53節(jié)點A只延遲期間X后邏輯電平改變。而響應(yīng)節(jié)點A的電平變化，經(jīng)過邏輯電路51，驅(qū)動器40、41及邏輯電路52如圖18C所示節(jié)點B只延遲期間Y后邏輯電平改變。期間C，D即圖15的延遲元件3，或圖16的觸發(fā)器電路5的延遲時間，設(shè)計得在節(jié)點A，B邏輯電平改變前后，一定要降低時鐘信號的頻率。
在本實施例中，除了降低時鐘信號的頻率之外還可以象圖1等那樣中止時鐘信號的供給。另外有時也可以只響應(yīng)節(jié)點A′的電平上升或下降，總是在一定期間降低時鐘信號的頻率或中止供給。
(實施例7)圖19是本發(fā)明第7實施例的示意框圖。本實施例的時鐘控制電路是由門電路1和AND門電路94和門控制電路12和寄存器92和比較器91構(gòu)成，增加了時鐘信號頻率達到一定頻率以上中止供給時鐘信號的機構(gòu)，僅對不同于圖1的結(jié)構(gòu)作一說明。在這里對作為時鐘發(fā)生器90輸出可變時鐘信號頻率的發(fā)生器使用進行說明。時鐘發(fā)生器90輸出寄存器93指定頻率的時鐘信號。寄存器93保持著讓內(nèi)部電路2工作的頻率設(shè)定值。
另一方面，寄存器92保持著某一頻率的設(shè)定值。寄存器92，93由芯片內(nèi)CPU(或外部CPU)事先設(shè)定。
比較器91將寄存器92，93的各值作比較，判斷寄存器92設(shè)定的頻率是否在寄存器93設(shè)定的頻率以上，“以上”時輸出“H”電平，否則輸出“L”電平。寄存器92和比較器91組成了一個判斷時鐘信號的頻率是否在某規(guī)定頻率以上的判別電路。門控制電路12與圖1相同。AND門94是將門控制電路12的輸出與比較器91的輸出作AND邏輯運算，其運算結(jié)果作為時鐘控制信號提供給門電路1的一個輸入。
因此，門控制電路12即使輸出例如“H”電平而比較器91是“L”電平，即時鐘發(fā)生器90輸出的時鐘信號的頻率低于寄存器92設(shè)定的頻率時，時鐘控制信號為“L”電平，內(nèi)部時鐘信號就輸出時鐘發(fā)生器90的時鐘信號。另一方面，比較器91輸出“H”電平時，即時鐘發(fā)生器90輸出的時鐘信號的頻率在寄存器92設(shè)定的頻率以上時，門控制電路12的輸出成為時鐘控制信號象圖1一樣中止供給時鐘信號。
時鐘信號若不按圖19那樣由時鐘發(fā)生器90生成，而是由芯片外部提供時，去掉寄存器92、93及比較器91，代之由外部輸入時鐘信號，設(shè)置判別時鐘信號是否在規(guī)定頻率以上的判別電路，將判別電路的輸出提供給AND門94的一輸入也可。
另外，在圖5，圖9，圖12，圖13以及圖17所示電路中若采用圖19的電路，在時鐘信號達到規(guī)定頻率以上時中止時鐘信號，或降低時鐘信號的頻率也可。
另外，上述說明是對供給中止或降低時鐘信號的電路，在同一塊半導(dǎo)體芯片上形成的內(nèi)部電路2的情況進行的說明。但不限于此，在形成了本發(fā)明的時鐘控制電路的芯片和在多個半導(dǎo)體芯片上形成了各自的集成電路搭載一塊母板的系統(tǒng)上，時鐘控制電路對在形成了時鐘控制電路的芯片之外的芯片上形成的集成電路的全部或一部，供給中止或降低頻率的時鐘信號也是可以的。
另外，將中止或降低頻率的時鐘信號ICLK提供到構(gòu)成內(nèi)部電路2的全部塊也可，只提供其一部分塊也可。在后者的情況，對不提供時鐘信號ICLK的塊，提供例如時鐘發(fā)生器11輸出的時鐘信號CLOCK。另外，還可以對構(gòu)成內(nèi)部電路2的全部塊或一部分塊提供時鐘信號ICLK，而對芯片外部的集成電路供給不變的時鐘信號也可以。這時將時鐘發(fā)生器11輸出的時鐘信號CLOCK輸出芯片外部也可。
如上所述，按照本發(fā)明的實施例，第1信號傳播后經(jīng)過足夠的時間，由門電路的輸出再供給時鐘信號，所以不會有誤動作。結(jié)果，對延遲時間大的節(jié)點，不需要使用大的緩沖器或采取樹狀結(jié)構(gòu)，而構(gòu)成工作可靠的電路，實現(xiàn)消耗功率和面積小的電路。
本次提出的實施例所提各點均應(yīng)認為只是舉例而非所限。本發(fā)明的范圍不是上述的說明，而由權(quán)利要求的范圍表示，同權(quán)利要求均等并包含范圍內(nèi)的各種變更。
權(quán)利要求
1.一種時鐘控制電路，包含中止時鐘信號供給的門電路(1)；門控制電路(12)，其響應(yīng)第1信號由上述門電路中止上述時鐘信號的供給，在上述第1信號從第1狀態(tài)變?yōu)榈?狀態(tài)時總是在一定期間中止上述時鐘信號的供給。
2.權(quán)利要求1記載的時鐘控制電路，其中上述門控制電路對上述第1信號和使該第1信號延遲(3)了的延遲信號進行運算(4)，向上述門電路輸出指示中止上述時鐘信號供給的第2信號。
3.權(quán)利要求1記載的時鐘控制電路，其中上述門控制電路對上述第1信號和將該第1信號計數(shù)(5)的計數(shù)信號進行運算(6)，向上述門電路輸出指示中止上述時鐘信號供給的第2信號。
4.權(quán)利要求1記載的時鐘控制電路，其中上述門控制電路響應(yīng)上述第1信號生成邏輯電平變化的第2信號，同時在上述第2信號的邏輯電平變化的前后中止上述時鐘信號的供給。
5.權(quán)利要求1記載的時鐘控制電路，其中上述第1信號是將記憶元件的記憶內(nèi)容復(fù)位的復(fù)位信號。
6.一種時鐘控制電路，包含中止時鐘信號供給的門電路(1)；門控制電路(30)，其響應(yīng)第1信號由上述門電路中止上述時鐘信號的供給，同時響應(yīng)上述第1信號生成邏輯電平變化的第2信號，在上述第2信號的邏輯電平變化的前后中止上述時鐘信號的供給。
7.權(quán)利要求6記載的時鐘控制電路，具備判斷上述時鐘信號的頻率是否在規(guī)定的頻率以上的判斷電路(91，92)，其中上述門控制電路在上述時鐘頻率被判斷為是在規(guī)定頻率以上時，中止上述時鐘信號的供給。
8.權(quán)利要求6記載的時鐘控制電路，其中上述第2信號是將記憶元件的記憶內(nèi)容復(fù)位的復(fù)位信號。
9.一種時鐘控制電路，包含改變時鐘信號頻率的時鐘變換電路(7)；時鐘切換電路(42)，其響應(yīng)第1信號由上述時鐘變換電路降低上述時鐘信號的頻率，當上述第1信號從第1狀態(tài)向第2狀態(tài)變化時，總是在一定期間降低上述時鐘信號的頻率。
10.權(quán)利要求9記載的時鐘控制電路，其中上述時鐘切換電路對上述第1信號和使該第1信號延遲(3)了的延遲信號進行運算(4)，向上述時鐘變換電路輸出指示改變上述時鐘信號頻率的第2信號。
11.權(quán)利要求9記載的時鐘控制電路，其中上述時鐘切換電路對上述第1信號和將該第1信號計數(shù)(5)的計數(shù)信號進行運算(6)，向上述時鐘變換電路輸出指示改變上述時鐘信號頻率的第2信號。
12.權(quán)利要求9記載的時鐘控制電路，其中上述時鐘切換電路響應(yīng)上述第1信號生成邏輯電平變化的第2信號，在上述第2信號的邏輯電平變化的前后降低上述時鐘信號的頻率。
13.權(quán)利要求9記載的時鐘控制電路，其中上述第1信號是將記憶元件的記憶內(nèi)容復(fù)位的復(fù)位信號。
14.一種時鐘控制電路，包含改變時鐘信號頻率的時鐘變換電路(7)；時鐘切換電路(32)，其響應(yīng)第1信號由上述時鐘變換電路使從上述時鐘變換電路輸出降低了頻率的時鐘信號，同時響應(yīng)上述第1信號生成邏輯電平變化的第2信號，在上述第2信號的邏輯電平變化的前后使上述時鐘信號的頻率降低。
15.權(quán)利要求14記載的時鐘控制電路，具備判斷上述時鐘信號的頻率是否在規(guī)定頻率以上的判斷電路(91，92)，其中上述時鐘切換電路在上述時鐘信號頻率被判斷為在規(guī)定頻率以上時，降低上述時鐘信號的頻率。
16.權(quán)利要求14記載的時鐘控制電路，其中上述第2信號是將記憶元件的記憶內(nèi)容復(fù)位的復(fù)位信號。
全文摘要
來自時鐘發(fā)生器(11)的時鐘信號提供給門電路(1)，在復(fù)位信號為“H”電平期間，時鐘信號提供給內(nèi)部電路(2)，復(fù)位信號變?yōu)椤癓”電平時，通過在門控制電路(12)進行中止時鐘信號輸出的控制，來防止在內(nèi)部電路(2)的延遲信號大于時鐘信號的1個周期時的誤動作。
文檔編號H03K3/00GK1395368SQ0212514
公開日2003年2月5日 申請日期2002年6月28日 優(yōu)先權(quán)日2001年6月29日
發(fā)明者石見幸一 申請人:三菱電機株式會社