專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體器件而且在半導(dǎo)體集成電路器件內(nèi)變換信號(hào)振幅的電平變換電路。
背景技術(shù)：
在本說明書中要參考的文獻(xiàn)清單如下，對(duì)文獻(xiàn)的參考用文獻(xiàn)序號(hào)進(jìn)行。‘文獻(xiàn)1’特開平6-283979，‘文獻(xiàn)2’特開2000-163960，‘文獻(xiàn)3’特開平9-139663。
在‘文獻(xiàn)1’的圖4中，講述了含有漏極和柵極進(jìn)行交叉耦合的一對(duì)P型MOSFET(Q7、Q8)和用柵極接受小振幅互補(bǔ)信號(hào)的一對(duì)N型MOSFET(Q11、Q12)的現(xiàn)有電平變換電路。此外，在圖1中，講述的是對(duì)圖4的電路進(jìn)行改良，把N型MOSFET作成為2級(jí)為止(Q1和Q3或Q2和Q4)以確保N型MOSFET的耐壓的電平變換電路。
在‘文獻(xiàn)2的圖4(B)中，講述了2級(jí)疊加的P型MOSFET(Q31和Q32或Q33和Q34)和2級(jí)疊加的N型MOSFET(Q35和Q36或Q37和Q38)的電平變換電路。Q35和Q37的柵極被VPERI電位偏置為恒定電壓。在這里，VPERI是以變換前的小振幅進(jìn)行動(dòng)作的電路(圖4的LOG)的電源電位。加在Q36或Q38的漏-源間的電壓被該Q35或Q37限制為VPERI。同樣，加在Q32或Q33的漏-源間的電壓被該Q32或Q34限制為VDD-VPERI(VDD&amp；gt；VPERI)。
在‘文獻(xiàn)3’的圖1中，也講述了與‘文獻(xiàn)2’的圖4(B)的電路同樣的電平變換電路(MOSFET14～17、和19～22)。

發(fā)明內(nèi)容
本申請(qǐng)發(fā)明人等，在本申請(qǐng)之前對(duì)系統(tǒng)LSI進(jìn)行了研究。就是說，在最近的系統(tǒng)LSI中，出于對(duì)低功耗的要求，走上了降低內(nèi)部動(dòng)作電壓的征途。但是在另一方面，外部接口的電壓由于要和種種的LSI進(jìn)行結(jié)合而必須使用以往一直使用的比較高的標(biāo)準(zhǔn)電壓，故與現(xiàn)有技術(shù)比較，要進(jìn)行變換的信號(hào)間的電源電壓差就變得非常大。在這樣的狀況下，人們知道要是僅僅用為現(xiàn)有高振幅信號(hào)的電源電壓而設(shè)計(jì)的高耐壓MOSFET構(gòu)成電平變換電路的話，信號(hào)的變換是困難的。根據(jù)在本申請(qǐng)之前本發(fā)明人等進(jìn)行的研究可知，若用現(xiàn)有電路，則當(dāng)輸入信號(hào)例如變成為VDD＝0.75V這樣的1V以下的低電壓值時(shí)，電平變換電路就難于進(jìn)行動(dòng)作。更為重要的原因在于，由于驅(qū)動(dòng)電平變換電路的輸入用N型MOSFET的閾值電壓和輸入信號(hào)的電源電壓之差減小，該輸入用N型MOSFET的動(dòng)作變得困難起來。
此外，在LSI中，最重要的要求是低功耗。為了滿足該要求，LSI的內(nèi)部電路的低電壓化是重要的。但是，當(dāng)LSI的內(nèi)部電路的動(dòng)作電壓降低后，與外部的比較高的標(biāo)準(zhǔn)電壓之間信號(hào)的授受就會(huì)變得困難起來。本發(fā)明的目的在于提供把內(nèi)部電壓作成為1V以下，而且，高速地進(jìn)行信號(hào)電平變換而無(wú)須降低外部標(biāo)準(zhǔn)電壓的電路。
此外，為了使LSI低功耗化，廣為進(jìn)行的是控制MOS的襯底電位。但是，由于內(nèi)部控制電路的動(dòng)作電壓降低，該控制就變得難以進(jìn)行。本發(fā)明的目的在于提供即便是內(nèi)部電路的動(dòng)作電壓降低也可以變換成襯底控制用的大振幅信號(hào)的電平變換電路。
本發(fā)明的代表性手段的例子如下。就是說，在電平變換電路中使用具有不同耐壓的兩種氧化膜厚(Tox)的MOSFET。對(duì)低振幅信號(hào)的輸入用MOSFET，使用低耐壓的具有相對(duì)薄的柵極絕緣膜的MOSFET，對(duì)耐壓緩和MOSFET，使用可以承受高耐壓的具有相對(duì)厚的柵極絕緣膜的MOSFET。在這里，設(shè)耐壓緩和MOSFET具有相對(duì)低的閾值電壓。
此外，也可以使得即便是低振幅信號(hào)變成為1V以下那樣低的值也可以動(dòng)作那樣地配置電路LKP，用輸入信號(hào)使耐壓緩和用MOS的柵極暫時(shí)性地升壓，把支援變換的電路GBST和耐壓緩和用MOS和輸入用薄膜N型MOS間的節(jié)點(diǎn)抑制為輸入用薄膜N型MOS的耐壓。此外，當(dāng)動(dòng)作電壓的范圍變寬后，信號(hào)的上升邊延遲時(shí)間和下降邊延遲時(shí)間將會(huì)變得不平衡。為避免該不平衡，可以加上遷移檢測(cè)電路。


圖1示出了實(shí)施例1。
圖2是說明在本說明書中使用的MOSFET的符號(hào)的說明圖。
圖3示出了實(shí)施例1中的主要節(jié)點(diǎn)的動(dòng)作波形。
圖4示出了實(shí)施例2。
圖5示出了實(shí)施例2中的主要節(jié)點(diǎn)的動(dòng)作波形。
圖6示出了圖1的電平遷移檢測(cè)電路的動(dòng)作波形。
圖7示出了電平遷移檢測(cè)電路的另外的實(shí)施例。
圖8示出了圖7的電平遷移檢測(cè)電路的主要節(jié)點(diǎn)的動(dòng)作波形。
圖9是說明實(shí)施例2的主要部分的說明圖。
圖10是說明使在電源VBGP和電源VSS間進(jìn)行遷移的信號(hào)變換成在電源VBGP和電源VBGN間進(jìn)行遷移的信號(hào)的電平變換電路的一個(gè)實(shí)施例的說明圖。
圖11示出了圖10的電平變換電路的實(shí)施例中的主要節(jié)點(diǎn)的動(dòng)作波形。
圖12是說明使在電源VBGP和電源VSS間進(jìn)行遷移的信號(hào)變換成在電源VBGP和電源VBGN間進(jìn)行遷移的信號(hào)的電平變換電路的另外一個(gè)實(shí)施例的說明圖。
圖13示出了圖12的電平變換電路的實(shí)施例中的主要節(jié)點(diǎn)的動(dòng)作波形。
圖14示出了傳送在電源VBGP和電源VBGN間遷移的信號(hào)的反相器的一個(gè)實(shí)施例。
圖15示出了圖14的電平變換電路的實(shí)施例中的主要節(jié)點(diǎn)的動(dòng)作波形。
圖16是說明使在電源VDD和電源VSS間進(jìn)行遷移的信號(hào)變換成在電源VBGP和電源VBGN間進(jìn)行遷移的信號(hào)的電平變換電路的一個(gè)實(shí)施例的說明圖。
圖17示出了圖16的電平變換電路的實(shí)施例中的主要節(jié)點(diǎn)的動(dòng)作波形。
圖18示出了傳送在電源VBGP和電源VBGN間遷移的信號(hào)的反相器的另外一個(gè)實(shí)施例。
圖19示出了圖18的電平變換電路的實(shí)施例中的主要節(jié)點(diǎn)的動(dòng)作波形。
圖20的實(shí)施例圖示出了圖1的電平變換電路的變形例。
具體實(shí)施例方式
以下，用附圖詳細(xì)說明本發(fā)明的實(shí)施例。構(gòu)成實(shí)施例的各個(gè)功能塊的電路元件，沒有什么特別限制，用眾所周知的CMOS(互補(bǔ)MOS晶體管)等的集成電路技術(shù)，在單晶硅那樣的單個(gè)半導(dǎo)體襯底上邊形成。
<實(shí)施例1>
圖1示出了本發(fā)明的具體實(shí)施例。在這里所示的電平變換電路，把信號(hào)振幅例如從0V到VDD(例如0.75V)之間進(jìn)行遷移的那樣的低振幅信號(hào)變換成例如信號(hào)振幅從0V到VDDQ(例如3.3V)之間進(jìn)行遷移的那樣的高振幅信號(hào)。該電平變換電路粗略地說由3個(gè)部分構(gòu)成。它們是使信號(hào)電平進(jìn)行變換的電平變換部分(LSC)和確定電源投入時(shí)的輸出電平的復(fù)位部分(RSC)和與變換后的差動(dòng)輸出內(nèi)那些變換得快的信號(hào)進(jìn)行協(xié)調(diào)的電平遷移檢測(cè)電路(TD)。
在該圖中所示的MOSFET，如圖2所示，取決于柵極氧化膜的厚度(Tox)和MOS晶體管的閾值，被分成3種(如果包括導(dǎo)電類型的不同的話為6種)。作為本申請(qǐng)的對(duì)象的FET(場(chǎng)效應(yīng)晶體管)的柵極絕緣膜，并不限于氧化膜(SiO2二氧化硅)，一般地說，雖然可以包括MISFET(金屬絕緣物半導(dǎo)體場(chǎng)效應(yīng)晶體管)，但是，為了以最具代表性的MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)為例進(jìn)行說明，決定以下簡(jiǎn)稱為MOS。
在圖2中，柵極的符號(hào)用細(xì)線畫出來的MOS，是柵極氧化膜薄的MOS，而用方塊描述柵極的MOS，則是氧化膜厚(柵極氧化膜厚)的MOS。柵極氧化膜薄的MOS，由于柵極電容大且閾值電壓小，故是小型且可以以低電壓進(jìn)行高速動(dòng)作的MOS，柵極氧化膜厚的MOS是在高的電源電壓下也可以使用的高耐壓MOS。此外，用黑色方塊表示柵極下邊的溝道部分的器件是閾值小的MOS(以后，叫做低閾值MOS)，而柵極下邊的溝道部分不黑的，是具有標(biāo)準(zhǔn)閾值的MOS(以后，叫做標(biāo)準(zhǔn)閾值MOS)。高耐壓MOS的閾值電壓，例如對(duì)于每一個(gè)P型和N型來說，是VTH1＝0.75V，高耐壓的低閾值MOS的閾值電壓，對(duì)于每一個(gè)P型和N型來說是VTH2＝0.35V，薄膜MOS的閾值電壓例如對(duì)于每一個(gè)P型和N型來說被設(shè)定為VTH3＝0.35V。P型MOS和N型MOS的閾值電壓，作為現(xiàn)實(shí)的器件雖然因具有規(guī)定的制作參差其值不一樣，但是作為設(shè)計(jì)值則假定為是相同的。在這里，高耐壓的MOS和高耐壓的低閾值MOS，P型MOS和N型MOS這兩方可以用同一工序形成其氧化膜。因此，結(jié)果就變成為它們具有同一膜厚的相對(duì)厚的氧化膜。高耐壓的低閾值MOS采用借助于離子注入(溝道注入)向其溝道部分內(nèi)導(dǎo)入規(guī)定種類且規(guī)定濃度的雜質(zhì)的辦法，就可以使其閾值電壓形成得低。溝道注入對(duì)于每一個(gè)P型MOS和N型MOS都可以獨(dú)立地進(jìn)行。對(duì)于高耐壓MOS來說，對(duì)于每一個(gè)P型MOS和N型MOS來說，為了設(shè)定所希望的閾值電壓，通常，可以進(jìn)行溝道注入。另一方面，薄膜MOS，則用與厚膜MOS不同的工序形成其氧化膜。至于薄膜MOS，為了設(shè)定所希望的閾值電壓，通常，也要進(jìn)行溝道注入。
回到圖1，對(duì)電平變換部分LSC進(jìn)行說明。本發(fā)明的電平變換部分LSC的特征在于其構(gòu)成為分開使用可以承受加上高電壓的氧化膜厚度厚的MOS和即便是用低電壓也可以動(dòng)作的氧化膜厚度薄的MOS。P型MOS(MP1～MP8)和N型MOS(MN3～MN7)用氧化膜厚度厚的MOS構(gòu)成，P型MOS(MP9、MP10)和N型MOS(MN1、MN2)用氧化膜厚度薄的MOS構(gòu)成。電平變換部分，用要形成負(fù)載的P型MOS(MP1、MP2)，和作為變換信號(hào)電平時(shí)的電流控制用的P型MOS(MP3、MP4)，和接受低振幅輸入信號(hào)的輸入用N型MOS(MN1、MN2)，和為了把加往MN1、MN2的最大施加電壓抑制得低而設(shè)置的耐壓緩和用N型MOS(MN3、MN4)，形成基本的鎖存器構(gòu)造。在本發(fā)明中，第1特征就是該耐壓緩和MOS使用低閾值MOS。此外，作為第2特征具有用輸入信號(hào)對(duì)該耐壓緩和用N型MOS(MN3、MN4)的柵極進(jìn)行升壓控制的電路(BGST)，使得即便是在輸入信號(hào)的電源電壓低的情況下，也可以進(jìn)行信號(hào)振幅的電平變換。借助于此，即便是輸入信號(hào)電壓變低，也可以充分地降低導(dǎo)通電阻。此外，為了抑制因耐壓緩和用N型MOS(MN3、MN4)的漏電流使輸入用N型MOS(MN1、MN2)的漏極電壓電平向高電壓一側(cè)上升，被構(gòu)成為具有電平保持電路(LKP)和確定電平保持電路(SL)。該電平變換部分，具有接受信號(hào)振幅例如為1V以下那樣的低振幅輸入信號(hào)的遷移，使已鎖存起來的高振幅信號(hào)進(jìn)行反轉(zhuǎn)的功能。另外，雖然也可以構(gòu)成為不使用反相器IVN1，但是在該情況下，只要把MP11的漏極連接到o2上即可。在該情況下，除去電平變換部分的互補(bǔ)輸出o1、o2和輸入IN的邏輯與上邊所說的實(shí)施例不同之外，基本動(dòng)作是同樣的。
GBST詳細(xì)情況在后邊說明，但是具有接受輸入信號(hào)變成為VDD電平的信息，使預(yù)先處于VDD電平的節(jié)點(diǎn)(nd1)升壓至VDD+VD的功能。升壓電壓VD，基本上在耐壓緩和用MOS可以充分地導(dǎo)通的值變換時(shí)的規(guī)定期間內(nèi)可以得到。LKP可以用薄膜P型MOS(MP9、MP10)構(gòu)成，其柵極由于總是加上有VDD，故通常截止。這可以防止因在耐壓緩和用MOS(MN3、MN4)中產(chǎn)生的漏電流的影響，使節(jié)點(diǎn)(nd1、nd2)超過輸入用N型MOS(MN3、MN4)的耐壓而升高。為此，如果假定P型MOS的閾值為VTH，則節(jié)點(diǎn)(nd3、nd4)頂多也只能是VDD+VTH這種程度。
在這里，說明GBST電路的一個(gè)實(shí)施例的細(xì)節(jié)。GBST1用電容元件C1和上拉用P型MOS(MP6)和連接到輸入信號(hào)上的P型MOS(MP5)構(gòu)成。該電容元件也可以用N型MOS等形成，在該情況下，理想的是使用低閾值N型MOS。在這里P型MOS(MP5)由于柵極用輸入信號(hào)驅(qū)動(dòng)，故當(dāng)輸入信號(hào)從VSS電平(0V)向VDD電平變化時(shí)，MP5將變成為OFF狀態(tài)，防止節(jié)點(diǎn)nd1的升壓電平降低。MP6由于柵極總是VSS電平，故可以總是在ON狀態(tài)下使用。MP6在電源投入時(shí)或輸入信號(hào)長(zhǎng)時(shí)間不變化時(shí)，起著使nd1保持在VDD電平的作用。因此，MP6雖然是必須的，但是，采用附加上MP5的辦法，會(huì)帶來可以得到更高升壓電壓的附加性效果。在使用MP6、MP5的情況下，與MP5比較，使MP6的柵極寬度W形成得小是有效的。
圖3是電平變換部分的主要節(jié)點(diǎn)的波形圖。在該動(dòng)作波形的期間中，圖1的/RES假定已保持在高電平(VDDQ＝3.3V)。首先，從輸入信號(hào)處于VSS電平(0V)的情況開始進(jìn)行說明。這時(shí)，MP6由于柵極總是為VSS(0V)，故處于ON狀態(tài)，節(jié)點(diǎn)nd1維持VDD電平。在時(shí)刻T1處，當(dāng)輸入IN從低電平(0V)變化成高電平(為VDD，例如1V)時(shí)，輸入用N型MOS(MN1)變成為ON，同時(shí)已預(yù)先被升壓至VDD電平的耐壓緩和用N型MOS(MN3)的柵極(nd1)被升壓至VDD+DV。在這里，DV由電容元件C1的電容和連接到C1上的MOS的寄生電容量等決定。當(dāng)耐壓緩和用MOS的柵極被升壓至VDD+DV時(shí)，耐壓緩和用MOS由于更強(qiáng)地ON，故輸出節(jié)點(diǎn)o1被下拉至VSS電平。同時(shí)，耐壓緩和用N型MOS(MN3)和輸入用N型MOS(MN1)之間的節(jié)點(diǎn)nd3則從VDD+VTH的電平被下拉至0V。與該一連串動(dòng)作并行，在另一方的差動(dòng)輸入對(duì)中，輸入振幅從VDD電平變化至VSS電平(0V)，輸入用N型MOS(MN1)變成為OFF。接受到該變化后，耐壓緩和用N型MOS(MN3)的柵極將返回VDD電平。這時(shí)，借助于電容耦合，耐壓緩和用N型MOS(MN4)的柵極，在一瞬間變得比VDD電平還低，使耐壓緩和用N型MOS(MN4)更強(qiáng)地OFF，同時(shí)，輸入用N型MOS(MN2)變成為OFF。當(dāng)耐壓緩和用N型MOS(MN4)和輸入用N型MOS(MN2)分別變成為OFF時(shí)，節(jié)點(diǎn)(nd4)將變成為高電阻狀態(tài)。這時(shí)，由于耐壓緩和用MOS的閾值小，故OFF時(shí)的漏電流大，存在著節(jié)點(diǎn)nd4慢慢地向VDDQ電平上升之虞。但是，借助于電平保持電路(LKP)的PMOS，最終將保持VDD+VTH的電平，故加往輸入用的薄膜N型MOS的最大施加電壓頂多被抑制為VDD+VTH這種程度。因此，采用使輸入用N型MOS(MN2)變成為OFF，使差動(dòng)輸入對(duì)一側(cè)的N型MOS(MN1)變成為ON的辦法，輸出節(jié)點(diǎn)o2將慢慢地變成為高電壓(為VDDQ，例如3.3V)電平。
其次，說明輸入從VDD電平變成為VSS電平(0V)的情況。這時(shí)MP6由于柵極總是VDD，故處于ON狀態(tài)，節(jié)點(diǎn)nd1維持VSS電平。當(dāng)在時(shí)刻T1處輸入從VDD電平變化成VSS電平時(shí)，輸入用N型MOS(MN2)變成為ON，同時(shí)，已預(yù)先被升壓至VDD電平的耐壓緩和用N型MOS(MN4)的柵極(nd2)被升壓至VDD+DV。在這里，DV由電容元件C2的電容和連接到C2上的MOS的寄生電容量等決定。當(dāng)耐壓緩和用MOS的柵極被升壓至VDD+DV時(shí)，耐壓緩和用MOS由于更強(qiáng)地ON，故輸出節(jié)點(diǎn)o2被下拉至VSS電平。同時(shí)，耐壓緩和用N型MOS(MN4)和輸入用N型MOS(MN2)之間的節(jié)點(diǎn)nd4則從VDD+VTH的電平被下拉至0V。與該一連串動(dòng)作并行，在另一方的差動(dòng)輸入對(duì)中，輸入振幅從VDD電平變化至VSS電平(0V)，輸入用N型MOS(MN1)變成為OFF。接受到該變化后，耐壓緩和用N型MOS(MN3)的柵極將返回VDD電平。這時(shí)，借助于電容耦合，耐壓緩和用N型MOS(MN3)的柵極，在一瞬間變得比VDD電平還低，使耐壓緩和用N型MOS(MN3)更強(qiáng)地OFF，同時(shí)，輸入用N型MOS(MN1)變成為OFF。當(dāng)耐壓緩和用N型MOS(MN3)和輸入用N型MOS(MN1)分別變成為OFF時(shí)，節(jié)點(diǎn)(nd3)將變成為高電阻狀態(tài)。這時(shí)，由于耐壓緩和用MOS的閾值小，故OFF時(shí)的漏電流大，存在著節(jié)點(diǎn)nd3慢慢地向VDDQ電平上升之虞。但是，借助于電平保持電路(LKP)的PMOS，最終將保持VDD+VTH的電平，故加往輸入用的薄膜N型MOS的最大施加電壓頂多被抑制為VDD+VTH這種程度。因此，采用使輸入用N型MOS(MN1)變成為OFF，使差動(dòng)輸入對(duì)一側(cè)的N型MOS(MN1)變成為ON的辦法，輸出節(jié)點(diǎn)o1將慢慢地變成為高電壓(為VDDQ，例如3.3V)電平。
在本實(shí)施例中，其特征在于，借助于電容元件C1和C2，使耐壓緩和用MOS(MN3、MN4)的柵極升壓。為此，在VDD電源例如為0.75V這樣的極端之低的情況下，當(dāng)輸入波形的斜率變緩時(shí)，就存在著得不到充分的升壓效果的可能。該問題采用在邏輯合成時(shí)邊考慮輸入信號(hào)的最大斜率邊進(jìn)行設(shè)計(jì)或者把一級(jí)或多級(jí)反相器組裝到輸入級(jí)內(nèi)，使輸入信號(hào)的變化變得陡峻起來的辦法，就可以容易地避免。
如上所述，在本實(shí)施例中，采用對(duì)耐壓緩和用MOS使用低閾值的MOS的辦法，具有即便是把VDD電源的電壓設(shè)定為1V以下這樣低的值，也可以高速地進(jìn)行變換的效果。該低閾值MOS由于在系統(tǒng)LSI中可以用為實(shí)現(xiàn)模擬電路被認(rèn)為是必須的MOS代用，故作為電平變換電路專用的MOS不需要特別制造。為此，在含有模擬電路的系統(tǒng)LSI中，由于沒有特別必要僅僅為了電平變換電路而導(dǎo)入必要的MOS，故還具有可以抑制工藝成本的效果。
在本實(shí)施例中，在用N型MOS構(gòu)成電容C1和C2的情況下，如果用高介電系數(shù)材料(以下，叫做High-k材料)構(gòu)成柵極氧化膜，則具有可以用小的面積構(gòu)成同一電容的效果。作為High-k材料，可以舉出氧化鋁(Al2O3)、二氧化鋯(ZrO2)和二氧化鉿(HfO2)等。此外，使用High-k材料的柵極絕緣膜的厚度，可以形成得比實(shí)現(xiàn)同一電容的SiO2的氧化膜厚度還厚。為此，具有可以抑制流往柵極電極的隧道電流的效果。此外，用High-k材料置換輸入用N型MOS(MN1、MN2)的柵極氧化膜也是有效的。這是因?yàn)樵谳斎胄盘?hào)的電壓振幅低，而且輸出信號(hào)的電壓振幅高的情況下，與MP1和MP2比較必須使MN1和MN2相對(duì)地增大，故當(dāng)柵極氧化膜某種程度地變薄后柵極漏電流變得顯著起來的緣故。
然而，在上述實(shí)施例中，其特征在于耐壓緩和用MOS使用低閾值MOS。但是，在輸入信號(hào)的電源電壓，例如就像Vdd＝1.2V那樣不那么小的情況下，也可以用標(biāo)準(zhǔn)閾值MOS構(gòu)成耐壓緩和用MOS。在該情況下，由于也可以不導(dǎo)入新的低閾值MOS，故具有不會(huì)使工藝成本上升的效果。
本申請(qǐng)的目的是，即便是在輸入信號(hào)電源VDD的電壓是例如就像0.75V那樣在1V以下的非常小的值，輸出電源VDDQ的電壓例如就如變成為3.3V這么大的值那樣，輸入信號(hào)的電源電壓和輸出信號(hào)的電源電壓之差變成為4倍以上那樣的情況下也可以使之動(dòng)作。為此，有效的是減小構(gòu)成負(fù)載的P型MOS的大小，增大輸入用N型MOS。但是，當(dāng)在像這樣地形成負(fù)載的P型MOS和輸入用N型MOS的大小上存在著不平衡時(shí)，取決于輸入信號(hào)電壓和輸出信號(hào)電壓的條件，有時(shí)候電平變換部分中的互補(bǔ)輸出(o1、o2)的輸出波形如圖3所示上升邊和下降邊處會(huì)大不相同。因此，如果照原樣不加變動(dòng)的話即便是使用電壓范圍變寬，動(dòng)作速度也會(huì)被慢的上升波形限制，存在著使電路全體的動(dòng)作變慢的可能。于是，如圖1所示，在本申請(qǐng)中，更為突出的特征在于給電平變換部分的差動(dòng)輸出對(duì)(o1、o2)附加上目的為使輸出波形可以追隨變換快的波形的電平遷移檢測(cè)電路TD。
該電平遷移檢測(cè)電路TD可以用由NOR電路NR1、NR2構(gòu)成的觸發(fā)器(RSFF)和反相器(INV3)和復(fù)合門電路(ORND1)構(gòu)成。這些電路雖然使用的是用粗線描畫輸入部分的符號(hào)，但是，這表明構(gòu)成每一個(gè)電路的MOS全都用高耐壓MOS構(gòu)成。另外，該電路的電源已被連接到VDDQ(例如3.3V)和與VDDQ對(duì)應(yīng)的接地電位VSS電源上。
用圖1說明各個(gè)元件的連接。RSFF的復(fù)位端子被連接到電平變換部分的輸出o1上，置位端子則被連接到電平變換部分的輸出o2上。該o1還被輸入往反相器INV3。RSFF的輸出fo2與o2一起被輸入往復(fù)合門電路的‘或’部分。INV3的輸出/o1和復(fù)合門電路的‘或’的輸出，被輸入往‘與非’部分。
圖6是說明TD動(dòng)作的動(dòng)作波形圖。如上所述，本申請(qǐng)電平變換部分的差動(dòng)輸出對(duì)o1、o2，在廣闊地設(shè)定變換電壓范圍時(shí)，有時(shí)候上升邊變慢而下降邊變快。該TD電路的基本功能的特征在于，檢測(cè)變換得快的信號(hào)，就是說，在該情況下，檢測(cè)下降邊信號(hào)并向下一級(jí)傳達(dá)。差動(dòng)輸出對(duì)o1、o2，由于下降邊快而上升邊慢，故不能同時(shí)變成為VDDQ電平。為此，如果把o1、o2輸入至RS觸發(fā)器(RSFF)，就不得不使之作為存儲(chǔ)已進(jìn)行了電平變換事件的存儲(chǔ)器進(jìn)行動(dòng)作。該RSFF存儲(chǔ)器進(jìn)行動(dòng)作是重要的，且其動(dòng)作速度可以設(shè)定得慢。首先，說明o1從VSS電平(0V)遷移至VDDQ電平，o2從VDDQ電平遷移至VSS電平(0V)的情況。在輸出o2已遷移到VSS電平(0V)的狀態(tài)下RSFF的輸出不變化，fo1保持VSS電平(0V)原狀不變，fo2保持VSS電平(0V)原狀不變。在這里，如果取RSFF的輸出(fo2)與差動(dòng)輸入對(duì)的一方(o2)的‘或’，則可知o2已變化成VSS電平(0V)。此外，如果取與差動(dòng)輸入對(duì)的另一方(o1)一側(cè)的反轉(zhuǎn)輸出/o1之間的‘與非’，則輸出將反映RSFF的輸出fo2與o2的‘或’而變成為VDDQ電平。然后，當(dāng)o1變成為VDDQ電平后，RSFF的輸出變化，fo2和o2的‘與’變成為VDDQ電平。但是，fo2與o2的‘或’與/o1的‘與非’則不變。其次，說明o1從VDDQ電平遷移至VSS電平，o2從VSS電平遷移至VDDQ電平的情況。當(dāng)輸出o1變化成VSS電平后，反轉(zhuǎn)輸出/o1將變成為VDDQ電平，與fo2和o2的‘或’之間的‘或非’則變成為VSS電平。然后，當(dāng)o2變成為VDDQ電平后，雖然FF的輸出會(huì)變化，但是fo2與o2的‘或’及輸出不變。因此，變換時(shí)間由o2的下降邊和/o1的上升邊決定。如上所述，波形整形部分TD，在電平變換電路的差動(dòng)輸出之內(nèi)，檢測(cè)最快變成為VSS電平的信號(hào)，并可以把已進(jìn)行了邏輯變換的信息傳導(dǎo)給下一級(jí)，故具有可以使信號(hào)進(jìn)行高速傳達(dá)的效果。
另外，在上邊說明的是在從電平變換部分LSC向遷移檢測(cè)電路TD進(jìn)行輸入時(shí)，在LSC的互補(bǔ)輸出之內(nèi)，向NR1和INV3輸入o1，向NR2和復(fù)合門電路輸入o2的例子。但是，也可以在LSC的互補(bǔ)輸出之內(nèi)，向NR1和INV3輸入o2，向NR2和復(fù)合門電路輸入o1。在該情況下，除去輸出值與上述實(shí)施例不同之外，基本動(dòng)作是相同的。
圖7示出了圖1的電平遷移檢測(cè)電路TD的變形例。該電路，由用‘或非’電路(NR3、NR4)構(gòu)成的RS觸發(fā)器(RSFF)、反相器INV4、INV5、‘與非’電路(ND1)、時(shí)鐘觸發(fā)式D-FF(DFF1)構(gòu)成。來自電平變換部分的差動(dòng)輸出對(duì)o1、o2，在被輸入往RSFF的同時(shí)還輸入往反相器INV4、INV5。INV4、INV5的輸出都被輸入往ND1。使ND1的輸出輸入往DFF1的時(shí)鐘端子。另一方面，RS觸發(fā)器的輸出則被輸入往DFF1的D端子。該電路的特征是用電平變換部分的差動(dòng)輸出對(duì)的變化產(chǎn)生DFF1的觸發(fā)信號(hào)，輸出存儲(chǔ)在RSFF中的值。
圖8是圖7所示的電平遷移檢測(cè)電路TD的動(dòng)作波形圖。首先，說明o1從VSS電平遷移至VDDQ電平，o2從VDDQ電平遷移至VSS電平的情況。電平變換部分的差動(dòng)輸出o1、o2之內(nèi)，o2遷移時(shí)間短，結(jié)果是o1、o2都變成為VSS電平。這時(shí)，RSFF繼續(xù)保持原來的值，fo3則繼續(xù)保持VSS電平，fo4則繼續(xù)保持VDDQ電平。然后，由于o1從VSS電平遷移至VDDQ電平，故接受到該遷移后RSFF的輸出，fo3變化成VDDQ電平，fo4則將變化成VSS電平。這時(shí)，當(dāng)差動(dòng)輸出o1、o2的反轉(zhuǎn)邏輯被輸入往’與非’電路ND1時(shí)，ND1的輸出ndo1，由于只有在o1、o2都變成為VSS電平的情況下才變成為VSS電平，故該信號(hào)下降邊，在電平變換部分中，可以作為表明已進(jìn)行了電平變換的觸發(fā)信號(hào)使用。因此，當(dāng)把該信號(hào)輸入往DFF1的時(shí)鐘端子，把RSFF的輸出輸入往DFF1的D端子時(shí)，DFF1的輸出將輸出在RSFF中存儲(chǔ)的狀態(tài)，在該情況下，輸出VDDQ電平。
另一方面，說明o1從VDDQ電平遷移至VSS電平，o2從VSS電平遷移至VDDQ電平的情況。這時(shí)，在電平變換部分的差動(dòng)輸出o1、o2之內(nèi)，o1遷移時(shí)間短，結(jié)果是o1、o2都變成為VSS電平。這時(shí)，RSFF繼續(xù)保持原來的值，fo3則繼續(xù)保持VDDQ電平，fo4則繼續(xù)保持VSS電平。然后，由于o2從VSS電平遷移至VDDQ電平，故接受到該遷移后RSFF的輸出，fo3變化成VSS電平，fo4則將變化成VDDQ電平。這時(shí)，當(dāng)差動(dòng)輸出o1、o2的反轉(zhuǎn)邏輯被輸入往’與非’電路ND1時(shí)，ND1的輸出ndo1，由于只有在o1、o2都變成為VSS電平的情況下才變成為VSS電平，故該信號(hào)下降邊，在電平變換部分中，可以作為表明已進(jìn)行了電平變換的觸發(fā)信號(hào)使用。因此，當(dāng)把該信號(hào)輸入往DFF1的時(shí)鐘端子，把RSFF的輸出輸入往DFF1的D端子時(shí)，DFF1的輸出將輸出在RSFF中存儲(chǔ)的狀態(tài)，在該情況下，輸出VSS電平。
另外，在上邊說明的是在從電平變換部分LSC向遷移檢測(cè)電路TD進(jìn)行輸入時(shí)，在LSC的互補(bǔ)輸出之內(nèi)，向NR3和INV4輸入o1，向NR4和INV5輸入o2的例子。但是，也可以在LSC的互補(bǔ)輸出之內(nèi)，向NR3和INV4輸入o2，向NR4和INV5輸入o1。在該情況下，除去輸出值與上述實(shí)施例不同之外，基本動(dòng)作是相同的。
本申請(qǐng)的電平變換電路，還用電平保持部分RSC實(shí)現(xiàn)電源投入時(shí)的電平保持功能。在電源電壓VDD比VDDQ先投入的情況下，由于在電平變換部分的輸入已確定的狀態(tài)下可以給電平漂移部分加上電源，故在電源投入時(shí)不會(huì)發(fā)生令人擔(dān)心的恒定的穿通電流。另一方面，在VDDQ比VDD先加上的情況下，結(jié)果就變成為在保持電平漂移部分的輸入不定的原狀地加上鎖存器的電源，在加上VDD之前存在著發(fā)生恒定的穿通電流的可能。為了避免該狀態(tài)，在電平變換部分上設(shè)置從鎖存器(SL)，在輸入部分上設(shè)置復(fù)位電路(RSC)，防止穿通電流。
首先說明從鎖存器SL。如圖1所示，附加到電平漂移部分上的從鎖存器SL，由厚膜的N型MOS(MN6、MN7、MN5)構(gòu)成。N型MOS(MN5)是出于匯集從鎖存器的電流的目的而設(shè)置的。首先，對(duì)這些MOS的連線進(jìn)行說明。MN5的柵極連接到VDDQ電源上，MN5的漏極連接到MN6和MN7的源極上，MN5的源極連接到VSS電源上。MN6的柵極連接到MP1的柵極和MN7的漏極上，MN7的柵極連接到MP2的柵極和MN6的漏極上。MN6和MN7的源極都連接到MN5的漏極上。
接著，對(duì)復(fù)位部分(RSC)進(jìn)行說明。復(fù)位部分具有借助于復(fù)位信號(hào)/RES固定向電平變換部分的輸入，同時(shí)，與其輸入固定值相吻合地固定電平變換部分的鎖存器的功能。RSC由用來用復(fù)位信號(hào)固定向電平變換部分輸入的輸入信號(hào)的P型MOS(MP12、MP13)和N型MOS(MN8、MN9)構(gòu)成的NAND電路，和用來與該輸入值相對(duì)應(yīng)地使節(jié)點(diǎn)o1變成為VDDQ電平的P型MOS(MP11)構(gòu)成。復(fù)位信號(hào)為了對(duì)電平變換部分進(jìn)行控制，必須是VDDQ振幅的信號(hào)。這是因?yàn)槿绻荲DD振幅的信號(hào)的話，為了控制MP11的柵極的ON/OFF，必須上拉到VDDQ電平的緣故。因此，輸入復(fù)位信號(hào)(/RES)的MOS必須用高耐壓MOS構(gòu)成。MP12由于VDS低到VDD，故如在這里所示，倘使用低閾值MOS則是有效的。
復(fù)位信號(hào)/RES，在不使電平變換電路動(dòng)作的情況下，是VSS電平(0V)，而在要使電平變換電路動(dòng)作的情況下，則變成為VDDQ電平。當(dāng)/RES為VSS電平(0V)時(shí)，用P型MOS(MP12、MP13)和N型MOS(MN8、MN9)構(gòu)成的NAND的輸出，不論IN取什么樣的值也將變成為VDD電平。這時(shí)，i1和/i1分別變成為VSS電平(0V)和VDD電平，電平變換部分的輸出節(jié)點(diǎn)o1將變成為VDDQ電平而o2將變成為VSS電平。這時(shí)，在P型MOS(MP11)中要使o1節(jié)點(diǎn)變成為VDDQ電平，以便使o1變成為高電平。
此外，形成從鎖存器的一對(duì)N型MOS(MN6、MN7)，作成為使得必須把柵極寬度W的大小變成為不平衡地決定輸出值，也是有效的。在復(fù)位期間內(nèi)，由于MP11變成為ON使得MN6的漏極變成為VDDQ電平，故若把MN6的W形成得比MN7的W小，是有效的。
如上所述，倘采用本實(shí)施例，則具有可以防止因在電源投入時(shí)產(chǎn)生不定值而產(chǎn)生大量消耗電流的效果。此外，歸因于使用本發(fā)明，還具有在電源VDD和電源VDDQ的投入順序方面不會(huì)設(shè)置限制的效果。
<實(shí)施例2>
圖4示出了電平變換電路的另外的實(shí)施例。該圖僅僅電平變換部分LSC與圖1不同。本實(shí)施例的電平變換部分，與圖1比較，其特征在于沒有耐壓緩和用MOS的柵極升壓電路。此外，其特征還在于保證輸入用N型MOS的耐壓的電路LKP的構(gòu)成為互補(bǔ)輸入信號(hào)分別連接到P型MOS的柵極上。
用圖5的動(dòng)作波形圖說明該電平變換部分的動(dòng)作。該圖是電平變換部分的主要節(jié)點(diǎn)的波形圖。首先，從輸入信號(hào)處于VSS電平的情況開始進(jìn)行說明。在時(shí)刻T1處，接受到輸入從VSS電平(0V)變化成VDD電平(例如為1V)后，耐壓緩和用MOS(MN3)和輸入用N型MOS(MN1)變成為ON，輸出節(jié)點(diǎn)o1被下拉至VSS電平(0V)。這時(shí)，耐壓緩和用MOS(MN3)和輸入用MOS(MN1)之間的節(jié)點(diǎn)nd5，由于用P型MOS(MP14)構(gòu)成的電平保持電路變成為OFF，故被下拉到VSS電平(0V)。與該一連串動(dòng)作并行，在另一方的差動(dòng)輸入對(duì)中，輸入振幅從VDD電平變化至VSS電平(0V)。接受該變化后，耐壓緩和用N型MOS(MN4)和輸入用N型MOS(MN2)變成為OFF。歸因于該輸入用N型MOS(MN2)變成為OFF，耐壓緩和用N型MOS(MN4)和輸入用N型MOS(MN2)之間的節(jié)點(diǎn)(nd6)，由于用P型MOS(MP15)構(gòu)成的電平保持電路變成為ON，故保持VDD電平。這時(shí)，歸因于輸入用N型MOS(MN2)變成為OFF，差動(dòng)輸出對(duì)一側(cè)的N型MOS(MN1)變成為ON，輸出節(jié)點(diǎn)o2將慢慢地變成為高電壓VDDQ電平(例如3.3V)。這時(shí)，由于耐壓緩和用N型MOS(MN4)柵極變成為VSS電平，源極變成為VDD電平，故即便是耐壓緩和用N型MOS(MN4)的閾值低，也可以把亞閾值漏電流抑制成小的漏電流。
其次，在時(shí)刻T2，接受到輸入從VDD電平變化成VSS電平(例如1V)的信息后，耐壓緩和用MOS(MN4)和輸入用MOS(MN2)變成為ON，輸出節(jié)點(diǎn)o2被下拉到VSS電平(0V)。這時(shí)，耐壓緩和用MOS(MN4)和輸入用MOS(MN2)之間的節(jié)點(diǎn)nd6，由于用P型MOS(MP5)構(gòu)成的電平保持電路變成為OFF，故被下拉到VSS電平。與該一連串動(dòng)作并行，在另一方的差動(dòng)輸入對(duì)中，輸入振幅從VDD電平變化至VSS電平(0V)。接受該變化后，耐壓緩和用N型MOS(MN3)和輸入用N型MOS(MN1)變成為OFF。歸因于該輸入用N型MOS(MN1)變成為OFF，耐壓緩和用N型MOS(MN3)和輸入用N型MOS(MN1)之間的節(jié)點(diǎn)(nd5)，由于用P型MOS(MP14)構(gòu)成的電平保持電路變成為ON，故保持VDD電平。這時(shí)，歸因于輸入用N型MOS(MN1)變成為OFF，差動(dòng)輸出對(duì)一側(cè)的N型MOS(MN2)變成為ON，輸出節(jié)點(diǎn)o1將慢慢地變成為高電壓VDDQ電平。這時(shí)，由于耐壓緩和用N型MOS(MN4)柵極變成為VSS電平，源極變成為VDD電平，故即便是耐壓緩和用N型MOS(MN4)的閾值低，也可以把亞閾值漏電流抑制成小的漏電流。
如上所述，本實(shí)施例的電平變換部分，由于在輸入用N型MOS為OFF狀態(tài)時(shí)，耐壓緩和用MOS也可以充分地OFF，故具有可以把等待時(shí)的漏電流抑制得低的效果。
此外，在實(shí)施例1中，其特征在于借助于柵極升壓電路使使用厚膜低閾值MOS的耐壓緩和用MOS的柵極升壓。由于只要得到該升壓電壓DV(約0.3V)就足夠了，故在實(shí)施例2中，為了用與實(shí)施例1同種程度的輸入信號(hào)電壓使之動(dòng)作，只需使閾值再降低DV(約0.3V)即可。就是說，把接受輸入信號(hào)的第1MISFET對(duì)(MN1、MN2)設(shè)定于中等程度的閾值電壓，用來對(duì)上述第1MISFET的進(jìn)行耐壓緩和的第2MISFET對(duì)(MN3、MN4)的閾值電壓，比MN1和MN2還小，本身為用來鎖存要輸出的上述第2信號(hào)的器件，具有進(jìn)行交叉耦合的柵極的第3MISFET對(duì)(MP1和MP2)的閾值電壓，比MN1和MN2還大。在本實(shí)施例中，實(shí)施例2與實(shí)施例1不同，由于不需要伴有電容元件的驅(qū)動(dòng)的動(dòng)態(tài)動(dòng)作，故即便是在輸入信號(hào)從VDD電平向VSS電平，或者反過來，緩慢地進(jìn)行遷移的情況下，也肯定具有可以變換的效果。
在本實(shí)施例中，用High-k材料置換輸入用MOS(MN1、MN2)的柵極氧化膜也是有效的。作為High-k材料，可以舉出Al2O3、ZrO2、HfO2等。這是因?yàn)榕c實(shí)施例1同樣，與MP1和MP2比，需要形成得相對(duì)地大的緣故。借助于用High-k材料置換MN1、MN2的柵極氧化膜，由于柵極氧化膜厚度不必形成得薄即可，故可以避免柵極漏電流的問題。
然而，在上述實(shí)施例中，其特征也在于耐壓緩和用MOS使用低閾值MOS。但是，在輸入信號(hào)的電源電壓，例如就像VDD＝1.2V那樣，不那么小的情況下，也可以用標(biāo)準(zhǔn)閾值MOS構(gòu)成耐壓緩和用MOS。在該情況下，由于也可以不導(dǎo)入新的低閾值MOS，故具有不會(huì)使工藝成本上升的效果。
圖9示出了圖4所示的實(shí)施例2的最基本的構(gòu)成。本實(shí)施例，用要形成負(fù)載的P型MOS(MP21、MP22)和輸入用N型MOS(MN21、MN22)、和耐壓緩和用N型MOS(MN23、MN24)、和耐壓保證用的P型MOS(MP23、MP24)構(gòu)成。MP21的源極連接到VDDQ上，MP21的漏極連接到MN23的漏極上，MP21柵極連接到MN24的漏極和MP22的漏極上。MP22的源極連接到VDDQ上，MP22的漏極連接到MN24的漏極上，MP22的柵極連接到MN23的漏極和MP21的漏極上。MN23的柵極連接到MN21的柵極和MP23的柵極上，MN23的源極連接到MN21的漏極和MP23的漏極上。MN24的柵極連接到MN22的柵極和MP24的柵極上，MN24的源極連接到MN22的漏極和MP24的漏極上。MP23、MP24的源極連接到VDD電源上，MN21、MN22的源極連接到VSS(0V)電源上。把以上的圖1、圖4、圖9所示的電平變換部分LSC所共通的構(gòu)成歸納起來如下。這是一種包括接受第1信號(hào)，輸出比上述第1信號(hào)還大的振幅的第2信號(hào)的差動(dòng)型電平變換電路的半導(dǎo)體器件，上述差動(dòng)型電平變換電路，具有用來接受上述第1信號(hào)的第1MISFET對(duì)(圖1的MN1和MN2，圖2的MN21和MN22)；用來進(jìn)行對(duì)上述第1MISFET的耐壓緩和的第2MISFET對(duì)(圖1的MN3和MN4，圖9的MN23和MN24)；本身為鎖存要輸出的上述第2信號(hào)的器件，具有交叉耦合的柵極的第3MISFET對(duì)(圖1的MP1和MP2，圖9的MP21和MP22)，上述第2MISFET對(duì)的柵極絕緣膜的膜厚，比上述第1MISFET對(duì)的柵極絕緣膜的膜厚還厚，上述第3MISFET對(duì)的柵極絕緣膜的膜厚，比上述第1MISFET對(duì)的柵極絕緣膜的膜厚還厚，上述第2MISFET對(duì)的閾值電壓，比上述鎖存用MISFET對(duì)的閾值電壓小，上述第1MISFET對(duì)的閾值電壓，比上述第3MISFET對(duì)的閾值電壓小。在這里，柵極絕緣膜的膜厚的關(guān)系，在耐壓的關(guān)系方面，換句話說，結(jié)果變成為第2MISFET對(duì)和第3MISFET對(duì)耐壓比第1MISFET對(duì)還大。
然而，在上述實(shí)施例中，其特征也在于耐壓緩和用MOS使用低閾值MOS。但是，在輸入信號(hào)的電源電壓，例如就像VDD＝1.2V那樣，不那么小的情況下，也可以用標(biāo)準(zhǔn)閾值MOS構(gòu)成耐壓緩和用MOS。就是說，用厚膜的氧化膜使得變成為同一閾值電壓那樣地制作圖9的MP21、MP22、MP23、MP24，省略用來對(duì)MN23和MN24減小閾值的離子注入。但是MN21、MN22、MP14、MP15要用薄膜的氧化膜制作。在該情況下，由于也可以不導(dǎo)入新的低閾值MOS，故具有不會(huì)使工藝成本上升的效果。
以上說明的是使在VSS(0V)和VDD(例如1V)間進(jìn)行遷移的小信號(hào)振幅變換成在VSS(0V)和VDDQ(例如3.3V)間進(jìn)行遷移的大信號(hào)振幅的電平變換電路。以下，對(duì)使在VSS(0V)和VDD(例如1.2V)間進(jìn)行遷移的小振幅信號(hào)，從VBGN(例如-1.2V)向VBGP(例如2.4V)變換的電平變換電路進(jìn)行說明。
在系統(tǒng)LSI中，為了抑制等待時(shí)的消耗電流，要使用使晶體管的襯底電壓變成為N型MOS一側(cè)比VSS電平(0V)還低的VBGN電位，P型MOS一側(cè)則變成為比VDD電平還高的VBGP電位的所謂的襯底控制技術(shù)。在使用該技術(shù)時(shí)，需要進(jìn)行控制，以便把襯底電壓N型MOS一側(cè)切換成VSS(0V)電平和VBGN電平，P型MOS一側(cè)切換成VDD電平和VBGP電平。系統(tǒng)LSI的中樞的控制，由于是在VSS(0V)和VDD間遷移的小振幅信號(hào)，故需要用該小振幅信號(hào)對(duì)該切換進(jìn)行控制。但是，該小振幅信號(hào)，由于是比電源電壓還小的信號(hào)，故在使用MOS晶體管進(jìn)行切換控制的情況下，就不能使控制用MOS完全地ON/OFF。于是，就必須有對(duì)信號(hào)振幅進(jìn)行變換的電平變換電路。
這時(shí)，當(dāng)使小振幅信號(hào)低電壓化時(shí)，要使該小振幅信號(hào)立即變換成在VBGN-VBGP間遷移的大振幅信號(hào)是困難的。于是，如果在使該小振幅信號(hào)暫時(shí)變換成在VBGN-VSS間遷移的大振幅信號(hào)后，再變化成在VBGN-VBGP間遷移的最終性地輸出信號(hào)，則可以避免該問題。
<實(shí)施例3>
圖10是把已變化成在VSS(0V)電平和VBGP電平間遷移的信號(hào)，變化為在VBGN電平和VBGP電平間遷移的信號(hào)的電平變換電路。因此，在在VSS(0V)電平和VDD電平間遷移的小振幅信號(hào)，只要在用在上邊所說的圖1或圖4等中所公開的電平變換電路，或現(xiàn)有的電平變換電路，變化成在在VSS(0V)電平和VBGP電平間遷移的大振幅信號(hào)之后，再輸入至本電平變換電路即可。
首先說明本電路的構(gòu)成。用輸入用P型MOS(MP31、MP32)，和耐壓緩和用P型MOS(MP33、MP34)，和耐壓緩和用N型MOS(MN35、MN36)，和負(fù)載用N型MOS(MN31、MN32)，和電流控制用N型MOS(MN33、MN34)，和耐壓保證用P型MOS(MP37、MP38)，和用厚膜MOS構(gòu)成的反相器INV6，和僅僅P型MOS用低閾值MOS構(gòu)成的反相器INV7、INV8構(gòu)成。
在這里，對(duì)導(dǎo)入耐壓緩和用MOS的理由進(jìn)行說明。在把技術(shù)規(guī)格決定為作為VBGP電平設(shè)為2VDD(VDD電平的2倍)電平，作為VBGN電平設(shè)為-VDD電平的情況下，若把VDD電壓的上限設(shè)定為例如1.4V，則VBGP和VBGN的電壓差將增高為達(dá)到4.2V，超過了厚膜MOS的耐壓(例如假定為3.6V)。本電路的特征在于設(shè)置耐壓緩和電路使得不超過所使用的MOS的耐壓，以便即便是在這樣的狀況下也可以使用。
在這里，說明各個(gè)MOS的連線。MP31的源極連接到VBGP上，MP31的漏極連接到MN39的漏極和MP33的漏極上，MP31柵極連接到輸入節(jié)點(diǎn)和MN39的柵極上。MP32的源極連接到VBGP上，MP32的漏極連接到MP34的漏極和MN40的漏極上，MP32的柵極連接到反相器INV6的輸出和MN40的柵極上。MP33的源極連接到MP31的漏極和MN39的漏極上，MP33的漏極連接到MN35的漏極上，MP33的柵極連接到VDD電源上。MP34的源極連接到MP32的漏極和MN40的漏極上，MP34的漏極連接到MN36的漏極上，MP34的柵極連接到VDD電源上。MN35的源極連接到MP37的漏極和MN33的漏極和MN32的源極上，MN35的漏極連接到MP33的漏極上，MN35的柵極連接到VSS上。MN36的源極連接到MP38的漏極和MN34的漏極和MN31的源極上，MN36的漏極連接到MP34的漏極上，MN36的柵極連接到VSS上。MN33的源極連接到MN31的漏極上，MN33的漏極連接到MN37的漏極和MN35的源極和MN32的柵極上，MN33的柵極連接到INV7的輸出上。MN34的源極連接到MN32的漏極上，MN34的漏極連接到MP38的漏極和MN36的源極和MN31的柵極上，MN34的柵極連接到INV8的輸出上。MN31的源極連接到VBGN上，MN31的漏極連接到MN33上，MN31的柵極連接到MN34的漏極和MN36的源極和MP38的漏極上。MN32的源極連接到VBGN上，MN32的漏極連接到MN34上，MN32的柵極連接到MN33的漏極和MN35的源極和MP37的漏極上。MP37的源極連接到VDD上，MP37的漏極連接到MN33的漏極和MN35的漏極和MN32的柵極上，MN37的柵極連接到VSS電源上。MP38的源極連接到VDD上，MP38的漏極連接到MN34的漏極和MN36的漏極和MN31的柵極上，MN38的柵極連接到VSS電源上。反相器INV7由P型MOS(MP36)和N型MOS(MN37)構(gòu)成，MP35的源極連接到VDD上，MP35的漏極連接到MN37的樓和MP37的柵極和MN33的柵極上，MP35的柵極連接到INV6的輸出上。反相器INV8用P型MOS(MP36)和N型MOS(MN38)構(gòu)成，MP36的源極連接到VDD上，MP36的漏極連接到MN38的漏極和MP38的柵極和MN34的柵極上，MP36的柵極連接到輸入上。
MP31、MP32和INV6的P型MOS的襯底電位為VBGP，MP35、MP36、MP37、MP38的襯底電位為VDD，MN37、MN38、MN39、MN40的襯底電位為VSS，MN31、MN32、MN33、MN34的襯底電位為VBGN。此外，MP33的襯底電位與MP33的源極的電位相等，MP34的襯底電位與MN34的源極電位相等，MN35的襯底電位與MN35的源極電位相等，MN36的襯底電位與MN36的源極電位相等。MN35、MN36、MN33、MN34的襯底電位，當(dāng)連接目的地的源極電位變化時(shí)分別進(jìn)行變化。用圖11示出了主要的節(jié)點(diǎn)的動(dòng)作波形。對(duì)在時(shí)刻T1處輸入IN從VSS電平(0V)向VBGP電平變化的情況進(jìn)行說明。當(dāng)輸入IN變成為VBGP電平時(shí)，MP31變成為OFF，MN39變成為ON。接受輸入IN的反相器INV6的輸出由于將從VBGP電平向VSS電平變化，故MP32變成為ON，MN40變成為OFF。為此，nd31從VBGP電平變化為VSS電平(0V)，nd32則從VSS電平變化為VBGP電平。另一方面，接受INV6的輸出的反相器INV7的輸出節(jié)點(diǎn)nd33，從VSS電平(0V)變化成VDD電平。此外，接受輸入IN的反相器INV5的輸出節(jié)點(diǎn)nd34從VDD電平變化成VSS電平。這時(shí)，當(dāng)節(jié)點(diǎn)nd34從VDD電平變化成VSS電平后，MP38變成為ON，同時(shí)MN34變成為OFF，故節(jié)點(diǎn)nd36變成為VDD電平。當(dāng)節(jié)點(diǎn)nd36變成為VDD電平后，因MN31變成為ON，節(jié)點(diǎn)nd37變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd36從VBGN電平變化成VDD電平時(shí)，由于MN36的柵極電位為VSS，故MN36變成為很強(qiáng)地OFF。在這里，由于節(jié)點(diǎn)nd32出于VBGP電平和MP34的柵極電位為VDD電平，故MP34變成為ON狀態(tài)，節(jié)點(diǎn)nd39變成為VBGP電平。此外，當(dāng)節(jié)點(diǎn)nd33從VSS電平變化成VDD電平時(shí)，MN37變成為OFF，同時(shí)MN33變成為ON，節(jié)點(diǎn)nd35變化成VBGN電平。當(dāng)節(jié)點(diǎn)nd35從VDD電平變化成VBGN電平時(shí)，由于MN35的柵極為VSS，由于MN35變成為ON狀態(tài)，故輸出節(jié)點(diǎn)OUT變成為VBGN電平。當(dāng)輸出節(jié)點(diǎn)OUT變成為VBGN電平時(shí)，由于MP33的柵極為VDD，節(jié)點(diǎn)nd31為VSS，MP33很強(qiáng)地OFF。
其次，對(duì)在時(shí)刻T2處輸入IN從VBGP變化成VSS電平的情況下的動(dòng)作進(jìn)行說明。當(dāng)輸入IN變成為VSS電平時(shí)，MP31變成為ON，MN39則變成為OFF。接受輸入IN的反相器INV6的輸出由于從VSS電平變化成VBGP電平，故MP32變成為OFF，MN40變成為ON。為此，nd31從VSS電平變化成VBGP電平，nd32則從VBGP電平變化成VSS電平。另一方面，接受INV6的輸出的反相器INV7的輸出節(jié)點(diǎn)nd33，從VDD電平變化成VSS電平。此外，接受輸入IN的反相器INV8的輸出節(jié)點(diǎn)nd34從VSS電平變化成VDD電平。這時(shí)，當(dāng)節(jié)點(diǎn)nd33從VDD電平變化成VSS電平后，由于在MP37變成為ON的同時(shí)MN34變成為OFF。故節(jié)點(diǎn)nd35變成為VDD電平。當(dāng)節(jié)點(diǎn)nd35變成為VDD電平時(shí)，因MN32變成為ON節(jié)點(diǎn)nd38變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd35從VBGN電平變化成VDD電平時(shí)，由于MN35的柵極電位為VSS，故MN35很強(qiáng)地OFF。在這里由于節(jié)點(diǎn)nd31處于VBGP電平和MP33的柵極電位為VDD電平，故MP33變成為ON狀態(tài)，輸出節(jié)點(diǎn)OUT變成為VBGP電平。此外，當(dāng)節(jié)點(diǎn)nd34從VSS電平變化成VDD電平時(shí)，MP38變成為OFF的同時(shí)MN34變成為ON，節(jié)點(diǎn)nd36將變化成VBGN電平。當(dāng)節(jié)點(diǎn)nd36從VDD電平變成為VBGN電平時(shí)，由于MN36因MN36的柵極為VSS電平而變成為ON狀態(tài)，故節(jié)點(diǎn)nd39將變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd39變成為VBGN電平時(shí)，由于MP34的柵極為VDD電平，節(jié)點(diǎn)nd32為VSS電平，MP34很強(qiáng)地OFF。
本實(shí)施例，在輸入信號(hào)振幅因低電壓化而變低時(shí)，由于該小振幅信號(hào)先暫時(shí)變化成大振幅信號(hào)之后，再變化成最終的輸出信號(hào)，故具有可以確實(shí)地進(jìn)行變化的效果。此外，其特征還在于有效地使用了耐壓緩和MOS，使得即便是在輸出信號(hào)變成為比構(gòu)成電平變換電路的MOS的耐壓還高的值的情況下，也可以使用。為此，即便是在這樣的狀況下，由于也沒有必要使用新的高耐壓MOS，故具有可以壓低制造成本的效果。
<實(shí)施例4>
圖12示出了把已變化成在0V和VBGP間遷移的信號(hào)，變化成在VBGN和VBGP間遷移的信號(hào)的電平變換電路的另外的實(shí)施例。在本實(shí)施例中，在把在0V和VDD間遷移的小振幅信號(hào)用做輸入信號(hào)的情況下，也是只要在上邊所說的圖1或圖4等的電平變換電路或者現(xiàn)有的電平變換電路中，在變化成在0V與VBGP間遷移的信號(hào)之后，再輸入至本電平變換電路即可。在本實(shí)施例中，如在圖10的實(shí)施例中所說明的那樣，也存在著超過厚膜MOS的耐壓(例如3.6V)的可能。于是，本電路的特征在于設(shè)置耐壓緩和電路，使得即便是在這樣的狀況下，也不會(huì)超過所使用的MOS的耐壓。
首先說明本電路的構(gòu)成。本電路由下述部分構(gòu)成輸入用P型MOS(MP41、MP42)；耐壓緩和用P型MOS(MP43、MP44)；耐壓緩和用N型MOS(MN45、MN46)；負(fù)載用N型MOS(MN41、MN42)；電流控制用N型MOS(MN43、MN44)；耐壓保證用P型MOS(MP45、MP46)；耐壓保證用N型MOS(MN49)；用厚膜MOS構(gòu)成的反相器INV19、INV10；僅僅P型MOS用低閾值MOS構(gòu)成的反相器INV11、INV12。另外，如果MN45、MN46、MN43、MN44也用低閾值MOS構(gòu)成，則具有可以在比較低的電壓下進(jìn)行動(dòng)作的效果。此外，在這里雖然未畫出來，但是歸因于MP43、MP44也利用低閾值MOS，可以在更低的電壓下動(dòng)作。
其次，對(duì)各個(gè)MOS的連線進(jìn)行說明。MP41源極連接到VBGP上，漏極連接到MP43的漏極和MN49的源極(或漏極)上，柵極連接到輸入節(jié)點(diǎn)上。MP42源極連接到VBGP上，漏極連接到MP44的漏極和MN49的漏極(源極)上，柵極連接到輸入的反轉(zhuǎn)上。MP43源極連接到MP41的漏極和MN49的源極(漏極)上，漏極連接到MN43的漏極和MN45的漏極上。MP44源極連接到MP42的漏極和MN43的漏極(源極)上，漏極連接到MN44的漏極和MN46的漏極上。MN45的源極連接到MP43的漏極和MN43的漏極和輸出(OUT)上，漏極連接到MP46的漏極(源極)和MP42的柵極上，柵極連接到vdd上。MN46的源極連接到MP44的漏極和MN44的漏極上，漏極連接到MP46的漏極(源極)和MP41的柵極上，柵極連接到vdd上。MN43的源極連接到MN41的漏極上，漏極連接到MN45的源極和MP43的漏極上，柵極連接到INV11的輸出上。MN44的源極連接到MN42的漏極上，漏極連接到MN46的源極和MP44的漏極上，柵極連接到INV12的輸出上。MN41的源極連接到VBGN上，漏極連接到MN43的漏極(源極)上，柵極連接到MN46的漏極和MP46的源極(漏極)上。MN42的源極連接到VBGN上，漏極連接到MN44和MP45的源極(漏極)上，紗逆境連接到MN45的漏極和MP46的漏極(源極)上。反相器INV11用P型MOS(MP47)和N型MOS(MN47)構(gòu)成，MP47的源極連接到VDD上，漏極連接到MN47的漏極和MN43的柵極上，柵極連接到輸入(IN)上。在這里，MP47是低閾值MOS。反相器INV12用P型MOS(MP48)和N型MOS(MN48)構(gòu)成，MP48的源極連接到VDD上，漏極連接到MN48的漏極和MN44的柵極上，柵極連接到反相器INV9的輸出上。在這里，MP48是低閾值MOS。在這里，對(duì)各個(gè)MOS的襯底電位進(jìn)行說明。MP41、MP42和INV9、INV10的P型MOS的襯底電位是VBGP，MP45、MP46的襯底電位是VDD，MN47、MN48、MN49的襯底電位是VSS，MN41、MN42的襯底電位是VBGN。此外，MP43的襯底電位與MP43的源極的電位相等，MP44的襯底電位與MP44的源極電位相等，MN43和MN45的襯底電位與MN43的源極電位相等，MN44與MN46的襯底電位與MN44的源極電位相等。MN43、MN44、MN45、MN46、MP43、MP44的襯底電位，當(dāng)連接目的地的源極電位變化時(shí)分別進(jìn)行變化。
另外，對(duì)MP45、MP46、MN49的作用進(jìn)行說明。MP45是出于抑制nd47和nd48超過VDD電平地上升的目的而使用的。為此，當(dāng)萬(wàn)一nd47和nd48要超過VDD電平時(shí)，由于電流向MP46的襯底一側(cè)流，nd45、nd46不會(huì)超過VDD電平。MN49是出于抑制nd41和nd42超過VSS電平地降低的目的而使用的。為此，如果萬(wàn)一nd41、nd42要超過VSS地降低，由于電流從MN49的襯底一側(cè)流過，故nd41、nd42不會(huì)超過VSS電平。
圖13是圖12所示的實(shí)施例的動(dòng)作波形圖。對(duì)在時(shí)刻T1處輸入IN向VSS電平(0V)變化的情況下的動(dòng)作進(jìn)行說明。當(dāng)輸入IN變化成VSS電平時(shí)，INV9的輸出將變化成VBGP電平，INV10的輸出將變化成VSS電平。為此，MP41變成為OFF，MP42變成為ON狀態(tài)。因此，節(jié)點(diǎn)nd41因通往VBGP電源的路徑被遮斷而變成為高電阻狀態(tài)，節(jié)點(diǎn)nd42變成為VBGP電平。這時(shí)，MP44由于柵極電位是VSS，故將變成為ON狀態(tài)，節(jié)點(diǎn)nd42和節(jié)點(diǎn)nd44導(dǎo)通，節(jié)點(diǎn)nd49將變成為VBGP電平。當(dāng)節(jié)點(diǎn)nd49變成為VBGP電平時(shí)，由于MN46的柵極電位為VDD，故MN46將起著耐壓緩和MOS的作用，節(jié)點(diǎn)nd45將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd45變成為VDD電平時(shí)，MN41就變成為ON。另一方面，在時(shí)刻T1處反相器INV11的輸出節(jié)點(diǎn)nd43從VSS電平變化成VDD電平，反相器INV12的輸出節(jié)點(diǎn)nd44從VDD電平變化成VSS電平。為此，MN43變成為ON，MN44變成為OFF。因此，歸因于MN43變成為ON，節(jié)點(diǎn)nd47和輸出OUT導(dǎo)通，輸出節(jié)點(diǎn)OUT變成為VBGN電平。當(dāng)輸出節(jié)點(diǎn)OUT變成為VBGN電平時(shí)，由于MN45的柵極為VDD，故MN45變成為ON，所以節(jié)點(diǎn)nd45和輸出節(jié)點(diǎn)OUT導(dǎo)通，節(jié)點(diǎn)nd46變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd46變成為VBGN電平時(shí)，MN42就變成為OFF。這時(shí)，由于MN44起著耐壓緩和MOS的作用，故nd48變成為VSS電平。當(dāng)nd47和OUT變成為VBGN電平時(shí)，由于MP43起著耐壓緩和MOS的作用，故ND41將變成為VSS電平。
另外，在MN42變成為OFF的情況下，由于節(jié)點(diǎn)nd49是VBGP電平，故存在著歸因于MN44的OFF時(shí)的漏電流，nd48的電位向VBGP一側(cè)上升的可能。但是，由于MP45的襯底電位為VDD，當(dāng)nd48超過了VDD電平后，由于電流向襯底一側(cè)流，故可以抑制nd48的電位超過VDD地上升。同樣，由于節(jié)點(diǎn)nd49為VBGP電平，故存在著歸因于MN46的OFF時(shí)的漏電流nd45的電位會(huì)向VBGP一側(cè)上升的可能。但是，由于MP46的襯底電位為VDD，當(dāng)nd45超過了VDD電平時(shí)，由于電流向襯底一側(cè)流，故可以抑制nd45的電位超過VDD地上升。
如上所述，構(gòu)成本實(shí)施例的MOS的源極-漏極間、漏極-柵極間、柵極-源極間的最大施加電壓是VBGP-VSS或VDD-VBGN。這時(shí)，在VBGP＝2VDD，VBGN＝-VDD的情況下，各個(gè)MOS的最大施加電壓，將變成為約2VDD左右。因此，在用VDD＝1.2V進(jìn)行設(shè)計(jì)的情況下，在設(shè)MOS的耐壓為3.6V的情況下，最大施加電壓可以形成得比耐壓低。
其次，對(duì)在T2處輸入IN向VBGP電平變化的情況下的動(dòng)作進(jìn)行說明。當(dāng)輸入IN變化成VBGP電平時(shí)，INV9的輸出變化成VSS電平，INV10的輸出將變化成VBGP電平。為此，MP41變成為ON，MP42變成為OFF狀態(tài)。因此，節(jié)點(diǎn)nd42因通往VBGP電源的路徑被遮斷而變成為高電阻狀態(tài)，節(jié)點(diǎn)nd41變成為VBGP電平。這時(shí)，由于MP43柵極電位是VSS，故將變成為ON狀態(tài)，節(jié)點(diǎn)nd41和節(jié)點(diǎn)nd43導(dǎo)通，輸出節(jié)點(diǎn)OUT變成為VBGP電平。當(dāng)輸出節(jié)點(diǎn)OUT變成為VBGP電平時(shí)，由于MN45的柵極電位是VDD，故MN45起著耐壓緩和MOS的作用，節(jié)點(diǎn)nd46將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd46變成為VDD電平時(shí)，MN42就變成為OFF。另一方面，在時(shí)刻T2處反相器INV11的輸出節(jié)點(diǎn)nd43從VDD電平變化成VSS電平，反相器INV12的輸出節(jié)點(diǎn)nd44則從VSS電平變化成VDD電平。為此，MN43變成為OFF，MN44變成為ON。因此，歸因于MN44變成為ON，節(jié)點(diǎn)nd48和節(jié)點(diǎn)nd49導(dǎo)通，節(jié)點(diǎn)nd49變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd49變成為VBGN電平時(shí)，由于MN46的柵極是VDD，由于MN46變成為ON，故節(jié)點(diǎn)nd45和nd49導(dǎo)通，節(jié)點(diǎn)nd45將變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd45變成為VBGN電平時(shí)，MN41變成為OFF。這時(shí)，MN43由于起著耐壓緩和MOS的作用，故nd47將變成為VSS電平。當(dāng)nd48和nd49變成為VBGN電平時(shí)，由于MP44起著耐壓緩和MOS的作用，nd42將變成為VSS電平。
另外，在MN41變成為OFF的情況下，由于輸出節(jié)點(diǎn)OUT是VBGP電平，故存在著歸因于MN43的OFF時(shí)的漏電流，nd47的電位向VBGP一側(cè)上升的可能。但是，由于MP45的襯底電位為VDD，當(dāng)nd47超過了VDD電平后，由于電流向襯底一側(cè)流，故可以抑制nd47的電位超過VDD地上升。同樣，由于輸出節(jié)點(diǎn)OUT為VBGP電平，故存在著歸因于MN45的OFF時(shí)的漏電流nd46的電位會(huì)向VBGP一側(cè)上升的可能。但是，由于MP45的襯底電位為VDD，當(dāng)nd46超過了VDD電平時(shí)，由于電流向襯底一側(cè)流，故可以抑制nd46的電位超過VDD地上升。
如上所述，構(gòu)成本實(shí)施例的MOS的源極-漏極間、漏極-柵極間、柵極-源極間的最大施加電壓是VBGP-VSS或VDD-VBGN。這時(shí)，在VBGP＝2VDD，VBGN＝-VDD的情況下，各個(gè)MOS的最大施加電壓，將變成為約2VDD左右。因此，在設(shè)MOS的耐壓為3.6V，用VDD＝1.2V進(jìn)行設(shè)計(jì)的情況下，最大施加電壓可以形成得比耐壓低。
本實(shí)施例即便是在輸出信號(hào)振幅變得比構(gòu)成電平變換部分的MOS的耐壓還高的情況下，也可以把加在各個(gè)MOS上的施加電壓抑制到耐壓以下。為此，由于可以不使用新的高耐壓MOS地構(gòu)成電平變換電路，故具有可以壓低造價(jià)的效果。
<實(shí)施例5>
圖14是傳達(dá)電源VBGN和電源VBGP間的振幅的信號(hào)的反相器的一個(gè)實(shí)施例。在這里，VBGN＜VSS(＝0V)＜VDD＜VBGP。如上所述，VBGN電位和VBGP電位之差，有時(shí)候會(huì)超過厚膜MOS的耐壓。在這里，要公開的是在處于VBGN電位和VDD的電位之差，和0V與VBGP電位之差的電位，滿足厚膜MOS的耐壓，但是，VBGN電位與VBGP電位之差的電位，不滿足厚膜MOS的耐壓這樣的電壓關(guān)系的情況下使用的反相器。
首先，說明連線狀況。P型MOS(MP51)使柵極和源極進(jìn)行連線，并連接到P型MOS(MP52)的源極和P型MOS(MP54)的柵極上。MP51的漏極連接到VSS上。MP52柵極連接到VSS上，輸入連接到漏極上，源極連接到MP51的源極和柵極和MP54的柵極上。MP54，P型MOS(MP53)的柵極和源極連接到漏極上，VBGP電源連接到源極上，MP51的柵極和源極和MP52的源極連接到柵極上。MP53，柵極和源極進(jìn)行連線，并連接到MP54的漏極和P型MOS(MP55)的源極上，同時(shí)VSS連接到漏極上。MP55源極上連接MP54的漏極和MP53的源極和漏極，漏極上則連接輸出和N型MOS(MN55)的漏極。MP55的柵極連接VSS上。N型MOS(MN51)源極和漏極進(jìn)行連線，連接到N型MOS(MN52)的源極和N型(MN54)的柵極上，同時(shí)，MN51的漏極連接到VDD電源和MN52的柵極上。MN52，輸入和MP52的漏極連接到漏極上，柵極與MN51的漏極一起連接到VDD電源上。MN52的源極連接到MN51的柵極和源極上，同時(shí)，還連接到MN54的柵極上。N型MOS(MN53)的源極連接到MN54的柵極上，同時(shí)，還連接到MN54的漏極和MN55的源極上。MN54的漏極在連接到MN55的柵極上的同時(shí)，還連接到VDD電源上。MN54把VBGN電源連接到柵極上，把MN51的源極和柵極和MN52的源極連接到柵極上。MN54的漏極上連接MN53的源極和漏極和MN55的源極。MN55的柵極連接到MN53的漏極上，同時(shí)還連接到VDD電源上。MN55的源極連接到MN53的柵極和源極上的同時(shí)，還連接到MN54的漏極上。MN55的漏極連接到輸出上，同時(shí)還連接到MP55的漏極上。
對(duì)各個(gè)MOS的襯底電位進(jìn)行說明。MP51和MP52的襯底電位與MP51的源極電位相等，MP53和MP54的襯底電位與MP53的襯底電位相等。MP54的襯底電位是VBGP。此外，MN51和MN52的襯底電位與MP51的源極電位相等，MN53和MN55的襯底電位與MN53的源極電位相等。MN54的襯底電位是VBGN電位。
圖15是圖14所示的反相器的各個(gè)節(jié)點(diǎn)的動(dòng)作波形圖。輸入信號(hào)IN是在VBGP和VBGN間遷移的大振幅信號(hào)。首先，對(duì)在時(shí)刻T1處輸入信號(hào)IN從VBGN電平向VBGP電平變化的情況進(jìn)行說明。這時(shí)，MP52由于變成為ON狀態(tài)，故nd51將變成為VBGP電平。當(dāng)節(jié)點(diǎn)nd51變成為VBGP電平時(shí)，MP54就變成為OFF。另一方面，MN52起著耐壓緩和MOS的作用，節(jié)點(diǎn)nd52將變成為VDD電平。MN51出于防止nd52超過VDD電平地變高的目的，作為二極管使用。當(dāng)節(jié)點(diǎn)nd52變成為VDD電平時(shí)，MN54變成為ON，節(jié)點(diǎn)nd54將變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd54變成為VBGN電平時(shí)，由于MN55的柵極電位是VDD，故MN55將變成為ON。其結(jié)果是輸出節(jié)點(diǎn)OUT變成為VBGN電平。當(dāng)輸出節(jié)點(diǎn)OUT變成為VBGN電平時(shí)，MP55就作為耐壓緩和MOS起作用，nd53變成為VSS電平。MP53的使用是出于防止nd53超過VSS電平變低的目的。
如上所述，構(gòu)成本實(shí)施例的MOS的源極-漏極間、漏極-柵極間、柵極-源極間的最大施加電壓是VBGP-VSS或VDD-VBGN。這時(shí)，在VBGP＝2VDD，VBGN＝-VDD的情況下，各個(gè)MOS的最大施加電壓，將變成為約2VDD左右。因此，在用VDD＝1.2V進(jìn)行設(shè)計(jì)的情況下，在設(shè)MOS的耐壓為3.6V的情況下，最大施加電壓可以形成得比耐壓低。
其次，對(duì)在時(shí)刻T2處輸入信號(hào)IN從VBGP電平向VBGN電平變化的情況進(jìn)行說明。這時(shí)，MP52由于變成為ON狀態(tài)，故nd52將變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd52變成為VBGN電平時(shí)，MP54就變成為OFF。另一方面，MP52起著耐壓緩和MOS的作用，節(jié)點(diǎn)nd51將變成為VSS電平。MN51出于防止nd51超過VSS電平地變低的目的，作為二極管使用。當(dāng)節(jié)點(diǎn)nd51變成為VSS電平時(shí)，MP54變成為ON，節(jié)點(diǎn)nd53將變成為VBGP電平。當(dāng)節(jié)點(diǎn)nd53變成為VBGP電平時(shí)，由于MP55的柵極電位是VSS，故MP55將變成為ON。其結(jié)果是輸出節(jié)點(diǎn)OUT變成為VBGP電平。當(dāng)輸出節(jié)點(diǎn)OUT變成為VBGP電平時(shí)，MN55就作為耐壓緩和MOS起作用，nd54變成為VDD電平。M353的使用是出于防止nd54超過VSS電平變高的目的。
如上所述，構(gòu)成本實(shí)施例的MOS的源極-漏極鍵、漏極-柵極間、柵極-源極間的最大施加電壓是VBGP-VSS或VDD-VBGN。這時(shí)，在VBGP＝2VDD，VBGN＝-VDD的情況下，各個(gè)MOS的最大施加電壓，將變成為約2VDD左右。因此，在用VDD＝1.2V進(jìn)行設(shè)計(jì)的情況下，在設(shè)MOS的耐壓為3.6V的情況下，最大施加電壓可以形成得比耐壓低。因此，倘采用本實(shí)施例，則可以傳達(dá)比要使用的MOS的耐壓還高的信號(hào)振幅電平而不比使用新的高耐壓MOS。為此，具有可以壓低造價(jià)的效果。
<實(shí)施例6>
圖16示出了使VSS電源和VDD電源間振幅的信號(hào)變換成VBGN電源和VBGP電源間振幅的信號(hào)的電平變換電路的實(shí)施例。本電路的特征在于完全用耐壓為VDD的薄膜MOS構(gòu)成，此外，特征還在于對(duì)于N型MOS和P型MOS來說是一種對(duì)稱的電路構(gòu)成。為此，本實(shí)施例可以在VBGP電源電壓在2倍的VDD電壓以下，而且，VBGN電源電壓在-VDD電壓以上的情況下使用。本電路用以下的電路構(gòu)成拉向VSS電平的下拉電路(PD61、PD62)和拉向VDD電平的上拉電路(PU61、PU62)；用P型MOS(MP63、MP64)構(gòu)成的鎖存器和用N型MOS(MN63、MN64)構(gòu)成的鎖存器；用P型MOS(MP61、MP62、MP65、MP66)構(gòu)成的耐壓緩和MOS和用N型MOS(MN61、MN62、MN65、MN66)構(gòu)成的耐壓緩和MOS；用P型MOS(MP73、MP74)和N型MOS(MN73、MN74)構(gòu)成的耐壓保證用MOS；和反相器(INV13、INV14、INV15)。
首先，說明各個(gè)MOS的連線狀況。下拉電路(PD61)是一種借助于輸入信號(hào)電平把節(jié)點(diǎn)nd61下拉到VSS電平或使之變成為高電阻狀態(tài)的電路。該P(yáng)D61用P型MOS(MP67)和N型MOS(MN69、MN70)構(gòu)成。MP67的源極連接到VDD電源上，MP67的柵極連接到輸入上，MP67的漏極連接到MN69的源極和MN70的漏極上。MN70的源極連接到VSS電源上，MN70的柵極連接到輸入上，MN70的漏極連接到MP67的漏極和MN69的源極上。MN69的源極連接到MN70的漏極和MN67的漏極上，MN69的柵極連接到VDD電源上，MN69的漏極連接到P型MOS(MP73)的柵極和P型MOS(MP65)的源極上。下拉電路(PD62)是一種借助于輸入信號(hào)電平把節(jié)點(diǎn)nd62下拉到VSS電平或使之變成為高電阻狀態(tài)的電路。該P(yáng)D62用P型MOS(MP68)和N型MOS(MN71、MN72)構(gòu)成。MP68的源極連接到VDD電源上，MP68的柵極連接到反相器INV13的輸出上，MP68的漏極連接到MN71的源極和MN72的漏極上。MN70的源極連接到VSS電源上，MN72的柵極連接到輸入上，MN72的漏極連接到MP68的漏極和MN71的源極上。MN71的源極連接到MN72的漏極和MN68的漏極上，MN71的柵極連接到VDD電源上，MN71的漏極連接到P型MOS(MP74)的柵極和P型MOS(MP66)的漏極和P型MOS(MP62)的源極上。上拉電路(PU61)是一種借助于輸入信號(hào)電平把節(jié)點(diǎn)nd63上拉到VDD電平或使之變成為高電阻狀態(tài)的電路。該P(yáng)U61用N型MOS(MN67)和P型MOS(MP69、MP70)構(gòu)成。MN67的源極連接到VSS電源上，MN67的柵極連接到輸入上，MN67的漏極連接到MP69的源極和MP70的漏極上。MP70的源極連接到VDD電源上，MP70的柵極連接到輸入上，MP70的漏極連接到MN67的漏極和MP69的源極上。MP69的源極連接到MP70的漏極和MN67的漏極上，MP69的柵極連接到VSS電源上，MP69的漏極連接到N型MOS(MN73)的柵極和N型MOS(MN65)的漏極和N型MOS(MN61)的源極上。上拉電路(PU62)是一種借助于輸入信號(hào)電平把節(jié)點(diǎn)nd64上拉到VDD電平或使之變成為高電阻狀態(tài)的電路。該P(yáng)U62用N型MOS(MN68)和P型MOS(MP71、MP72)構(gòu)成。MN68的源極連接到VSS電源上，MN68的柵極連接到反相器INV13的輸出上，MN68的漏極連接到MP71的源極和MP72的漏極上。MN72的源極連接到VDD電源上，MP72的柵極連接到反相器INV13的輸出上，MP72的漏極連接到MN68的漏極和MP71的源極上。MP71的源極連接到MP72的漏極和MN68的漏極上，MP71的柵極連接到VSS電源上，MP71的漏極連接到P型MOS(MP74)的柵極和N型MOS(MN66)的漏極和N型MOS(MN62)的源極上。
N型MOS(MN63)的源極連接到VBGN上，MN63的柵極連接到N型MOS(MN64)的漏極和N型MOS(MN66)的源極上，MN63的漏極連接到MN73的源極和N型MOS(MN65)的源極和MN64的柵極上。MN64的源極連接到VBGN上，MN64的柵極連接到MN63的漏極和MN65的源極上，MN64的漏極連接到MN74的源極和MN66的源極和MN63的柵極上。MN73的漏極連接到VSS上，MN73的柵極連接到MP69的漏極和MN65的漏極上，MN73的源極連接到MN63的漏極和MN65的源極上。MN74的漏極連接到VSS上，MN74的柵極連接到MP71的漏極和MN66的漏極上，MN74的源極連接到MN64的漏極和MN66的源極上。MN65的柵極連接到VSS上，MN65的源極連接到MN63的漏極和MN64的柵極上，MN65的漏極連接到MP69的漏極和MN73的柵極和N型MOS(MN61)的源極上。MN66的柵極連接到VSS上，MN66的源極連接到MN64的樓和MN63的柵極上，MN66的漏極連接到MP71的漏極和MN74的柵極和N型MOS(MN62)的源極上。MN61的柵極連接到反相器INV14達(dá)到輸出和P型MOS(MP61)的柵極上，MN61的源極連接到MN65的樓和MP69的漏極和MN73的柵極上，MN61的漏極連接到MP61的漏極和輸出上。MN62的柵極連接到反相器INV15的輸出和P型MOS(MP62)的柵極上，MN62的源極連接到MN66的漏極和MP71的漏極和MP74的柵極上，MN62的漏極連接到MP62的漏極上。P型MOS(MP63)的源極連接到VBGP上，MP63的柵極連接到P型MOS(MP64)的漏極和P型MOS(MP66)的源極上，MP63的漏極連接到MP73的源極和P型MOS(MP65)的源極和MP64的柵極上。MP64的源極連接到VBGP上，MP64的柵極連接到MP63的漏極和MP65的源極上，MP64的漏極連接到MP74的源極和MP66的源極和MP63的柵極上。MP73的漏極連接到VDD電源上，MP73的柵極連接到MN69的漏極和MP65的漏極上，MP73的源極連接到MP63的漏極和MP65的源極上。MP74的漏極連接到VDD電源上，MP74的柵極連接到MP71的漏極和MP66的漏極上，MP74的源極連接到MP64的漏極和MP66的源極上。MP65的柵極連接到VDD電源上，MP65的源極連接到MP63的漏極和MP64的柵極上，MP65的漏極連接到MN69的漏極和MP73的柵極和MP61的源極上。MP66的柵極連接到VDD電源上，MP66的源極連接到MP64的漏極和MP63的柵極上，MP66的漏極連接到MN71的漏極和MP74的柵極和MP62的源極上。MP61的柵極連接到連接到反相器INV14的輸出和MN61的柵極上，MP61的源極連接到MP65的漏極和MN69的漏極和MP73的柵極上，MP61的漏極連接到MN61D的漏極和輸出上。MP62的柵極連接到反相器INV15的輸出和MN62的柵極上，MP62的源極連接到MP66的漏極和MN71的漏極和MP74的柵極上，MP62的漏極連接到MN62的漏極上。INV15連接到反相器INV13的輸出上，INV13的輸入連接到輸入IN上。
在這里，對(duì)各個(gè)MOS的襯底電位進(jìn)行說明。MP63、MP64的襯底電位為VBGP。MN67、MN68、MP73、MP74、MP70、MP72的襯底電位為VDD。MN63、MN64的襯底電位為VBGN。MN67、MN68、MN73、MN74、MN70、MN72的襯底電位為VSS。MP61的襯底電位與MP61的源極電位相等，MP62的襯底電位與MP62的源極電位相等，MP65的襯底電位與MP65的源極電位相等，MP66的襯底電位與MP66的源極電位相等，MP69的襯底電位與MP69的源極電位相等，MP71的襯底電位與MP71的源極電位相等。MN61的襯底電位與MN61的源極電位相等，MN62的襯底電位與MN62的源極電位相等，MN65的襯底電位與MN65源極電位相等，MN66的襯底電位與MN66的源極電位相等，MN69的襯底電位與MN69的源極電位相等，MN71的襯底電位與MN71的源極電位相等。
此外，雖然也可以用標(biāo)準(zhǔn)閾值MOS構(gòu)成MP61、MP62、MP56、MP66、MN51、MN62、MN65、MN66，但是，從低電壓動(dòng)作的觀點(diǎn)考慮，用低閾值MOS構(gòu)成是理想的。此外，僅僅使MP61、MN61、MP62、MN62低閾值化也是有效的。在這里，標(biāo)準(zhǔn)閾值MOS的閾值電壓例如為0.35V，低閾值MOS的閾值電壓例如為0.25V。此外，使用與上述標(biāo)準(zhǔn)閾值MOS的柵極長(zhǎng)度比相對(duì)地短的柵極長(zhǎng)度的標(biāo)準(zhǔn)閾值MOS來取代上述低閾值MOS也是有效的。這使用的是采用使柵極長(zhǎng)度變短的辦法來實(shí)效地減小閾值電壓的做法。在該情況下，由于要使用的MOS僅僅是標(biāo)準(zhǔn)閾值MOS即可，故具有可以壓低造價(jià)的效果。
圖17示出了圖16所示的實(shí)施例的各個(gè)節(jié)點(diǎn)的動(dòng)作波形。首先，對(duì)輸入IN從VSS電平向VDD電平變化的情況進(jìn)行說明。這時(shí)，由于MP67和MP70變成為OFF，MN67和MN70變成為ON，故節(jié)點(diǎn)nd69和nd71將變成為VSS。接受輸入IN的反相器INV13的輸出由于變成為VSS電平，故MN68和MN72變成為OFF，MP68和MP71變成為ON。為此，節(jié)點(diǎn)nd70和nd72將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd72變成為VDD電平時(shí)，由于MP72變成為ON狀態(tài)，nd64將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd64變成為VDD電平時(shí)，MN66變成為OFF，同時(shí)MN74變成為ON，節(jié)點(diǎn)nd68變成為VSS電平。當(dāng)節(jié)點(diǎn)nd68變成為VSS電平時(shí)，MN63變成為ON，節(jié)點(diǎn)nd67變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd67變成為VBFN電平時(shí)MN64變成為OFF，nd68確定VSS電平。此外，當(dāng)節(jié)點(diǎn)nd67變成為VBGN電平時(shí)，由于MN65處于ON狀態(tài)，故節(jié)點(diǎn)nd63將變成為VBGN電平。這時(shí)，MP69由于源極和柵極電位都是VSS，漏極處于VBGN電平，OFF狀態(tài)，MN73也由于源極和柵極變成為VBGN電平，漏極電位為VSS，故將變成為OFF。另一方面，當(dāng)PD61中的節(jié)點(diǎn)nd69變成為VSS電平時(shí)，MN69將變成為ON狀態(tài)，節(jié)點(diǎn)nd61將變成為VSS電平。當(dāng)節(jié)點(diǎn)nd65變成為VDD電平時(shí)，由于MP73變成為ON，故nd65將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd65變成為VDD電平時(shí)，MP64變成為ON，nd66變成為VBGP電平。這時(shí)，PD62中的節(jié)點(diǎn)nd70，由于已經(jīng)變成為VDD電平，故MN71將變成為OFF狀態(tài)，同時(shí)通過ON狀態(tài)的MP66，節(jié)點(diǎn)nd62變成為VBGP電平，MP74則變成為OFF。因此nd66的VBGP電平確定。在節(jié)點(diǎn)nd61變成為VSS電平，節(jié)點(diǎn)nd62變成為VBGP電平，節(jié)點(diǎn)nd63變成為VBGN電平，節(jié)點(diǎn)nd64變成為VDD電平時(shí)，反相器INV14的輸出節(jié)點(diǎn)nd73將變成為VSS電平，反相器INV15的輸出節(jié)點(diǎn)nd77則變成為VDD電平。為此，由于MP61和MN62變成為OFF，MP62和MN61變成為ON，故輸出值變成為VBGN電平。這時(shí)，當(dāng)考慮到VBGP為2VDD，VBGN為-VDD時(shí)，各個(gè)MOS的源極-漏極間，源極-柵極間，柵極-漏極間的施加電壓，為VDD。為此，薄膜MOS的耐壓就可得到保證。
其次，對(duì)輸入IN從VDD電平向VSS電平變化的情況進(jìn)行說明。這時(shí)，由于MP67和MP70變成為ON，MN67和MN70變成為OFF，故節(jié)點(diǎn)nd69和nd71將變成為VDD電平。接受輸入IN的反相器INV13的輸出由于變成為VDD電平，故MN68和MN72變成為ON，MP68和MP71變成為OFF。為此，節(jié)點(diǎn)nd70和nd72將變成為VSS電平。當(dāng)節(jié)點(diǎn)nd71變成為VDD電平時(shí)，由于MP69變成為ON狀態(tài)，nd63將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd63變成為VDD電平時(shí)，MN65變成為OFF，同時(shí)MN73變成為ON，節(jié)點(diǎn)nd67變成為VSS電平。當(dāng)節(jié)點(diǎn)nd67變成為VSS電平時(shí)，MN64變成為ON，節(jié)點(diǎn)nd68變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd68變成為VBFN電平時(shí)MN63變成為OFF，nd67確定VSS電平。當(dāng)節(jié)點(diǎn)nd68變成為VBGN電平時(shí)，由于MN66處于ON狀態(tài)，故節(jié)點(diǎn)nd64將變成為VBGN電平。這時(shí)，MP72由于源極和柵極電位處于VSS電平，故變成為OFF狀態(tài)。當(dāng)節(jié)點(diǎn)nd68和節(jié)點(diǎn)nd64都變成為VBGN電平時(shí)，MN74將變成為OFF。另一方面，當(dāng)PD62中的節(jié)點(diǎn)nd70變成為VSS電平時(shí)，由于MN71處于ON狀態(tài)，故節(jié)點(diǎn)nd62將變成為VSS電平。當(dāng)節(jié)點(diǎn)nd62變成為VSS電平時(shí)，由于MP6的柵極為VDD，故在MP66變成為OFF的同時(shí)，MP74變成為ON，故nd66將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd66變成為VDD電平時(shí)，MP63變成為ON，nd65變成為VBGP電平。這時(shí)，PD61中的節(jié)點(diǎn)nd69，由于已經(jīng)變成為VDD電平，故在MN69變成為OFF狀態(tài)的同時(shí)，通過ON狀態(tài)的MP65，節(jié)點(diǎn)nd61變成為VBGP電平，MP74則變成為OFF。因此nd66的VBGP電平確定。在節(jié)點(diǎn)nd61變成為VSS電平。結(jié)果是MP73變成為OFF。因此，nd65的VBGP確定。當(dāng)節(jié)點(diǎn)nd66變成為VDD電平時(shí)，由于MN66變成為OFF，故nd62的VSS電平確定。在節(jié)點(diǎn)nd61變成為VBGN電平，節(jié)點(diǎn)nd62變成為VSS電平，節(jié)點(diǎn)nd63變成為VDD電平，節(jié)點(diǎn)nd64變成為VBGN電平時(shí)，反相器INV14的輸出節(jié)點(diǎn)nd73將變成為VDD電平，反相器INV15的輸出節(jié)點(diǎn)nd74則變成為VSS電平。為此，由于MP61和MN62變成為ON，MP62和MN61變成為OFF，故輸出值變成為VBGP電平。這時(shí)，當(dāng)考慮到VBGP為2VDD，VBGN為-VDD時(shí)，各個(gè)MOS的源極-漏極間，源極-柵極間，柵極-漏極間的施加電壓，為VDD。為此，薄膜MOS的耐壓就可得到保證。
本實(shí)施例的特征在于在高振幅信號(hào)的電平變換中，使用僅僅用低耐壓的薄膜MOS構(gòu)成的電路。為此，在技術(shù)已進(jìn)步了的情況下，由于可以使用同一電路構(gòu)成，故具有可以縮短設(shè)計(jì)期間而無(wú)須進(jìn)行重新設(shè)計(jì)的效果。
<實(shí)施例7>
圖18示出了另外一個(gè)實(shí)施例，該實(shí)施例示出了具有在圖14所示的那樣的電壓狀況下可以使用的反相器的功能的電路。本實(shí)施例的特征在于完全用薄膜MOS構(gòu)成。為此，本實(shí)施例，可以在VBGP電源電壓為2倍的VDD以下，而且VBGN電源電壓在-VDD以上的情況下使用。本實(shí)施例的基本構(gòu)成，雖然是使圖14所示的實(shí)施例薄膜化的實(shí)施例，但是，在制作成薄膜時(shí)，耐壓必須保證為VDD，為得到該保證，設(shè)置有下拉電路(PD81、PD82)和上拉電路(PU81、PU82)和低振幅信號(hào)的反相器(INV16、INV17)。
說明各個(gè)MOS的連線狀況。下拉電路(PD81)用P型MOS(MP88)和N型MOS(MN90、MN91)構(gòu)成。MP88的源極連接到VDD電源上，MP88的柵極連接到小振幅信號(hào)的輸入in上，MP88的漏極連接到MN91的源極和MN90的漏極上。MN90的源極連接到VSS電源上，MN90的柵極連接到小振幅信號(hào)的輸入in上，MN90的漏極連接到MP88的漏極和MN91的源極上。MN91的源極連接到MN90的漏極和MN88的漏極上，MN91的柵極連接到VDD電源上，MN91的漏極連接到P型MOS(MP83)的漏極和P型MOS(MP81)的源極上。下拉電路(PD82)用P型MOS(MP88)和N型MOS(MN92、MN93)構(gòu)成。MP89的源極連接到VDD電源上，MP89的柵極連接到接受小振幅信號(hào)的反相器INV16的輸出上，MP89的漏極連接到MN93的源極和MN92的漏極上。MN92的源極連接到VSS電源上，MN92的柵極連接到接受小振幅信號(hào)的反相器INV16的輸出上，MN92的漏極連接到MP89的漏極和MN93的源極上。MN93的源極連接到MN92的漏極和MN89的漏極上，MN93的柵極連接到VDD電源上，MN93的漏極連接到P型MOS(MP86)的漏極和P型MOS(MP87)的源極上。上拉電路(PU81)用N型MOS(MN88)和P型MOS(MP90、MP91)構(gòu)成。MN88的源極連接到VSS電源上，MN88的柵極連接到小振幅信號(hào)的輸入in上，MN88的漏極連接到MP91的源極和MP90的漏極上。MP90的源極連接到VDD電源上，MP90的柵極連接到小振幅信號(hào)的輸入in上，MP90的漏極連接到MN88的漏極和MP91的源極上。MP91的源極連接到MP90的漏極和MN88的漏極上，MP91的柵極連接到VSS電源上，MP91的漏極連接到N型MOS(MN82)的漏極和N型MOS(MN81)的源極上。上拉電路(PU82)用N型MOS(MN89)和P型MOS(MP92、MP93)構(gòu)成。MN89的源極連接到VSS電源上，MN88的柵極連接到接受小振幅信號(hào)的反相器INV16的輸出上，MN89的漏極連接到MP93的源極和MP92的漏極上。MN92的源極連接到VDD電源上，MP92的柵極連接到接受小振幅信號(hào)的反相器INV16的輸出上，MP92的漏極連接到MN89的漏極和MP93的源極上。MP93的源極連接到MP92的漏極和MN89的漏極上，MP93的柵極連接到VSS電源上，MP93的漏極連接到N型MOS(MN86)的漏極和N型MOS(MN87)的源極上。
P型MOS(MP82)柵極和源極連線后連接到P型MOS(MP83)的源極和P型MOS(MP84)的柵極上。MP82的漏極與MP83的柵極一起連接到VDD電源上。MP83的柵極與MP82的漏極一起連接到VDD電源上，MP83的源極連接到MP82的柵極和源極以及MP84的柵極上。MP83的漏極連接到MN91的漏極和型MOS(MP81)的源極上。MP81的柵極與MN81的柵極一起，連接到INV16的輸出上。MP81的漏極與MN81的漏極一起連接到大振幅信號(hào)IN上。MP84的源極連接到VBGP電源上，MP84的柵極連接到MP82的柵極和源極以及MP83的源極上。MP84的漏極，在連接到P型MOS(MP85)的源極和柵極上的同時(shí)，還連接到P型MOS(MP86)的源極上。MP85的柵極和源極進(jìn)行連線，連接到MP84的漏極和MP86的源極上。MP86的源極連接到MP84的漏極和MP85的柵極和源極上。MP86的柵極在與MP85的漏極進(jìn)行連接的同時(shí)，還連接到VDD電源上。MP86的漏極連接到MN93的漏極和MP87的源極上。MP87的柵極與MN87的柵極一起，連接到INV17的輸出上，MP87的漏極與MN87的漏極一起連接到輸出OUT上。MP87的源極連接到MN93的漏極和MP86的漏極上。
N型MOS(MN82)柵極和源極連線后連接到N型MOS(MN83)的源極和N型MOS(MN84)的柵極上。MN82的漏極與MN83的柵極一起連接到VSS電源上。MN83的柵極與MN82的漏極一起連接到VSS電源上，MN83的源極連接到MN82的柵極和源極以及MN84的柵極上。MN83的漏極連接到MP91的漏極和MN81的源極上。MN81的柵極與MP81的柵極一起，連接到INV16的輸出上。M81的漏極與M81的漏極一起連接到大振幅信號(hào)IN上。MN84的源極連接到VBGN電源上，MN84的柵極連接到MN82的柵極和源極以及MN83的源極上。MN84的漏極，在連接到N型MOS(MN85)的源極和柵極上的同時(shí)，還連接到N型MOS(MN86)的源極上。MN85的柵極和源極進(jìn)行連線，連接到MN84的漏極和MN86的源極上。MN86的源極連接到MN84的漏極和MN85的柵極和源極上。MN86的柵極在與MN85的漏極進(jìn)行連接的同時(shí)，還連接到VSS電源上。MN86的漏極連接到MP93的漏極和MN87的源極上。MN87的柵極與MP87的柵極一起，連接到INV17的輸出上，MN87的漏極與MP87的漏極一起連接到輸出OUT上。MN87的源極連接到MP93的漏極和MN86的漏極上。
在這里，對(duì)各個(gè)MOS的襯底電位進(jìn)行說明。MP81的襯底電位與MP81的源極電位相等，MP83和MP82的襯底電位與MP82的源極相等，MP84的襯底電位與VBGP電位相等，MP85與MP86的襯底電位MP85的源極電位相等，MP7的襯底電位與MP87的源極電位相等，MP91的襯底電位與MP91的源極電位相等，MP93的襯底電位與MP93的源極電位相等，MP88、MP89、MP90、MP92的襯底電位與VDD電位相等。MP81的襯底電位與MN81的源極相等。MN83和MN82的襯底電位和MN82的源極相等，MN84的襯底電位與VBGN電位相等，MN85和MN86的襯底電位與MN85的源極電位相等，MN87的襯底電位與MN87的源極電位相等，MN91的襯底電位與MN91的源極電位相等，MN93的襯底電位與MN91的源極電位相等，MN93的襯底電位與MN93的源極電位相等，MN88、MN89、MN90、MN92的襯底電位與VSS電位相等。
此外，雖然也可以用標(biāo)準(zhǔn)閾值MOS構(gòu)成MP81、MP83、MP86、MP87、MN81、MN83、MN86、MN87，但是，從低電壓動(dòng)作的觀點(diǎn)考慮，用低閾值MOS構(gòu)成是理想的。此外，僅僅使MP81、MN81、MP87、MN87低閾值化也是有效的。在這里，標(biāo)準(zhǔn)閾值MOS的閾值電壓例如也為0.35V，低閾值MOS的閾值電壓例如也為0.25V。此外，使用與上述標(biāo)準(zhǔn)閾值MOS的柵極長(zhǎng)度比相對(duì)地短的柵極長(zhǎng)度的標(biāo)準(zhǔn)閾值MOS來取代上述低閾值MOS也是有效的。這使用的是采用使柵極長(zhǎng)度變短的辦法來實(shí)效地減小閾值電壓的做法。在該情況下，由于要使用的MOS僅僅是標(biāo)準(zhǔn)閾值MOS即可，故具有可以壓低造價(jià)的效果。
圖19示出了圖18所示的實(shí)施例的各個(gè)節(jié)點(diǎn)的動(dòng)作波形。在該電路中，限制于大振幅信號(hào)IN和小振幅信號(hào)in的高電平和低電平的組合。這樣做，在圖8所示的實(shí)施例中，為了把要構(gòu)成的薄膜MOS的最大施加電壓壓低為VDD，是必須的。首先，對(duì)小振幅信號(hào)in為VSS電平，大振幅信號(hào)IN處于VBGP電平的情況進(jìn)行說明。這時(shí)，在PD81中，由于MP88變成為ON，MP90變成為OFF，故節(jié)點(diǎn)nd89將變成為VDD電平。與此同時(shí)，在PU81中，由于MN88變成為OFF，MP90變成為ON，故節(jié)點(diǎn)nd90將變成為VDD電平。當(dāng)節(jié)點(diǎn)nd90變成為VDD電平時(shí)，由于MP91已經(jīng)變成為ON，故節(jié)點(diǎn)nd82將變成為VDD電平。這時(shí)，由于INV16的輸出節(jié)點(diǎn)nd93處于VDD電平，大振幅信號(hào)IN出于VBGP電平，故MN81變成為OFF，MP81變成為ON。結(jié)果是節(jié)點(diǎn)nd81變成為VBGP電平。這時(shí)，由于柵極電壓為VDD，故MP83也變成為ON狀態(tài)，節(jié)點(diǎn)nd85也變成為VBGP電平。當(dāng)節(jié)點(diǎn)nd85變成為VBGP電平時(shí)，MP85就變成為OFF。另一方面，當(dāng)節(jié)點(diǎn)nd82變成為VDD電平時(shí)，MN82變成為OFF，節(jié)點(diǎn)nd88則借助于MN83而變成為VSS電平。當(dāng)節(jié)點(diǎn)nd88變成為VSS電平時(shí)，因MN84變成為ON而使節(jié)點(diǎn)nd87變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd87變成為VBGN電平時(shí)，因MN86變成為ON而使節(jié)點(diǎn)nd84變成為VBGN電平。此外，在PD82中，由于INV16的輸出節(jié)點(diǎn)nd93已變成為VDD電平，故MP89變成為OFF，MN92變成為ON。為此，節(jié)點(diǎn)nd91變成為VSS電平。當(dāng)節(jié)點(diǎn)nd91變成為VSS電平時(shí)，由于MN93變成為ON，故節(jié)點(diǎn)nd83將變成為VSS電平。與此同時(shí)，在PU82中，INV16的輸出節(jié)點(diǎn)nd93由于已經(jīng)變成為VDD電平，故MP92變成為OFF，MN89變成為ON。其結(jié)果是，節(jié)點(diǎn)nd92將變成為VSS電平。當(dāng)節(jié)點(diǎn)nd92變成為VSS電平時(shí)，MP93變成為OFF。由于節(jié)點(diǎn)nd83已經(jīng)變成為VSS電平，故MP86出于OFF狀態(tài)，節(jié)點(diǎn)nd86借助于MP85而變成為VDD電平。這時(shí)，INV17的輸出節(jié)點(diǎn)nd94由于是VSS電平，故MN87變成為ON，輸出節(jié)點(diǎn)OUT變成為VBGN電平，MN87變成為OFF。
其次，對(duì)小振幅信號(hào)in為VDD電平，大振幅信號(hào)IN處于VBGN電平的情況進(jìn)行說明。這時(shí)，在PD81中，由于MP88變成為OFF，MP90變成為ON，故節(jié)點(diǎn)nd89將變成為VSS電平。當(dāng)節(jié)點(diǎn)nd89變成為VSS電平時(shí)，由于MN9已經(jīng)變成為ON，故節(jié)點(diǎn)nd81將變成為VSS電平。與此同時(shí)，在PU81中，由于MN88變成為ON，MP90變成為OFF，故節(jié)點(diǎn)nd90將變成為VSS電平。此外，在PD82中，由于INV16的輸出節(jié)點(diǎn)nd93已經(jīng)變成為VSS電平，故MP89變成為ONMN92變成為OFF。為此，節(jié)點(diǎn)nd91將變成為VDD電平。與此同時(shí)，在PU82中，由于節(jié)點(diǎn)nd93已經(jīng)變成為VSS電平，故MP82變成為ON，MN89變成為OFF。其結(jié)果是節(jié)點(diǎn)nd82變成為VBGN電平。這時(shí)，由于MN83也是ON狀態(tài)，故節(jié)點(diǎn)nd88也將變成為VBGN電平。當(dāng)節(jié)點(diǎn)nd88變成為VGBN電平時(shí)，MN84將變成為OFF。由于節(jié)點(diǎn)nd84已經(jīng)變成為VSS電平，故MN86處于OFF狀態(tài)，節(jié)點(diǎn)nd87借助于MN85而變成為VSS電平。另一方面，當(dāng)節(jié)點(diǎn)nd81變成為VSS電平時(shí)，MP83變成為OFF，節(jié)點(diǎn)nd85借助于MN82變成為VDD電平。當(dāng)節(jié)點(diǎn)nd85變成為VDD電平時(shí)，MP84變成為ON，節(jié)點(diǎn)nd83變成為VBGP電平。這時(shí)，由于INV17的輸出節(jié)點(diǎn)nd94為VDD電平，故MP87變成為ON輸出節(jié)點(diǎn)OUT變成為VBGP電平，MN87變成為OFF。
在本實(shí)施例中，對(duì)于所有的MOS來說，源極-漏極、漏極-柵極，柵極-源極間的各個(gè)電壓最大將變成為VDD。因此，所要構(gòu)成的MOS可以全都用耐壓低的薄膜的MOS構(gòu)成而與處理高振幅信號(hào)無(wú)關(guān)。由于薄膜MOS即便是在低電壓下也會(huì)高速地動(dòng)作，故本實(shí)施例具有即便是在低電壓下也可以動(dòng)作的效果。為此，本實(shí)施例的特征在于在向高振幅信號(hào)進(jìn)行的電平變換中，使用僅僅用低耐壓的薄膜MOS構(gòu)成的電路。因此，在技術(shù)已進(jìn)步了的情況下，由于可以使用同一電路構(gòu)成，故具有可以縮短設(shè)計(jì)期間而無(wú)須進(jìn)行重新設(shè)計(jì)的效果。
<實(shí)施例8>
圖20是圖1所示的電平變換電路的變形例。該電路，作為用來避免在輸入一側(cè)的電斷開時(shí)歸因于輸入不定信號(hào)而產(chǎn)生的穿通電流的控制方法，其特征在于在電平變換部分和遷移電路中設(shè)置開關(guān)。與圖1的不同之處在于其構(gòu)成為不設(shè)置構(gòu)成復(fù)位電路RSC的PMOS PM11和輸入部分的NAND，而代之以在電平變換部分RSC中設(shè)置由PMOSMP101形成的開關(guān)，和在遷移檢測(cè)電路TD中設(shè)置NMOS101，為了確定復(fù)位時(shí)的電平，設(shè)置PMOS MP102。另外，在本實(shí)施例中，作為對(duì)VDD電源的進(jìn)一步低電壓化有效的對(duì)策，在反相器INV25和反相器INV27中分別獨(dú)立地連接到i1、/i1上。歸因于此，具有可以以良好的效率驅(qū)動(dòng)電容元件的效果。該方法不僅可以應(yīng)用于本實(shí)施例，對(duì)于前邊所說的圖1的實(shí)施例也可以應(yīng)用。
此外，接地電平(VSS、VSSQ)的連接方法也不同，在從遷移檢測(cè)電路TD開始往后的級(jí)中，接地電平變成為對(duì)VDDQ的接地電平VSSQ。這是一種用電平變換部分的互補(bǔ)輸出部分使噪聲量比較多的VSSQ與內(nèi)部電路的接地電平VSS進(jìn)行匹配的構(gòu)成。歸因于此，具有提高電平變換電路的噪聲耐性的效果。本方法也不僅可以應(yīng)用于本實(shí)施例，也可以應(yīng)用于前邊出現(xiàn)的圖1的實(shí)施例1和圖4的實(shí)施例。除此之外的電平變換部分LSC的構(gòu)成和遷移檢測(cè)電路TD的構(gòu)成，與實(shí)施例1是同樣的。
在這里僅僅對(duì)復(fù)位信號(hào)的控制進(jìn)行說明。在復(fù)位信號(hào)/RES為HI的情況下，由于MP101、MN101都為ON，MP101為OFF，故電平變換部分RSC和遷移檢測(cè)電路TD進(jìn)行與在圖1的實(shí)施例中的/RES為HI的情況下同樣的動(dòng)作。另一方面，當(dāng)復(fù)位信號(hào)/RES變成為低時(shí)，由于MP101、MN101都變成為OFF，MP102變成為ON，故輸出固定為低。這時(shí)，由于電平變換部分LSC和遷移檢測(cè)電路TD借助于開關(guān)MOS變成為OFF，故歸因于VDD一側(cè)被斷開，即便是輸入信號(hào)取中間值，也不用擔(dān)心電流會(huì)貫通電平變換部分和遷移檢測(cè)電路流動(dòng)。
在這里，說明在電平變換部分中具備PMOS的開關(guān)的優(yōu)點(diǎn)。具備PMOS開關(guān)的優(yōu)點(diǎn)，是構(gòu)成面積可以比NMOS的開關(guān)形成得小。這是因?yàn)殡娖阶儞Q部分，必須使NMOS大小比PMOS大小形成得大，在設(shè)置NMOS開關(guān)的情況下，就需要非常大的面積的緣故。此外，如果設(shè)置NMOS開關(guān)，則在電源斷開時(shí)電平變換部分的內(nèi)部節(jié)點(diǎn)，歸因于漏電流，人們預(yù)料會(huì)向VDDQ一側(cè)上浮。為此，部分使用薄膜MOS的本電平變換電路，存在著在電源斷開時(shí)超過薄膜MOS的耐壓的可能。這是因?yàn)槿舨捎肞MOS開關(guān)，則即便是內(nèi)部的節(jié)點(diǎn)在電源斷開時(shí)變成為懸浮，也不用考慮超過VDDQ地上升的可能，只要在通常動(dòng)作下耐壓得到保證，在電源斷開時(shí)耐壓也可以得到保證的緣故。
遷移檢測(cè)電路雖然設(shè)置有NMOS開關(guān)，但是這是為了用復(fù)位信號(hào)使輸出固定為低電平而設(shè)置的。如果要用復(fù)位信號(hào)固定到高電平，則要變成為PMOS開關(guān)，也可以用NMOS，下拉到已連接上MP102的節(jié)點(diǎn)上。
在本實(shí)施例中，歸因于用2種氧化膜厚度的MOS構(gòu)成電平變換部分，對(duì)用來緩和加往耐壓低的薄膜MOS的施加電壓的耐壓緩和用MOS使用低閾值MOS，具有即便是把輸入信號(hào)的電源電壓設(shè)定在1V以下這樣低的值也可以高速地進(jìn)行變化的效果。此外，波形整形部分TD可以檢測(cè)在電平變換電路的差動(dòng)輸出之內(nèi)那些遷移的快的信號(hào)，并把已進(jìn)行了邏輯變換的信息傳達(dá)給后級(jí)，故具有可以高速傳達(dá)信號(hào)的效果。
權(quán)利要求
1.一種具備接受第1信號(hào)，輸出比上述第1信號(hào)還大的振幅的第2信號(hào)的差動(dòng)型電平變換電路的半導(dǎo)體器件，上述差動(dòng)型電平變換電路，具有用來接受上述第1信號(hào)的第1MISFET對(duì)；用來對(duì)上述第1MISFET對(duì)進(jìn)行耐壓緩和的第2MISFET對(duì)；用來鎖存要輸出的上述第2信號(hào)，且具有交叉耦合的柵極的第3MISFET對(duì)，上述第2MISFET對(duì)的柵極絕緣膜的膜厚，比上述第1MISFET對(duì)的柵極絕緣膜的膜厚還厚，上述第3MISFET對(duì)的柵極絕緣膜的膜厚，比上述第1MISFET對(duì)的柵極絕緣膜的膜厚還厚，上述第2MISFET對(duì)的閾值電壓的絕對(duì)值，比上述第3MISFET對(duì)的閾值電壓的絕對(duì)值還小，上述第1MISFET對(duì)的閾值電壓的絕對(duì)值，比上述第3MISFET對(duì)的閾值電壓的絕對(duì)值還小。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第2MISFET對(duì)的絕緣膜和上述第3MISFET對(duì)的絕緣膜用同一第1工序形成，上述第1MISFET對(duì)的絕緣膜，用另外的第2工序形成。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第1信號(hào)是使第1電位變成為低電平，使第2電位變成為高電平的信號(hào)，上述差動(dòng)型電平變換電路，還具有接受上述第1信號(hào)，形成比上述第2電位還高的電位的第3信號(hào)，并供往上述第2MISFET對(duì)的一方的MISFET的柵極的第1升壓電路，接受具有使上述第1信號(hào)反轉(zhuǎn)后的相位的互補(bǔ)第1信號(hào)，形成比上述第2電位還高的電位的第4信號(hào)，并供往上述第2MISFET對(duì)的另一方的MISFET的柵極的第2升壓電路。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第2MISFET對(duì)，插入在上述第1MISFET對(duì)和上述第3MISFET對(duì)之間。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第1MISFET對(duì)的柵極絕緣膜是介電系數(shù)比二氧化硅還高的高介電系數(shù)絕緣膜。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述差動(dòng)型電平變換電路，從第1差動(dòng)輸出和第2差動(dòng)輸出輸出上述第2信號(hào)，上述半導(dǎo)體器件，還具有輸出上述第1和第2差動(dòng)輸出之內(nèi)遷移得快的一方的信號(hào)的電平遷移檢測(cè)電路。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，上述電平遷移檢測(cè)電路，包括RS觸發(fā)器電路和反相器和OR門電路和NAND門電路，上述第1差動(dòng)輸出被輸入至上述RS觸發(fā)器的第1輸入節(jié)點(diǎn)和上述反相器，上述第2差動(dòng)輸出被輸入至上述RS觸發(fā)器的第2輸入節(jié)點(diǎn)和上述OR門電路的第1輸入節(jié)點(diǎn)，上述RS觸發(fā)器的輸出被輸入至上述OR門電路的第2輸入節(jié)點(diǎn)，上述OR門電路的輸出和上述反相器的輸出被輸入往上述NAND門電路。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，上述電平遷移檢測(cè)電路，包括RS觸發(fā)器電路和NAND門電路和D觸發(fā)器，上述第1差動(dòng)輸出被輸入至上述RS觸發(fā)器的第1輸入節(jié)點(diǎn)，上述第2差動(dòng)輸出被輸入至上述RS觸發(fā)器的第2輸入節(jié)點(diǎn)，使上述第1差動(dòng)輸出反轉(zhuǎn)后的信號(hào)被輸入至上述NAND門電路的第1輸入節(jié)點(diǎn)，使上述第2差動(dòng)輸出反轉(zhuǎn)后的信號(hào)被輸入至上述NAND門電路的第2輸入節(jié)點(diǎn)，上述NAND門電路的輸出作為時(shí)鐘被輸入至上述D觸發(fā)器，上述RS觸發(fā)器的輸出作為數(shù)據(jù)被輸入至上述D觸發(fā)器。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第1信號(hào)是把第1電位定為低電平把第2電位定為高電平的信號(hào)，上述第2信號(hào)是把上述第1電位定為低電平把第3電位定為高電平的信號(hào)，上述差動(dòng)型電平變換電路，分別從第1差動(dòng)輸出和第2差動(dòng)輸出，輸出上述第2信號(hào)和具有使上述第2信號(hào)反轉(zhuǎn)后的相位的互補(bǔ)第2信號(hào)，上述半導(dǎo)體器件，還具有用來接受上述第1和第2差動(dòng)輸出，輸出在電位比上述第1電位還低的第4電位和上述第3電位之間具有振幅的第3信號(hào)的第2電平變換電路。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，上述第1MISFET對(duì)和上述第2MISFET對(duì)是N型MISFET，上述第3MISFET對(duì)是P型MISFET。
11.一種具備接受第1信號(hào)，輸出比上述第1信號(hào)還大的振幅的第2信號(hào)的差動(dòng)型電平變換電路的半導(dǎo)體器件，上述差動(dòng)型電平變換電路，具有用來接受上述第1信號(hào)的第1MISFET對(duì)；用來對(duì)上述差動(dòng)MISFET對(duì)進(jìn)行耐壓緩和的第2MISFEET對(duì)；用來鎖存要輸出的上述第2信號(hào)，且具有交叉耦合的柵極的第3MISFET對(duì)，上述第2MISFET對(duì)和上述第3MISFET對(duì)，耐壓比上述第1MISFET對(duì)大，上述第2MISFET對(duì)的閾值電壓的絕對(duì)值比上述第3MISFET對(duì)的閾值電壓的絕對(duì)值小，上述第1MISFET對(duì)的閾值電壓的絕對(duì)值比上述第3MISFET對(duì)的閾值電壓的絕對(duì)值小。
12.一種具備接受具有第1電位與第2電位之間的振幅的第1信號(hào)，輸出比具有上述第1電位和第3電位之間的振幅的上述第1振幅還大的第2信號(hào)的電平變換電路的半導(dǎo)體器件，上述電平變換電路具有源漏路徑串聯(lián)地連接在上述第1電位和上述第3電位之間的第1MISFET、第2MISFET、第3MISFET和第4MSIFET，以及源漏路徑串聯(lián)地連接在上述第1電位和上述第3電位之間的第5MISFET、第6MISFET、第7MISFET和第8MISFET，上述第1和第3MISFET的柵極供給上述第1信號(hào)，上述第5和第7MISFET的柵極供給具有使上述第1信號(hào)反轉(zhuǎn)后的相位的互補(bǔ)第1信號(hào)，上述第4MISFET的柵極耦合到上述第7MISFET的漏極上，上述第8MISFET的柵極耦合到上述第3MISFET的漏極上，上述第3MISFET的漏極，是輸出上述第2信號(hào)的第1差動(dòng)輸出，上述第7MISFET的漏極，是輸出具有使上述第2信號(hào)反轉(zhuǎn)后的相位的互補(bǔ)第2信號(hào)的第2差動(dòng)輸出，上述第1和第5MISFET中的每一個(gè)，都是第1導(dǎo)電類型且具有第1膜厚的柵極絕緣膜，上述第3、第4、第7和第8MISFET中每一個(gè)，都是第2導(dǎo)電類型且具有膜厚比上述第1膜厚還厚的柵極絕緣膜，上述第2和第6MISFET中的每一個(gè)，都具有膜厚比上述第1膜厚還厚的柵極絕緣膜，而且，閾值電壓的絕對(duì)值比上述第3、第4、第7和第8MISFET的閾值電壓的絕對(duì)值還小。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述第2和第6MISFET中的每一個(gè)，都是第1導(dǎo)電類型。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述第1和第5MISFET的柵極絕緣膜用第1制造工序形成，從上述第2到第4，和第6到第8MISFET的柵極絕緣膜，用與上述第1制造工序不同的第2制造工序形成。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述電平變換電路，包括向柵極供給上述第1信號(hào)，向源極供給上述第2電位，其漏極連接到上述第1MISFET的漏極上的第9MISFET；向柵極供給上述互補(bǔ)第1信號(hào)，向源極供給上述第2電位，其漏極連接到上述第5MISFET的漏極上的第10MISFET，上述第2MISFET的柵極供給上述第1信號(hào)，上述第6MISFET的柵極供給上述互補(bǔ)第1信號(hào)。
16.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述電平變換電路，還具有用來確定上述第3MISFET的漏極和上述第7MISFET的漏極電位的從鎖存器。
17.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述半導(dǎo)體器件，具有設(shè)置在上述電平變換電路的前級(jí)上的復(fù)位電路，上述復(fù)位電路把作為上述第1信號(hào)的基礎(chǔ)的信號(hào)和控制信號(hào)之間的‘與非’信號(hào)當(dāng)作上述第1信號(hào)以供給給上述電平變換電路，并具有第11MISFET，歸因于上述控制信號(hào)控制其柵極，用來在上述控制信號(hào)表示復(fù)位狀態(tài)的情況下，使上述電平變換電路的上述第1差動(dòng)輸出固定于規(guī)定的上述第3電位。
18.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述半導(dǎo)體器件，具有電平保持電路，該電路用來使上述第1MISFET和第5MISFET的漏極節(jié)點(diǎn)的電位保持在比上述第2電位還低的電位。
19.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述半導(dǎo)體器件具有電平保持電路，包括源漏路徑連接在上述第1MISFET的漏極和上述第2電位之間，其柵極連接到上述第2電位上的第11MISFET；源漏路徑連接在上述第5MISFET的漏極和上述第2電位之間，其柵極連接到上述第2電位上的第12MISFET。
20.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，上述第1導(dǎo)電類型是N型，上述第2導(dǎo)電類型是P型。
21.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，上述半導(dǎo)體器件，在上述電平變換電路內(nèi)，具有復(fù)位電路，該復(fù)位電路包括用來斷開電源的第1開關(guān)；用來使上述電平遷移檢測(cè)電路的輸出固定到規(guī)定電位上的第2開關(guān)，在控制信號(hào)表示復(fù)位狀態(tài)的情況下，控制上述第1和第2開關(guān)，在斷開上述電平變換電路和上述遷移檢測(cè)電路的電源的同時(shí)，使上述電平遷移檢測(cè)電路的輸出固定到規(guī)定電位上。
全文摘要
具備接受第1信號(hào)，輸出更大振幅的第2信號(hào)的差動(dòng)型電平變換電路的半導(dǎo)體器件，上述差動(dòng)型電平變換電路具有接受第1信號(hào)的第1MISFET對(duì)；對(duì)第1MISFET對(duì)進(jìn)行耐壓緩和的第2MISFEET對(duì)；鎖存要輸出的第2信號(hào)且具有交叉耦合柵極的第3MISFET對(duì)，第2MISFET對(duì)柵極絕緣膜比第1MISFEET對(duì)柵極絕緣膜厚，第3MISFET對(duì)柵極絕緣膜比第1MISFET對(duì)柵極絕緣膜厚，第2MISFET對(duì)閾值電壓的絕對(duì)值比第3MISFEET對(duì)閾值電壓的絕對(duì)值小，第1MISFET對(duì)閾值電壓的絕對(duì)值比第3MISFET對(duì)閾值電壓的絕對(duì)值小。即便電平變換振幅差大到4倍以上也可以進(jìn)行高速電平變換。
文檔編號(hào)H03K3/356GK1407724SQ02129868
公開日2003年4月2日 申請(qǐng)日期2002年8月20日 優(yōu)先權(quán)日2001年8月31日
發(fā)明者菅野雄介, 水野弘之, 柳澤一正 申請(qǐng)人:株式會(huì)社日立制作所