專利名稱：Pll電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體集成電路中使相位誤差(殘留誤差)更低的PLL電路。
背景技術(shù)：
隨著LSI技術(shù)的微細(xì)化的高速發(fā)展，系統(tǒng)的時鐘和LSI內(nèi)部的相位誤差的余裕越來越少，補(bǔ)償該相位誤差的PLL電路的使用頻度越來越高。


圖14是表示現(xiàn)有的PLL電路結(jié)構(gòu)的框圖。如該圖所示，PLL電路20由PFD(Phase Frequency Detector；相位比較器)21、CP(Charge Pump；充電泵)22、LF(Loop Filter；回路濾波器23、以及VCO(Voltage Controlled Osillator；電壓控制振蕩電路)24構(gòu)成，接收作為基準(zhǔn)時鐘的輸入時鐘ICLK和反饋時鐘RCLK，與輸入時鐘ICLK和反饋時鐘RCLK同步地進(jìn)行相位同步處理(PLL處理)，輸出PLL輸出信號OUTP。
PFD21檢測輸入時鐘ICLK和反饋時鐘RCLK的相位差(時間)，將相位比較信號輸出給CP22。CP22將相位比較信號變換成電流值，輸出給LF23。LF23將從CP22獲得的電流量變換成電壓值。VC024進(jìn)行基于在LF23中獲得的電壓值的頻率振蕩，輸出PLL輸出信號OUTP。該P(yáng)LL輸出OUTP通過外部電路，作為反饋時鐘RCLK反饋給PFD21。
圖15是表示PLL電路進(jìn)行的同步后的輸入時鐘ICLK和反饋時鐘RCLK的關(guān)系的時序圖。如該圖所示，輸入時鐘ICLK和反饋時鐘RCLK的殘留誤差OS為“0”，完全同步。
PLL電路20中生成輸入時鐘ICLK及反饋時鐘RCLK的各自的電路結(jié)構(gòu)的非對稱性、或半導(dǎo)體電路的制造工序中的離散或PFD21或CP22成為引起相位誤差的原因。前者改善非對稱性，在消除相位誤差方面就能改善，而后者近似于物理現(xiàn)象，難以改善。
因此，在迄今構(gòu)成的PLL電路中，難以使其相位誤差完全為零，會產(chǎn)生一定的微小的相位誤差。該相位誤差的時間的絕對值雖然不會從以前開始發(fā)生變化，但年年高速化的時鐘的周期性的比例確實增大，與此相伴隨的允許的相位誤差的范圍變小，近年來越發(fā)成為不能忽視的狀況。
圖16是表示PLL電路進(jìn)行的同步后的輸入時鐘ICLK和反饋時鐘RCLK的關(guān)系的時序圖。如該圖所示，在輸入時鐘ICLK和反饋時鐘RCLK之間發(fā)生不為“0”的殘留誤差OS。
現(xiàn)有的PLL電路雖然將圖15所示的完全同步作為理想，但由于上述的原因，實際上如圖16所示，存在發(fā)生不為“0”的不能忽視的殘留誤差OS的問題。

發(fā)明內(nèi)容
本發(fā)明就是為了解決上述的問題而完成的，目的在于獲得一種將相位誤差改善到能被忽視的程度的PLL電路。
本發(fā)明的第一方面所述的PLL電路備有使基準(zhǔn)時鐘延遲第一延遲時間，獲得延遲基準(zhǔn)時鐘的第一延遲裝置；使反饋時鐘延遲第二延遲時間，獲得延遲反饋時鐘的第二延遲裝置；以及接收上述延遲基準(zhǔn)時鐘和上述延遲反饋時鐘，使兩者的相位同步地輸出PLL輸出信號的PLL部，與上述PLL輸出相關(guān)聯(lián)的信號作為上述反饋時鐘反饋，為了根據(jù)上述基準(zhǔn)時鐘及上述反饋時鐘，減少上述基準(zhǔn)時鐘、上述反饋時鐘之間的相位差，還備有使上述第一及第二延遲時間中至少一者發(fā)生變化的進(jìn)行延遲裝置控制處理的相位差減少延遲控制裝置。
另外，發(fā)明的第二方面是第一方面所述的PLL電路，上述相位差減少延遲控制裝置包括對上述基準(zhǔn)時鐘和上述反饋時鐘的相位進(jìn)行比較，輸出相位比較信號的相位比較裝置；以及延遲控制裝置，該延遲控制裝置根據(jù)上述相位比較信號，判斷上述反饋時鐘相對于上述輸入時鐘的相位的超前情況，在斷定了上述反饋時鐘的相位超前的相位超前判斷時，沿著上述第二延遲時間相對于上述第一延遲時間的相對延遲時間增大的方向改變指示內(nèi)容，在斷定了上述反饋時鐘的相位延遲的相位延遲判斷時，將沿著上述相對延遲時間減少的方向改變指示內(nèi)容的第一及第二延遲控制信號輸出給上述第一及第二延遲裝置，進(jìn)行上述延遲裝置控制處理。
另外，發(fā)明的第三方面是第二方面所述的PLL電路，上述第二延遲裝置包括從輸入端輸入上述反饋時鐘，并傳輸該反饋時鐘，從輸出端作為上述延遲反饋時鐘輸出的延遲線；以及根據(jù)上述第二延遲控制信號，改變附加在上述延遲線上的電容值的電容值變更裝置。
另外，發(fā)明的第四方面是第三方面所述的PLL電路，上述第一延遲控制信號包含按照規(guī)定時間使上述第一延遲時間固定的信號，上述第二延遲控制信號包含第一至第n(n≥2)延遲數(shù)字信號，上述延遲線包含按照第一至第n的順序串聯(lián)連接的第一至第n反相器，上述電容值變更裝置備有利用上述第一至第n延遲數(shù)字信號控制導(dǎo)通/截止的第一至第n開關(guān)元件、以及通過上述第一至第n開關(guān)元件分別連接在上述第一至第n反相器的輸出部上的第一至第n電容器，上述延遲控制裝置在斷定了上述相位超前時，使上述第一至第n延遲數(shù)字信號沿著上述第一至第n電容器中導(dǎo)電性地連接在上述第一至第n反相器上的電容器的總電容值增加的方向變化，在斷定了上述相位延遲時，使上述第一至第n延遲數(shù)字信號沿著上述總電容值減少的方向變化。
另外，發(fā)明的第五方面是第四方面所述的PLL電路，上述第一至第n電容器設(shè)定相同的電容值，上述延遲控制裝置在斷定了上述相位超前時，沿著指示導(dǎo)通狀態(tài)信號數(shù)增加的方向設(shè)定上述第一至第n延遲數(shù)字信號，在斷定了上述相位延遲時，沿著指示導(dǎo)通狀態(tài)信號數(shù)減少的方向設(shè)定上述第一至第n延遲數(shù)字信號。
另外，發(fā)明的第六方面是第四方面所述的PLL電路，設(shè)定上述第一、第二、第三、...第n電容器，使電容值的比為20、21、22、...2(n -1)，上述延遲控制裝置在將上述第一至第n延遲數(shù)字信號作為按照第一至第n的順序進(jìn)位的雙值信號值時，當(dāng)斷定了上述相位超前時，沿著上述雙值信號值增大的方向，控制上述第一至第n延遲數(shù)字信號，當(dāng)斷定了上述相位延遲時，沿著上述雙值信號值減少的方向，控制上述第一至第n延遲數(shù)字信號。
另外，發(fā)明的第七方面是第二方面所述的PLL電路，上述第二延遲裝置包括由輸入端輸入上述反饋時鐘，使該反饋時鐘傳輸并從輸出端作為上述延遲反饋時鐘輸出的延遲線，上述延遲線有根據(jù)上述第二延遲控制信號，改變信號傳輸路徑的延遲路徑變更功能。
另外，發(fā)明的第八方面是第七方面所述的PLL電路，上述第一延遲控制信號包含按照規(guī)定時間使上述第一延遲時間固定的信號，上述第二延遲控制信號包含第一至第n(n≥2)延遲數(shù)字信號，上述延遲線包含按照第一至第n的順序串聯(lián)連接的第一至第n選擇器，上述第一選擇器在一個輸入部中接收上述反饋時鐘，在另一個輸入部中通過第一部分延遲部接收上述反饋時鐘，上述第一至第(n-1)選擇器的輸出部分別連接在上述第二至第n選擇器的一個輸入部上，上述第一至第(n-1)選擇器的輸出部通過上述第二至第n部分延遲部分別連接在另一輸入部上，從上述第n選擇器輸出后，生成上述延遲反饋時鐘，從上述第一至第n選擇器在控制輸入部中分別接收上述第一至第n延遲數(shù)字信號，根據(jù)上述第一至第n延遲數(shù)字信號，選擇一個輸入部及另一個輸入部兩者中的某一者的輸入，上述延遲控制裝置在斷定了上述相位超前時，使上述第一至第n延遲數(shù)字信號沿著上述第一至第n部分延遲部中作為上述第一至第n選擇器的另一輸入部選擇的部分延遲部的總延遲時間增加的方向變化，在斷定了上述相位延遲時，使上述第一至第n延遲數(shù)字信號沿著上述總延遲時間減少的方向變化。
另外，發(fā)明的第九方面是第八方面所述的PLL電路，上述第一至第n部分延遲部設(shè)定相同的延遲時間，上述延遲控制裝置在斷定了上述相位超前時，沿著指示另一個輸入部的選擇的信號數(shù)增加的方向控制上述第一至第n延遲數(shù)字信號，在斷定了上述相位延遲時，沿著指示另一個輸入部的選擇的信號數(shù)減少的方向控制上述第一至第n延遲數(shù)字信號。
另外，發(fā)明的第十方面是第九方面所述的PLL電路，設(shè)定上述第一、第二、第三、…第n部分延遲部，使延遲時間的比為20、21、22、…2(n-1)，上述延遲控制裝置在將上述第一至第n延遲數(shù)字信號作為按照第一至第n的順序進(jìn)位的雙值信號值時，當(dāng)斷定了上述相位超前時，沿著上述雙值信號值增大的方向，控制上述第一至第n延遲數(shù)字信號，當(dāng)斷定了上述相位延遲時，沿著上述雙值信號值減少的方向，控制上述第一至第n延遲數(shù)字信號。
另外，發(fā)明的第十一方面是第二至第十方面中任意一方面所述的PLL電路，上述相位比較裝置包括D型雙穩(wěn)態(tài)多諧振蕩器，該雙穩(wěn)態(tài)多諧振蕩器在數(shù)據(jù)輸入端及觸發(fā)輸入端兩者中的一者中接收上述輸入時鐘，在數(shù)據(jù)輸入端及觸發(fā)輸入端兩者中的另一者中接收上述反饋時鐘，從輸出部輸出上述相位比較信號。
另外，發(fā)明的第十二方面是第十一方面所述的PLL電路，輸入時鐘延遲用及反饋時鐘延遲用分別規(guī)定第一種及第二種，上述相位比較信號包括第一種及第二種相位比較信號，上述相位比較裝置還備有第一種延遲部、以及第二種延遲部，上述D型雙穩(wěn)態(tài)多諧振蕩器包括通過上述第一種延遲部在一個輸入端接收上述輸入時鐘，在另一個輸入端直接接收上述反饋時鐘，從輸出部輸出上述第一種相位比較信號的第一種D型雙穩(wěn)態(tài)多諧振蕩器；以及在一個輸入端直接接收上述輸入時鐘，在另一個輸入端通過上述第二種延遲部接收上述反饋時鐘，從輸出部輸出上述第二種相位比較信號的第二種D型雙穩(wěn)態(tài)多諧振蕩器。
另外，發(fā)明的第十三方面是第十二方面所述的PLL電路，上述第一種延遲部包括按照上述第一至第m(m≥2)的順序，延遲時間設(shè)定得長的第一至第m第一種延遲部，上述第二種延遲部包括按照上述第一至第m的順序，延遲時間設(shè)定得長的第一至第m第二種延遲部，上述相位比較信號包括標(biāo)準(zhǔn)相位比較信號，上述第一種相位比較信號包括第一至第m第一種相位比較信號，上述第二種相位比較信號包括第一至第m第二種相位比較信號，上述第一種D型雙穩(wěn)態(tài)多諧振蕩器包括通過上述第一至第m第一種延遲部在一個輸入端接收上述輸入時鐘，在另一個輸入端直接接收上述反饋時鐘，從輸出部輸出上述第一至第m第一種相位比較信號的第一至第m第一種D型雙穩(wěn)態(tài)多諧振蕩器，上述第二種D型雙穩(wěn)態(tài)多諧振蕩器包括在一個輸入端直接接收上述輸入時鐘，在另一個輸入端通過上述第一至第m第二種延遲部接收上述反饋時鐘，從輸出部輸出上述第一至第m第二種相位比較信號的第一至第m第二種D型雙穩(wěn)態(tài)多諧振蕩器，上述D型雙穩(wěn)態(tài)多諧振蕩器還包括用一個輸入端直接接收上述輸入時鐘，用另一個輸入端直接接收上述反饋時鐘，從輸出部輸出上述標(biāo)準(zhǔn)相位比較信號的標(biāo)準(zhǔn)D型雙穩(wěn)態(tài)多諧振蕩器，上述延遲控制裝置根據(jù)上述第一至第m第一種相位比較信號、上述標(biāo)準(zhǔn)相位比較信號及上述第一至第m第二種相位比較信號，判斷上述輸入時鐘、反饋時鐘之間的相位差，按照考慮了上述相位差的時間幅度，輸出上述相對延遲時間變化的指示內(nèi)容的上述第一及第二延遲信號。
另外，發(fā)明的第十四方面是第一方面至第十三方面中的任意一方面所述的PLL電路，上述相位差減少延遲控制裝置在上述PLL部一旦對上述延遲基準(zhǔn)時鐘和上述延遲反饋時鐘的同步處理結(jié)束，經(jīng)過了設(shè)想的時間以上的規(guī)定時間后，使上述延遲裝置開始進(jìn)行控制處理。
另外，發(fā)明的第十五方面是第一方面至第十三方面中的任意一方面所述的PLL電路，還備有接收上述延遲基準(zhǔn)時鐘及上述延遲反饋時鐘，檢測兩信號是否同步，輸出同步檢測信號的同步檢測電路，上述相位差減少延遲控制裝置在上述同步檢測信號指示了上述延遲基準(zhǔn)時鐘和上述延遲反饋時鐘的同步后，使上述延遲裝置開始進(jìn)行控制處理。
附圖的簡單說明圖1是表示本發(fā)明的實施形態(tài)1的PLL電路的結(jié)構(gòu)框圖。
圖2是表示圖1中的VDL的控制信號和延遲時間的關(guān)系曲線圖。
圖3是表示圖1中的VDL的內(nèi)部結(jié)構(gòu)例的電路圖。
圖4是表示圖1中的PD的內(nèi)部結(jié)構(gòu)例的說明圖。
圖5是表示圖1中的控制邏輯電路的工作的流程圖。
圖6是表示本發(fā)明的實施形態(tài)2的PLL電路中的VDL的結(jié)構(gòu)的電路圖。
圖7是表示本發(fā)明的實施形態(tài)3的PLL電路中的VDL的結(jié)構(gòu)的電路圖。
圖8是表示本發(fā)明的實施形態(tài)4的PLL電路中的VDL的結(jié)構(gòu)的電路圖。
圖9是表示本發(fā)明的實施形態(tài)5的PLL電路中的PD的結(jié)構(gòu)的電路圖。
圖10是表示本發(fā)明的實施形態(tài)6的PLL電路中的PD的結(jié)構(gòu)的電路圖。
圖11是表示實施形態(tài)6的控制邏輯電路的工作的流程圖。
圖12是表示本發(fā)明的實施形態(tài)7的PLL電路的內(nèi)部結(jié)構(gòu)的框圖。
圖13是表示圖12中的同步檢測電路的內(nèi)部結(jié)構(gòu)例的框圖。
圖14是表示現(xiàn)有的PLL電路的結(jié)構(gòu)框圖。
圖15是表示由PLL電路進(jìn)行的同步后的輸入時鐘和反饋時鐘的關(guān)系的時序圖。
圖16是表示由PLL電路進(jìn)行的同步后的輸入時鐘和反饋時鐘的關(guān)系的時序圖。
發(fā)明的具體實施形態(tài)<實施形態(tài)1>
圖1是表示本發(fā)明的實施形態(tài)1的PLL電路的結(jié)構(gòu)框圖。如該圖所示，實施形態(tài)1的PLL電路除了相當(dāng)于現(xiàn)有結(jié)構(gòu)的PLL電路(圖14中的PLL電路20等)的PLL部10以外，還有VDL(Variable DelayLine；可變延遲線(電路))1I、VDL1R、控制邏輯電路2及PD3。
VDL1I接收輸入時鐘ICLK，根據(jù)控制信號SI，使輸入時鐘ICLK延遲一延遲時間，將延遲輸入時鐘DICLK供給PLL部10。VDL1R接收反饋時鐘RCLK，根據(jù)延遲控制信號SR，使反饋時鐘RCLK延遲一延遲時間，將延遲反饋時鐘DRCLK輸出給PLL部10。
PLL部10接收延遲輸入時鐘DICLK及延遲反饋時鐘DRCLK，進(jìn)行PLL工作，以便這些信號同步，輸出PLL輸出信號OUTP。另外，圖1中雖然未示出，但該P(yáng)LL輸出OUTP通過外部電路最后作為反饋時鐘RCLK進(jìn)行反饋。
另一方面，PD3接收輸入時鐘ICLK及反饋時鐘RCLK，檢測它們的相位差，將相位比較信號SPD輸出給控制邏輯電路2?？刂七壿嬰娐?根據(jù)相位比較信號SPD，判斷延遲反饋時鐘DRCLK相對于延遲輸入時鐘DICLK的相位超前情況，根據(jù)判斷結(jié)果，生成控制信號SI及延遲控制信號SR。
圖2是表示VDL1R中的延遲控制信號SR和延遲時間DT的關(guān)系的曲線圖。如該圖所示，在可變延遲范圍ΔVD內(nèi)，延遲時間DT與延遲控制信號SR的值(有位數(shù)為“1”的情況)成正比地變化。另外，對應(yīng)于延遲范圍中心點(diǎn)CP的延遲時間DT為中間延遲時間dct。另一方面，VDL1I根據(jù)控制信號SI而被固定在中間延遲時間dct附近。
圖3是表示VDL1R的內(nèi)部結(jié)構(gòu)例的電路圖。如該圖所示，VDL1R1串聯(lián)連接由n級反相器G1～Gn和波形整形用反相器Gx構(gòu)成的(n+1)級反相器。而且，反相器G1用輸入部接收反饋時鐘RCLK，波形整形用反相器Gx的輸出成為延遲反饋時鐘DRCLK。
反相器G1～Gn的輸出部分別連接在晶體管開關(guān)Q1～Qn的漏極上，晶體管開關(guān)Q1～Qn的源極分別通過電容器C1～Cn接地。
晶體管開關(guān)Q1～Qn的柵極分別接收延遲控制用的延遲數(shù)字信號SR1～SRn。另外，電容器C1～Cn的電容值全部為C0。另外，延遲數(shù)字信號SR1～SRn成為延遲控制信號SR。
在這樣的結(jié)構(gòu)中，其柵極接收變成“1”(高電平)的延遲數(shù)字信號SRi(i＝1～n)的晶體管開關(guān)Qi導(dǎo)通，所以電容器Ci被導(dǎo)電性地連接在反相器Gi的輸出部上的部分隨著反相器G1～Gn的電容器的電容值的增加而增加，使電容器充放電的時間隨著延遲時間DT的增大而增大。即，如圖2所示，VDL1R1具有作為與控制信號SR即延遲數(shù)字信號SRI～SRn中變成“1”的信號數(shù)成正比地改變延遲時間的電容值變更裝置的功能。另外，由于對導(dǎo)電性地連接在反相器Gi的輸出部上的電容器Ci進(jìn)行充放電工作，雖然信號波形有些鈍化，但通過下一級的反相器G(i+1)或Gx的反相放大工作進(jìn)行的波形整形，能得以改善。
圖4是表示PD3的內(nèi)部結(jié)構(gòu)例的說明圖。如該圖所示，PD3由一個D-FF(D型雙穩(wěn)態(tài)多諧振蕩器)11構(gòu)成。D-FF11接收輸入時鐘ICLK作為輸入數(shù)據(jù)，接收反饋時鐘RCLK作為觸發(fā)輸入，如果有Q輸出，則輸出相位比較信號SPD。
D-FF11將觸發(fā)輸入的上升邊觸發(fā)脈沖，在輸入時鐘ICLK比反饋時鐘RCLK相位超前的情況下，相位比較信號SPD呈高電平，在反饋時鐘RCLK比輸入時鐘ICLK相位超前的情況下，相位比較信號SPD呈低電平。以下，假定本實施形態(tài)中所說的D-FF都將觸發(fā)輸入的上升邊作為觸發(fā)脈沖。
圖5是表示控制邏輯電路2的工作的流程圖。以下，參照該圖說明控制邏輯電路2進(jìn)行的延遲控制信號SR的計數(shù)工作(延遲數(shù)字信號SR1～SRn中變成“1”的信號數(shù)的增減工作)。
首先，在步驟S1中，從PD3輸入相位比較信號SPD，在步驟S2中，識別相位比較信號SPD的“高”、“低”。以后，返回步驟S1、S2。
在步驟S3中，在直接識別的2n次的相位比較信號SPD的識別結(jié)果中呈高電平的次數(shù)為零(全部呈低電平)的情況下，與上述返回工作并行地進(jìn)行反饋時鐘RCLK比輸入時鐘ICLK相位超前的相位超前判斷，轉(zhuǎn)移到步驟S4。
另一方面，在步驟S3中，在呈低電平的次數(shù)為零(全部呈高電平)的情況下，進(jìn)行反饋時鐘RCLK比輸入時鐘ICLK相位滯后的相位滯后判斷，轉(zhuǎn)移到步驟S5。
另外，在步驟S3中，在相位比較信號SPD呈低電平及高電平的次數(shù)都不為零(“高”、“低”分別至少識別出一次)的情況下，斷定為沒有反饋時鐘RCLK和輸入時鐘ICLK的相位差，轉(zhuǎn)移到步驟S6。
在步驟S3的相位超前判斷時執(zhí)行的步驟S4中，由于對延遲控制信號SR的計數(shù)完畢(使延遲數(shù)字信號SR1～SRn中變成“1”的信號數(shù)增加)，所以使反饋時鐘RCLK延遲比現(xiàn)狀長的延遲時間DT，進(jìn)行控制VDL1R(1R1)的VDL控制處理，以便生成延遲反饋時鐘DRCLK。
其結(jié)果，由于VDL1R進(jìn)行的延遲時間(第二延遲時間)對VDL1I進(jìn)行的延遲時間(第一延遲時間)的相對延遲時間增大，所以反饋時鐘RCLK的相位超前被抑制的程度，改善了輸入時鐘ICLK、反饋時鐘RCLK之間的相位誤差。
在步驟S3的相位滯后判斷時執(zhí)行的步驟S5中，由于對延遲控制信號SR的計數(shù)完畢(使延遲數(shù)字信號SR1～SRn中變成“1”的信號數(shù)減少)，所以使反饋時鐘RCLK延遲比現(xiàn)狀短的延遲時間DT，進(jìn)行控制VDL1R的VDL控制處理，以便生成延遲反饋時鐘DRCLK。
其結(jié)果，由于VDL1R進(jìn)行的延遲時間對VDL1I進(jìn)行的延遲時間的相對延遲時間減少，所以反饋時鐘RCLK的相位滯后被抑制的程度，改善了輸入時鐘ICLK、反饋時鐘RCLK之間的相位誤差。
在步驟S3的沒有相位差判斷時執(zhí)行的步驟S6中，由于不使延遲控制信號SR變化，所以使反饋時鐘RCLK延遲現(xiàn)狀的延遲時間DT，進(jìn)行控制VDL1R的VDL控制處理，以便生成延遲反饋時鐘DRCLK。
這樣，控制邏輯電路2根據(jù)來自PD3的相位比較信號SPD，控制VDL1R的延遲時間DT，以便輸入時鐘ICLK和反饋時鐘RCLK的相位誤差為零。其結(jié)果，能校正在現(xiàn)有結(jié)構(gòu)的PLL電路的PLL部10中產(chǎn)生的輸入時鐘ICLK和反饋時鐘RCLK的相位誤差，能獲得沒有相位誤差的PLL電路。
另外，實施形態(tài)1的VDL1R1通過根據(jù)延遲數(shù)字信號SR1～SRn，作成作為延遲線的反相器G1～Gn及Gx附帶的電容值，能使與電容的充放電時間相關(guān)的延遲時間DT精確地變化。
另外，由于PLL部10利用反饋回路進(jìn)行PLL工作的關(guān)系，所以達(dá)到同步需要規(guī)定的時間?？墒?，由于控制邏輯電路2在2n次識別了相位比較信號SPD后，改變延遲控制信號SR，所以通過使n足夠大，直到延遲控制信號SR變化為止，PLL部10可靠地同步，所以在由PLL部10進(jìn)行的同步固定之前，不會發(fā)生伴隨控制信號SR變化的誤工作。
<實施形態(tài)2>
圖6是表示本發(fā)明的實施形態(tài)2的PLL電路中的VDL1R的結(jié)構(gòu)的電路圖。
如該圖所示，VDL1R2串聯(lián)地設(shè)置n級選擇器STI～STn。選擇器ST1～STn各自的“0”輸入部只用信號線串聯(lián)連接，“1”輸入部通過兩級串聯(lián)連接的反相器IV，進(jìn)行串聯(lián)連接。
即，選擇器ST1將反饋時鐘RCLK直接輸入“0”輸入部，將反饋時鐘RCLK通過兩級反相器IV輸入“1”輸入部。選擇器ST1的輸出端連接在選擇器ST2的“0”輸入部上，選擇器ST1的輸出端通過兩級反相器IV連接在選擇器ST2的“1”輸入部上。關(guān)于選擇器ST2～STn也同樣連接，從選擇器ST輸出延遲反饋時鐘DRCLK。而且，選擇器ST1～STn用控制輸入端接收延遲數(shù)字信號SR1～SRn。
這樣構(gòu)成的實施形態(tài)2的VDL1R2由選擇器ST1～STn和反相器IV形成延遲線，信號傳輸路徑根據(jù)延遲數(shù)字信號SR1～SRn而變化(被選擇的兩個反相器IV的組合變化)，具有延遲路徑變更功能。另外，反相器IV全部具有相同的信號傳播延遲時間。
因此，由于用控制輸入端接收變成“1”的延遲數(shù)字信號SRi(i＝1～n)的選擇器STi選擇“1”輸入部，所以延遲時間增大相當(dāng)于通過兩級反相器IV傳輸信號的這部分時間。即，如圖2所示，VDL1R2使延遲時間DT與延遲數(shù)字信號SR1～SRn中變成“1”的信號數(shù)成正比地變化。另外，除了VDL1R以外的結(jié)構(gòu)與實施形態(tài)1相同。
實施形態(tài)2的VDL1R2由選擇器ST1～STn及n×2級反相器IV構(gòu)成，它們都能用晶體管形成，所以不象圖3所示的實施形態(tài)1的VDL1R1那樣需要電容器，具有能使電路規(guī)?？s小到能只用晶體管形成的程度的效果。但是，實施形態(tài)1的延遲時間DT的精度好。
<實施形態(tài)3>
圖7是表示本發(fā)明的實施形態(tài)3的PLL電路中的VDL1R的結(jié)構(gòu)的電路圖。
如該圖所示，VDL1R3串聯(lián)連接由n級連接反相器G1～Gn及波形整形用反相器Gx構(gòu)成的(n+1)級反相器。而且，反相器G1用輸入部接收反饋時鐘RCLK，波形整形用反相器Gx的輸出信號成為延遲反饋時鐘DRCLK。
反相器G1～Gn的輸出部分別連接在晶體管開關(guān)Q1～Qn的漏極上，晶體管開關(guān)Q1～Qn的源極分別通過電容器CP1～CPn接地。
晶體管開關(guān)Q1～Qn的柵極分別接收作為延遲控制信號SR的延遲數(shù)字信號SR1～SRn。另外，電容器CP1、CP2、…、CPn分別具有電容值C0、電容值(2×C0)、…、電容值(2(n-1)×C0)。即，設(shè)定CPi(i＝1～n)的電容值為(2(i-1)×C0)，電容器CP1、CP2、CP3、…、CPn的電容比為20、21、22、…2(n-1)。
在這樣的結(jié)構(gòu)中，由于用柵極接收變成“1”的延遲數(shù)字信號SRi的晶體管開關(guān)Q1導(dǎo)通，所以延遲時間DT增大相當(dāng)于電容器CPi導(dǎo)電性地連接在反相器Gi的輸出部上的這部分時間。即，如圖2所示，VDL1R3使延遲時間DT與由延遲數(shù)字信號SR1～SRn構(gòu)成的n位的雙值信號值(按照延遲數(shù)字信號SR1～SRn的順序進(jìn)位，SRn成為最高位的(n-1)位，SR1成為最低位的0位)成正比地變化。
另外，其他結(jié)構(gòu)的不同點(diǎn)在于控制邏輯電路2的計數(shù)完畢后，由延遲數(shù)字信號SR1～SRn構(gòu)成的n位的信號值增加1，計數(shù)遞減時上述n位的信號值減1，除此以外與實施形態(tài)1相同。
這樣，實施形態(tài)3的PLL電路由于有能利用n位的延遲數(shù)字信號SR1～SRn，設(shè)定對應(yīng)于2n可變計數(shù)的延遲時間DT的VDL1R3，所以不增大電路規(guī)模，就能高精度地校正PLL部10的相位誤差。
<實施形態(tài)4>
圖8是表示本發(fā)明的實施形態(tài)4的PLL電路中的VDL1R的結(jié)構(gòu)的電路圖。
如該圖所示，VDL1R4串聯(lián)地設(shè)置n級選擇器ST1～STn。選擇器ST1～STn各自的“0”輸入部只用信號線串聯(lián)連接，“1”輸入部通過兩級串聯(lián)連接的反相器IV，進(jìn)行串聯(lián)連接。
即，選擇器ST1將反饋時鐘RCLK直接輸入“0”輸入部，將反饋時鐘RCLK通過兩級反相器IV輸入“1”輸入部。選擇器ST1的輸出端連接在選擇器ST2的“0”輸入部上，選擇器ST1的輸出端通過四級反相器IV連接在選擇器ST2的“1”輸入部上。以后，選擇器ST(k-1)的輸出端連接在選擇器STk(k＝3～n)的“0”輸入部上，選擇器ST(k-1)的輸出端通過2k級反相器IV連接在選擇器STk(k＝3～n)的“1”輸入部上。而且，選擇器ST1～STn用控制輸入端接收延遲數(shù)字信號SR1～SRn。
為了同樣設(shè)定反相器IV1～I(xiàn)Vn的一個單元的信號傳輸延遲時間，連接在選擇器ST1、ST2、ST3、...STn的“1”輸入部上的反相器IV1～I(xiàn)Vn的延遲時間的比設(shè)定為20、21、22、…2(n-1)。
這樣構(gòu)成的實施形態(tài)4的VDL1R4由選擇器ST1～STn和反相器IV形成延遲線，信號傳輸路徑根據(jù)延遲數(shù)字信號SR1～SRn而變化，具有延遲路徑變更功能。
因此，由于用控制輸入端接收變成“1”的延遲數(shù)字信號SRi(i＝1～n)的選擇器STi選擇“1”輸入部，所以延遲時間增大相當(dāng)于通過2n級反相器IVi傳輸信號的這部分時間。即，如圖2所示，VDL1R4使延遲時間DT與由延遲數(shù)字信號SR1～SRn構(gòu)成的n位信號值(SRn為最高位的(n-1)位，SR1為最低位的0位)成正比地變化。
另外，其他結(jié)構(gòu)的不同點(diǎn)在于控制邏輯電路2的計數(shù)完畢后，由延遲數(shù)字信號SR1～SRn構(gòu)成的n位的信號值增加1，計數(shù)遞減時上述n位的信號值減1，除此以外與實施形態(tài)1相同。
這樣，實施形態(tài)4的PLL電路由于有能利用n位的延遲數(shù)字信號SR1～SRn，設(shè)定對應(yīng)于2n可變計數(shù)的延遲時間DT的VDL1R4，所以不增大電路規(guī)模，就能高精度地校正PLL部10的輸入時鐘ICLK、反饋時鐘RCLK之間的相位誤差。
此外，與實施形態(tài)2相同，具有能使電路規(guī)?？s小到能只用晶體管形成的程度的效果。
<實施形態(tài)5>
圖9是表示本發(fā)明的實施形態(tài)5的PLL電路中的PD3的結(jié)構(gòu)的電路圖。
如該圖所示，實施形態(tài)5的PD3A由兩個D-FF12、13及兩個延遲電路14、15構(gòu)成。D-FF12通過延遲電路14接收輸入時鐘ICLK作為輸入數(shù)據(jù)，用觸發(fā)脈沖輸入端T直接接收反饋時鐘RCLK，從Q輸出端輸出相位比較信號SPD1。
另一方面，D-FF13用數(shù)據(jù)輸入端D直接接收輸入時鐘ICLK，用觸發(fā)脈沖輸入端T通過延遲電路15接收反饋時鐘RCLK，從Q輸出端輸出相位比較信號SPD2。
設(shè)定延遲電路14、15產(chǎn)生的延遲時間滿足預(yù)定的相位誤差的允許范圍。
其他結(jié)構(gòu)與實施形態(tài)1相同。但是，控制邏輯電路2接收相位比較信號SPD1及SPD2，代替相位比較信號SPD，相位比較信號SPD1及SPD2同時呈高電平時，斷定圖5所示的步驟S2中的相位比較信號SPD呈高電平，相位比較信號SPD1及SPD2同時呈低電平時，斷定圖5所示的步驟S2中的相位比較信號SPD呈低電平。
即，在相位比較信號SPD1及相位比較信號SPD2采用不同的值的情況下，看作相位誤差位于允許范圍內(nèi)，斷定輸入時鐘ICLK、反饋時鐘RCLK之間不產(chǎn)生相位差。
因此，如圖4中的PD3所示，當(dāng)輸入時鐘ICLK、反饋時鐘RCLK之間的相位差在預(yù)定的范圍時，能可靠地避免產(chǎn)生高電平或低電平的錯誤信號輸出(亞穩(wěn)態(tài))。
這樣，實施形態(tài)5的PLL電路通過避免輸出PD的錯誤信號，能進(jìn)行更加沒有錯誤工作的、PLL部10的相位誤差校正處理。
<實施形態(tài)6>
圖10是表示本發(fā)明的實施形態(tài)6的PLL電路中的PD3的結(jié)構(gòu)的電路圖。
如該圖所示，實施形態(tài)6的PD3B由(2m+1)個D-FF16I1～16Im、16、D-FF16R1～16Rm、以及2m種延遲電路DI1～DIm構(gòu)成。
D-FF16直接接收輸入時鐘ICLK作為輸入數(shù)據(jù)D，用觸發(fā)脈沖輸入端T直接接收反饋時鐘RCLK，從Q輸出端輸出相位比較信號SPD0。
D-FF16Ii(i＝1～m)通過i級反相器DIi接收輸入時鐘ICLK，用觸發(fā)脈沖輸入端T直接接收反饋時鐘RCLK，從Q輸出端作為相位比較信號SPDIi輸出。
D-FF16Ri(i＝1～m)通過i級反相器DRi接收反饋時鐘RCLK，將輸入時鐘ICLK作為輸入數(shù)據(jù)直接接收，從Q輸出端作為相位比較信號SPDRi輸出。
每一個延遲電路DIi的延遲時間、每一個延遲電路DRi的延遲時間被設(shè)定成相同的基本延遲時間DS。除了控制邏輯電路2的工作以外，其他結(jié)構(gòu)與實施形態(tài)1相同。
圖11是表示實施形態(tài)6的控制邏輯電路2的工作的流程圖。以下，參照該圖說明控制邏輯電路2進(jìn)行延遲控制信號SR的遞減工作。
首先，在步驟S9中從圖10所示的PD3輸入相位比較信號SPD0、SPDI1～SPDIm、以及SPDR1～SPDRm。
其次，在步驟S10中，識別相位比較信號SPD0，如果呈高電平，則轉(zhuǎn)移到步驟S11中，如果呈低電平，則轉(zhuǎn)移到步驟S21中。
在步驟S11中，識別相位比較信號SPDI1的值，如果呈高電平，則轉(zhuǎn)移到步驟S12中，如果呈低電平，則在步驟S31中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位滯后“0”以上、而且1個基本延遲時間DS以下，則將延遲控制信號SR減1。
在步驟S12以后也同樣進(jìn)行，在步驟S1j(j＝2～(m-1))中，識別相位比較信號SPDIj的值，如果呈高電平，則轉(zhuǎn)移到步驟S1(j+1)中，如果呈低電平，則在步驟S3j中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位滯后(j-1)×基本延遲時間DS以上、而且i×基本延遲時間DS以下，則將延遲控制信號SR減j。
然后，在步驟S1m中，識別相位比較信號SPDIm的值，如果呈高電平，則在步驟S3(m+1)中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位滯后m×基本延遲時間DS以上，則將延遲控制信號SR減m，如果呈低電平，則在步驟S3m中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位滯后(m-1)×基本延遲時間DS以上、而且m×基本延遲時間DS以下，則將延遲控制信號SR減(m-1)。
另一方面，在步驟S21中，識別相位比較信號SPDR1的值，如果呈低電平，則轉(zhuǎn)移到步驟S22中，如果呈高電平，則在步驟S41中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位超前“0”以上、而且1個基本延遲時間DS以下，則將延遲控制信號SR加1。
在步驟S22以后也同樣進(jìn)行，在步驟S2j(j＝2～(m-1))中，識別相位比較信號SPDRi的值，如果呈低電平，則轉(zhuǎn)移到步驟S2(j+1)中，如果呈高電平，則在步驟S4j中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位超前(j-1)×基本延遲時間DS以上、而且j×基本延遲時間DS以下，則將延遲控制信號SR加j。
然后，在步驟S2m中，識別相位比較信號SPDRm的值，如果呈低電平，則在步驟S4(m+1)中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位超前m×基本延遲時間DS以上，則將延遲控制信號SR加m，如果呈高電平，則在步驟S4m中如果斷定反饋時鐘RCLK比輸入時鐘ICLK相位超前(m-1)×基本延遲時間DS以上、而且m×基本延遲時間DS以下，則將延遲控制信號SR加(m-1)。
這樣，實施形態(tài)6的PLL電路按照時間幅度判斷輸入時鐘ICLK和反饋時鐘RCLK的相位差，控制邏輯電路2根據(jù)相位差的時間幅度確定延遲控制信號SR的計數(shù)增加幅度、計數(shù)減少幅度，所以能高速地校正PLL部10中產(chǎn)生的輸入時鐘ICLK、反饋時鐘RCLK之間的相位誤差。
<實施形態(tài)7>
圖12是表示本發(fā)明的實施形態(tài)7的PLL電路中的內(nèi)部結(jié)構(gòu)的框圖。如該圖所示，還增加了同步檢測電路4，這一點(diǎn)與圖1所示的實施形態(tài)1的PLL電路不同。
同步檢測電路4接收輸入時鐘ICLK和反饋時鐘RCLK，如果檢測到輸入時鐘ICLK、反饋時鐘RCLK之間的同步，則將激活狀態(tài)的同步檢測信號SLD輸出給控制邏輯電路2。
控制邏輯電路2A每隔規(guī)定時間間隔，將激活狀態(tài)的復(fù)位信號RST供給同步檢測電路4，而且在接收到呈激活狀態(tài)的同步檢測信號SLD的時刻，進(jìn)行延遲控制信號SR、SI的信號控制，以上兩方面與圖1所示的實施形態(tài)1的控制邏輯電路2不同。
圖13是表示同步檢測電路4的內(nèi)部結(jié)構(gòu)例的框圖。如該圖所示，同步檢測電路4由計數(shù)器17、18及比較器19構(gòu)成。計數(shù)器17計數(shù)輸入時鐘ICLK的脈沖數(shù)，計數(shù)器18計數(shù)反饋時鐘RCLK的脈沖數(shù)。計數(shù)器17、18都接收的激活狀態(tài)的復(fù)位信號RST，則計數(shù)值被初始化為“0”。
比較器19接收計數(shù)器17及18的計數(shù)值，如果兩者的計數(shù)值都一致地在規(guī)定值CM以上，便輸出激活狀態(tài)的同步檢測信號SLD。例如，在計數(shù)器17計數(shù)了CI(≥CM)次輸入時鐘ICLK的脈沖數(shù)(計數(shù)值CI)時、計數(shù)器18計數(shù)了CR(≥CM)次反饋時鐘RCLK的脈沖數(shù)(計數(shù)值CR)的情況下，如果CI＝CR，則比較器19斷定為同步。
這樣，實施形態(tài)7的PLL電路通過設(shè)置同步檢測電路4，控制邏輯電路2能在同步檢測電路4進(jìn)行的同步檢測后進(jìn)行工作，在圖5所示的控制邏輯電路2的流程中即使減少步驟S3中的n的數(shù)，也不會產(chǎn)生誤工作。因此，通過減少n的數(shù)，能更高速地校正在PLL部10中產(chǎn)生的輸入時鐘ICLK、反饋時鐘RCLK之間的相位誤差。
<其他>
另外，在上述的實施形態(tài)中，雖然給出了固定VDL1I的延遲時間，變更VDL1R(1R1～1R4)的延遲時間DT的控制方法，但反過來也可以進(jìn)行固定VDL1R的延遲時間，變更VDL1I的延遲時間的控制。例如，在圖11所示的步驟S41中控制VDL1I的延遲時間的情況下，如( )內(nèi)所示，也可以進(jìn)行控制信號SI的加1。另外，也可以同時對VDL1I及VDL1R的延遲時間進(jìn)行可變控制，以便輸入時鐘ICLK、反饋時鐘RCLK之間的相位差減小。
如上所述，本發(fā)明的第一方面所述的PLL電路的相位差減少延遲控制裝置根據(jù)基準(zhǔn)時鐘及反饋時鐘，進(jìn)行第一及第二延遲時間中至少使一者變化的延遲裝置控制處理，以便基準(zhǔn)時鐘、反饋時鐘之間的相位差減少，PLL部進(jìn)行的相位同步時即使在輸入時鐘、反饋時鐘之間產(chǎn)生相位差的情況下，也能改善輸入時鐘、反饋時鐘之間的相位誤差。
第二方面所述的PLL電路的延遲控制裝置在斷定了反饋時鐘的相位超前的相位超前判斷時，使指示內(nèi)容朝向使第二延遲時間相對于第一延遲時間的相對延遲時間增大的方向變化，在斷定了反饋時鐘的相位滯后的相位滯后判斷時，通過輸出使指示內(nèi)容朝向使延遲時間減少的方向變化的第一及第二延遲控制信號，能使上述相對延遲時間朝向使延遲輸入時鐘、反饋時鐘之間的相位差減少的方向變化。
第三方面所述的PLL電路的第二延遲裝置根據(jù)第二延遲控制信號，調(diào)整附加在延遲線上的電容值，能高精度地改變與使電容充放電時間相關(guān)的第二延遲時間。
第四方面所述的PLL電路通過固定第一延遲時間，根據(jù)第一至第n延遲數(shù)字信號，改變與第一至第n反相器導(dǎo)電性連接的電容器的總電容值，使第二延遲時間變化，能高精度地改變第二延遲時間相對于第一延遲時間的相對延遲時間。
第五方面所述的PLL電路能設(shè)定與指示導(dǎo)通狀態(tài)的第一至第n延遲數(shù)字信號數(shù)成正比的第二延遲時間。
第六方面所述的PLL電路能與利用第一至第n延遲數(shù)字信號規(guī)定的雙值信號值成正比地設(shè)定第二延遲時間。
第七方面所述的PLL電路的第二延遲裝置通過根據(jù)第二延遲控制信號，改變信號傳輸路徑，來改變第二延遲時間，所以能不使用電容，而用較小的電路規(guī)模形成。
第八方面所述的PLL電路通過固定第一延遲時間，根據(jù)第一至第n延遲數(shù)字信號，改變由第一至第n選擇器選擇的另一輸入部一側(cè)的局部延遲部的總數(shù)，使第二延遲時間變化，能改變第二延遲時間相對于第一延遲時間的相對延遲時間。
第九方面所述的PLL電路能設(shè)定與指示導(dǎo)通狀態(tài)的第一至第n延遲數(shù)字信號數(shù)成正比的第二延遲時間。
第十方面所述的PLL電路能與利用第一至第n延遲數(shù)字信號規(guī)定的雙值信號值成正比地設(shè)定第二延遲時間。
第十一方面所述的PLL電路通過將反饋時鐘或輸入時鐘的規(guī)定的邊變化時的輸入時鐘或反饋時鐘的狀態(tài)作為相位比較信號輸出，能將反饋時鐘相對于輸入時鐘的相位超前/滯后的判斷信息傳遞給延遲控制裝置。
第十二方面所述的PLL電路使輸入時鐘及反饋時鐘延遲，從向一個輸入端及另一個輸入端進(jìn)行輸入的第一種及第二種D型雙穩(wěn)態(tài)多諧振蕩器輸出第一種及第二種相位比較信號。
因此，由于延遲控制裝置只在第一種及第二種相位比較信號的值一致時，才將反饋時鐘相對于輸入時鐘的相位的超前/滯后作為判斷信息采用，所以將第一種及第二種延遲部生成的總延遲時間內(nèi)的輸入時鐘、反饋時鐘之間的相位差看作允許范圍內(nèi)的相位差，能判斷反饋時鐘相對于輸入時鐘的相位的超前/滯后情況，上述相位誤差在允許范圍內(nèi)時，不會引起誤判斷，能更準(zhǔn)確地進(jìn)行判斷。
第十三方面所述的PLL電路的延遲控制裝置考慮輸入時鐘、反饋時鐘之間的相位差的大小，通過改變第二延遲時間相對于第一延遲時間的相對延遲時間，能高速且準(zhǔn)確地改善上述相位誤差。
第十四方面所述的PLL電路的相位差減少延遲控制裝置由于在PLL部進(jìn)行的同步處理結(jié)束后，開始進(jìn)行延遲裝置控制處理，所以不會對PLL部進(jìn)行的同步處理產(chǎn)生不良影響，能改善相位誤差。
第十五方面所述的PLL電路的相位差減少延遲控制裝置由于在同步檢測信號指示了延遲基準(zhǔn)時鐘和延遲反饋時鐘的同步后，開始進(jìn)行延遲裝置控制處理，所以不會對PLL部進(jìn)行的同步處理產(chǎn)生不良影響，能在同步結(jié)束后迅速地改善上述相位誤差。
權(quán)利要求
1.一種PLL電路，其特征在于備有使基準(zhǔn)時鐘延遲第一延遲時間，獲得延遲基準(zhǔn)時鐘的第一延遲裝置；使反饋時鐘延遲第二延遲時間，獲得延遲反饋時鐘的第二延遲裝置；以及接收上述延遲基準(zhǔn)時鐘和上述延遲反饋時鐘，使兩者的相位同步地輸出PLL輸出信號的PLL部，與上述PLL輸出相關(guān)聯(lián)的信號作為上述反饋時鐘反饋，為了根據(jù)上述基準(zhǔn)時鐘及上述反饋時鐘，減少上述基準(zhǔn)時鐘、上述反饋時鐘之間的相位差，還備有使上述第一及第二延遲時間中至少一者發(fā)生變化的進(jìn)行延遲裝置控制處理的相位差減少延遲控制裝置。
2.根據(jù)權(quán)利要求1所述的PLL電路，其特征在于上述相位差減少延遲控制裝置包括對上述基準(zhǔn)時鐘和上述反饋時鐘的相位進(jìn)行比較，輸出相位比較信號的相位比較裝置；以及延遲控制裝置，該延遲控制裝置根據(jù)上述相位比較信號，判斷上述反饋時鐘相對于上述輸入時鐘的相位的超前情況，在斷定了上述反饋時鐘的相位超前的相位超前判斷時，沿著上述第二延遲時間相對于上述第一延遲時間的相對延遲時間增大的方向改變指示內(nèi)容，在斷定了上述反饋時鐘的相位延遲的相位延遲判斷時，將沿著上述相對延遲時間減少的方向改變指示內(nèi)容的第一及第二延遲控制信號輸出給上述第一及第二延遲裝置，進(jìn)行上述延遲裝置控制處理。
3.根據(jù)權(quán)利要求2所述的PLL電路，其特征在于上述第二延遲裝置包括從輸入端輸入上述反饋時鐘，并傳輸該反饋時鐘，從輸出端作為上述延遲反饋時鐘輸出的延遲線；以及根據(jù)上述第二延遲控制信號，改變附加在上述延遲線上的電容值的電容值變更裝置。
4.根據(jù)權(quán)利要求3所述的PLL電路，其特征在于上述第一延遲控制信號包含按照規(guī)定時間使上述第一延遲時間固定的信號，上述第二延遲控制信號包含第一至第n(n≥2)延遲數(shù)字信號，上述延遲線包含按照第一至第n的順序串聯(lián)連接的第一至第n反相器，上述電容值變更裝置備有利用上述第一至第n延遲數(shù)字信號控制導(dǎo)通/截止的第一至第n開關(guān)元件、以及通過上述第一至第n開關(guān)元件分別連接在上述第一至第n反相器的輸出部上的第一至第n電容器，上述延遲控制裝置在斷定了上述相位超前時，使上述第一至第n延遲數(shù)字信號沿著上述第一至第n電容器中導(dǎo)電性地連接在上述第一至第n反相器上的電容器的總電容值增加的方向變化，在斷定了上述相位延遲時，使上述第一至第n延遲數(shù)字信號沿著上述總電容值減少的方向變化。
5.根據(jù)權(quán)利要求4所述的PLL電路，其特征在于上述第一至第n電容器設(shè)定相同的電容值，上述延遲控制裝置在斷定了上述相位超前時，沿著指示導(dǎo)通狀態(tài)信號數(shù)增加的方向設(shè)定上述第一至第n延遲數(shù)字信號，在斷定了上述相位延遲時，沿著指示導(dǎo)通狀態(tài)信號數(shù)減少的方向設(shè)定上述第一至第n延遲數(shù)字信號。
6.根據(jù)權(quán)利要求4所述的PLL電路，其特征在于設(shè)定上述第一、第二、第三、...第n電容器，使電容值的比為20、21、22、…2(n-1)，上述延遲控制裝置在將上述第一至第n延遲數(shù)字信號作為按照第一至第n的順序進(jìn)位的雙值信號值時，當(dāng)斷定了上述相位超前時，沿著上述雙值信號值增大的方向，控制上述第一至第n延遲數(shù)字信號，當(dāng)斷定了上述相位延遲時，沿著上述雙值信號值減少的方向，控制上述第一至第n延遲數(shù)字信號。
7.根據(jù)權(quán)利要求2所述的PLL電路，其特征在于上述第二延遲裝置包括由輸入端輸入上述反饋時鐘，使該反饋時鐘傳輸并從輸出端作為上述延遲反饋時鐘輸出的延遲線，上述延遲線有根據(jù)上述第二延遲控制信號，改變信號傳輸路徑的延遲路徑變更功能。
8.根據(jù)權(quán)利要求7所述的PLL電路，其特征在于上述第一延遲控制信號包含按照規(guī)定時間使上述第一延遲時間固定的信號，上述第二延遲控制信號包含第一至第n(n≥2)延遲數(shù)字信號，上述延遲線包含按照第一至第n的順序串聯(lián)連接的第一至第n選擇器，上述第一選擇器在一個輸入部中接收上述反饋時鐘，在另一個輸入部中通過第一部分延遲部接收上述反饋時鐘，上述第一至第(n-1)選擇器的輸出部分別連接在上述第二至第n選擇器的一個輸入部上，上述第一至第(n-1)選擇器的輸出部通過上述第二至第n部分延遲部分別連接在另一輸入部上，從上述第n選擇器輸出后，生成上述延遲反饋時鐘，從上述第一至第n選擇器在控制輸入部中分別接收上述第一至第n延遲數(shù)字信號，根據(jù)上述第一至第n延遲數(shù)字信號，選擇一個輸入部及另一個輸入部兩者中的某一者的輸入，上述延遲控制裝置在斷定了上述相位超前時，使上述第一至第n延遲數(shù)字信號沿著上述第一至第n部分延遲部中作為上述第一至第n選擇器的另一輸入部選擇的部分延遲部的總延遲時間增加的方向變化，在斷定了上述相位延遲時，使上述第一至第n延遲數(shù)字信號沿著上述總延遲時間減少的方向變化。
9.根據(jù)權(quán)利要求8所述的PLL電路，其特征在于上述第一至第n部分延遲部設(shè)定相同的延遲時間，上述延遲控制裝置在斷定了上述相位超前時，沿著指示另一個輸入部的選擇的信號數(shù)增加的方向控制上述第一至第n延遲數(shù)字信號，在斷定了上述相位延遲時，沿著指示另一個輸入部的選擇的信號數(shù)減少的方向控制上述第一至第n延遲數(shù)字信號。
10.根據(jù)權(quán)利要求9所述的PLL電路，其特征在于設(shè)定上述第一、第二、第三、...第n部分延遲部，使延遲時間的比為20、21、22、…2(n-1)，上述延遲控制裝置在將上述第一至第n延遲數(shù)字信號作為按照第一至第n的順序進(jìn)位的雙值信號值時，當(dāng)斷定了上述相位超前時，沿著上述雙值信號值增大的方向，控制上述第一至第n延遲數(shù)字信號，當(dāng)斷定了上述相位延遲時，沿著上述雙值信號值減少的方向，控制上述第一至第n延遲數(shù)字信號。
11.根據(jù)權(quán)利要求2所述的PLL電路，其特征在于上述相位比較裝置包括D型雙穩(wěn)態(tài)多諧振蕩器，該雙穩(wěn)態(tài)多諧振蕩器在數(shù)據(jù)輸入端及觸發(fā)輸入端兩者中的一者中接收上述輸入時鐘，在數(shù)據(jù)輸入端及觸發(fā)輸入端兩者中的另一者中接收上述反饋時鐘，從輸出部輸出上述相位比較信號。
12.根據(jù)權(quán)利要求11所述的PLL電路，其特征在于輸入時鐘延遲用及反饋時鐘延遲用分別規(guī)定第一種及第二種，上述相位比較信號包括第一種及第二種相位比較信號，上述相位比較裝置還備有第一種延遲部、以及第二種延遲部，上述D型雙穩(wěn)態(tài)多諧振蕩器包括通過上述第一種延遲部在一個輸入端接收上述輸入時鐘，在另一個輸入端直接接收上述反饋時鐘，從輸出部輸出上述第一種相位比較信號的第一種D型雙穩(wěn)態(tài)多諧振蕩器；以及在一個輸入端直接接收上述輸入時鐘，在另一個輸入端通過上述第二種延遲部接收上述反饋時鐘，從輸出部輸出上述第二種相位比較信號的第二種D型雙穩(wěn)態(tài)多諧振蕩器。
13.根據(jù)權(quán)利要求12所述的PLL電路，其特征在于上述第一種延遲部包括按照上述第一至第m(m≥2)的順序，延遲時間設(shè)定得長的第一至第m第一種延遲部，上述第二種延遲部包括按照上述第一至第m的順序，延遲時間設(shè)定得長的第一至第m第二種延遲部，上述相位比較信號包括標(biāo)準(zhǔn)相位比較信號，上述第一種相位比較信號包括第一至第m第一種相位比較信號，上述第二種相位比較信號包括第一至第m第二種相位比較信號，上述第一種D型雙穩(wěn)態(tài)多諧振蕩器包括通過上述第一至第m第一種延遲部在一個輸入端接收上述輸入時鐘，在另一個輸入端直接接收上述反饋時鐘，從輸出部輸出上述第一至第m第一種相位比較信號的第一至第m第一種D型雙穩(wěn)態(tài)多諧振蕩器，上述第二種D型雙穩(wěn)態(tài)多諧振蕩器包括在一個輸入端直接接收上述輸入時鐘，在另一個輸入端通過上述第一至第m第二種延遲部接收上述反饋時鐘，從輸出部輸出上述第一至第m第二種相位比較信號的第一至第m第二種D型雙穩(wěn)態(tài)多諧振蕩器，上述D型雙穩(wěn)態(tài)多諧振蕩器還包括用一個輸入端直接接收上述輸入時鐘，用另一個輸入端直接接收上述反饋時鐘，從輸出部輸出上述標(biāo)準(zhǔn)相位比較信號的標(biāo)準(zhǔn)D型雙穩(wěn)態(tài)多諧振蕩器，上述延遲控制裝置根據(jù)上述第一至第m第一種相位比較信號、上述標(biāo)準(zhǔn)相位比較信號及上述第一至第m第二種相位比較信號，判斷上述輸入時鐘、反饋時鐘之間的相位差，按照考慮了上述相位差的時間幅度，輸出上述相對延遲時間變化的指示內(nèi)容的上述第一及第二延遲信號。
14.根據(jù)權(quán)利要求1至權(quán)利要求13中的任意一項所述的PLL電路，其特征在于上述相位差減少延遲控制裝置在上述PLL部一旦對上述延遲基準(zhǔn)時鐘和上述延遲反饋時鐘的同步處理結(jié)束，經(jīng)過了設(shè)想的時間以上的規(guī)定時間后，使上述延遲裝置開始進(jìn)行控制處理。
15.根據(jù)權(quán)利要求1至權(quán)利要求13中的任意一項所述的PLL電路，其特征在于還備有接收上述延遲基準(zhǔn)時鐘及上述延遲反饋時鐘，檢測兩信號是否同步，輸出同步檢測信號的同步檢測電路，上述相位差減少延遲控制裝置在上述同步檢測信號指示了上述延遲基準(zhǔn)時鐘和上述延遲反饋時鐘的同步后，使上述延遲裝置開始進(jìn)行控制處理。
全文摘要
獲得一種改善到能忽視相位誤差程度的PLL電路。VDL1I及1R使輸入時鐘ICLK及反饋時鐘RCLK延遲，將延遲輸入時鐘DICLK及延遲反饋時鐘DRCLK供給PLL部10。PLL部10接收延遲輸入時鐘DICLK及延遲反饋時鐘DRCLK，輸出PLL輸出信號OUTP。該P(yáng)LL輸出信號OUTP通過外部電路，最后作為反饋時鐘RCLK反饋。PD3檢測輸入時鐘ICLK、反饋時鐘RCLK的相位差，輸出相位比較信號SPD?？刂七壿嬰娐?根據(jù)相位比較信號SPD，判斷反饋時鐘RCLK相對于入時鐘ICLK的相位超前情況，控制VDL1R的延遲時間DT，以便輸入時鐘ICLK和反饋時鐘RCLK的相位誤差為零。
文檔編號H03L7/081GK1427547SQ0213035
公開日2003年7月2日 申請日期2002年8月16日 優(yōu)先權(quán)日2001年12月21日
發(fā)明者伊藤良明 申請人:三菱電機(jī)株式會社