專利名稱：用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，尤其是指在數(shù)字通信系統(tǒng)中，用來產(chǎn)生給E1和T1數(shù)據(jù)接口提供時序的時鐘信號的數(shù)字鎖相環(huán)。
(2)背景技術(shù)在數(shù)字通信系統(tǒng)中，常需要給E1和T1數(shù)據(jù)接口提供時序，這些時序的時鐘信號以1.544MHZ或2.048MHZ輸入為參考產(chǎn)生，要求抖動很微弱，有良好的穩(wěn)定性，且滿足ACCUNET RT1.5和ETS1、ETS300 01111的規(guī)范。
可用數(shù)字鎖相環(huán)來產(chǎn)生上述時鐘信號由DCO產(chǎn)生輸出信號，由鑒相器比較參考信號和輸出信號(或輸出的分頻)之間差別，經(jīng)低通濾除高頻分量后，調(diào)整DCO的輸出，最終使輸出跟蹤于參考，且滿足穩(wěn)定性要求。
美國專利US4577163發(fā)明了一種DCO，它以晶振產(chǎn)生的本地主時鐘Flocal為基準(zhǔn)，采取吞脈沖的方式，產(chǎn)生一個頻率低于Flocal的時鐘Fgen，這里DCO計算的最小時間間隔為主時鐘周期Tlocal，因而Fgen的抖動不會小于一個Tlocal，要使Fgen滿足ACCUNET的規(guī)范，需要主時鐘頻率高于200MHZ。
美國專利US5602884和US20020008557中在上述DCO的基礎(chǔ)上，增加了帶抽頭的延時鏈(它由多個相同的延時單元串聯(lián)構(gòu)成)，用以平滑DCO輸出的抖動。DCO輸出兩路信號，分別送入兩條延時鏈，另由DCO產(chǎn)生的控制字交替選擇兩條鏈中適當(dāng)?shù)难訒r信號到輸出口，合成一路輸出時鐘(如在US5602884說明書中所述，為了避免時序問題，必需用到兩條相同的延時鏈)。如果產(chǎn)生Tlocal延時需要N級延時單元，這相當(dāng)于用延時鏈將主時鐘周期N等分，使電路能處理的最小時間單位，由US4577163中的一個Tlocal縮小為Tlocal/N，使輸出時鐘的精度大為提高，要滿足ACCUNET的要求，20MHZ主時鐘就已足夠。
由于這里需要兩條完全相同的延時鏈，在實際電路中，兩條延時鏈之間總存在差別，這種不匹配，勢必降低產(chǎn)生時鐘的精度；另據(jù)US200200008557說明書中所述，MT9042中的每條64級延時鏈及其選擇電路占用約2千門的芯片面積，若要產(chǎn)生多個頻點，多條鏈及其選擇電路占用的面積成倍增加。
如果采用一種新的時序，只用一條延時鏈產(chǎn)生所有頻點，既可提高產(chǎn)生時鐘的精度，又使芯片面積大為節(jié)省，這是當(dāng)前需要解決的問題。
(3)發(fā)明內(nèi)容本發(fā)明的目的是用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，該數(shù)字鎖相環(huán)能以至少一路輸入信號為參考，對輸入信號的抖動進(jìn)行衰減，產(chǎn)生一路或多路相對穩(wěn)定的時鐘信號。
本發(fā)明的目的是這樣實現(xiàn)的一種用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，包括一高精度的晶體振蕩器，提供本地主時鐘；一DCO，是以所述的主時鐘為基準(zhǔn)，計算出需要產(chǎn)生的時鐘與主時鐘之間的時間關(guān)系；一條帶抽頭的延時鏈，其輸入為所述的主時鐘，用以產(chǎn)生主時鐘的多級延時；一補(bǔ)償電路，實時的計算產(chǎn)生一個主時鐘周期延時，所需的延時單元級數(shù)N，對所述的DCO的輸出加以補(bǔ)償，以消除溫度和工藝偏差對延時鏈延時特性的影響；多個選擇電路，能預(yù)先判斷下一個輸出脈沖相對于主時鐘的位置，生成一個動態(tài)的選擇窗口，選中主時鐘相應(yīng)的延時脈沖，并使其完整輸出，得到輸出時鐘，即可將延時鏈的每級延時選中輸出，它根據(jù)由所述的DCO和補(bǔ)償電路共同產(chǎn)生的控制字，選中延時鏈中的某一個延時脈沖，同時還產(chǎn)生一個動態(tài)的選擇窗口，其的寬度為所述的主時鐘周期Tlocal，當(dāng)所選脈沖的延時小于Tlocal/2，該窗口與主時鐘上沿同步；當(dāng)所選脈沖的延時大于Tlocal/2，則該窗口被推后Tlocal/2，與主時鐘下沿同步，這樣能使被選中的脈沖完整地輸出，采用多個選擇電路共用一條所述的延時鏈，產(chǎn)生多路輸出時鐘；一鑒相濾波電路，調(diào)整輸出時鐘與參考信號之間的相位、頻率關(guān)系，并濾除高頻分量。
本發(fā)明的效果本發(fā)明采用一種新的時序，只用一條延時鏈產(chǎn)生所有頻點，既可提高產(chǎn)生時鐘的精度，又使芯片面積大為節(jié)省。
為進(jìn)一步說明本發(fā)明的上述目的、結(jié)構(gòu)特點和效果，以下將結(jié)合附圖對本發(fā)明進(jìn)行詳細(xì)的描述。
(4)


圖1是本發(fā)明的數(shù)字鎖相環(huán)的整體功能框圖；圖2是本發(fā)明的DCO的結(jié)構(gòu)圖；圖3是本發(fā)明的選擇電路的結(jié)構(gòu)圖；圖4是本發(fā)明的TAPdel值隨時間呈鋸齒型變化圖；圖5是本發(fā)明的時序切換窗口的作用圖。
(5)具體實施方式
用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，該數(shù)字鎖相環(huán)能以至少一路輸入信號為參考，對輸入信號的抖動進(jìn)行衰減，產(chǎn)生一路或多路相對穩(wěn)定的時鐘信號，它包括a)鑒相濾波電路，比較輸出時鐘和參考信號之間差別，并濾除高頻分量；b)數(shù)控振蕩器(簡稱DCO)；c)提供主時鐘的晶體振蕩器；d)一條帶抽頭的延時鏈，由多級相同的延時單元串聯(lián)而成；e)補(bǔ)償電路，消除溫度和工藝偏差對延時鏈特性的影響；f)選擇電路，可將延時鏈的每級延時選中輸出。
將晶振產(chǎn)生的本地主時鐘送入延時鏈，由DCO產(chǎn)生控制字給選擇電路，選擇電路能預(yù)先判斷下一個輸出脈沖相對于主時鐘的位置，生成一個動態(tài)的選擇窗口，選中主時鐘相應(yīng)的延時脈沖，并使其完整輸出，得到輸出時鐘。上述單條延時鏈可供多個選擇電路復(fù)用，同時產(chǎn)生多個頻點。溫度工藝補(bǔ)償和所有輸出時鐘的產(chǎn)生都在同一條延時鏈上進(jìn)行。輸出時鐘通過鑒相濾波部分對DCO的反饋控制，與參考信號取得同步。
下面，根據(jù)本發(fā)明的實施例，對用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)的結(jié)構(gòu)詳述如下本發(fā)明的數(shù)字鎖相環(huán)能以至少一路信號為參考，對輸入信號的抖動進(jìn)行衰減，產(chǎn)生一路或多路相對穩(wěn)定的時鐘信號，它主要包括一個高精度的晶體振蕩器，提供本地主時鐘；一個DCO，它不用來直接產(chǎn)生頻率信號，而是以主時鐘為基準(zhǔn)，計算出需要產(chǎn)生的時鐘與主時鐘之間的時間關(guān)系；一條帶抽頭的延時鏈，由多級相同的延時單元串聯(lián)而成，其輸入為主時鐘，用以產(chǎn)生主時鐘的多級延時；補(bǔ)償電路，實時的計算產(chǎn)生一個主時鐘周期延時，所需的延時單元級數(shù)N，對DCO的輸出加以補(bǔ)償，以消除溫度和工藝偏差對延時鏈延時特性的影響；選擇電路，它根據(jù)由DCO和補(bǔ)償電路共同產(chǎn)生的控制字，選中延時鏈中的某一個延時脈沖，同時還產(chǎn)生一個動態(tài)的選擇窗口，其寬度為主時鐘周期Tlocal，如果所選脈沖(相對于主時鐘)的延時小于Tlocal/2，該窗口與主時鐘上沿同步；如果所選脈沖的延時大于Tlocal/2，則該窗口被推后Tlocal/2，與主時鐘下沿同步，這樣能使被選中的脈沖完整地輸出；采用多個選擇電路共用一條延時鏈，可產(chǎn)生多路輸出時鐘；鑒相濾波電路，調(diào)整輸出時鐘與參考信號之間的相位、頻率關(guān)系。
采用上述結(jié)構(gòu)的數(shù)字鎖相環(huán)，可得到頻率低于主時鐘任何輸出時鐘，而且抖動小。由于采用了一種新的時序(上述動態(tài)選擇窗口)，使得所有輸出時鐘的產(chǎn)生，溫度工藝補(bǔ)償均在同一條延時鏈上進(jìn)行，這樣消除了因多條鏈不完全匹配而造成的誤差，而且縮小了電路規(guī)模，減少了整體面積。
參見圖1，圖1是本發(fā)明的數(shù)字鎖相環(huán)的整體功能框圖。
晶體振蕩器1，提供主時鐘(周期為Tlocal)；鑒相器2比較參考信號和反饋信號之間的相差和頻差，經(jīng)濾波器3濾除高頻分量后得到DCOin，輸入到DCO4，實現(xiàn)頻率的調(diào)整；DCO產(chǎn)生一組控制字R&carry1，控制選擇電路8產(chǎn)生頻點Fgen1，將R&carry1進(jìn)行一定的比例運算，可得到控制字R&carry2、R&carry3、R&carry4，分別控制選擇電路9、10、11，并分別產(chǎn)生其他頻點Fgen2、Fgen3、Fgen4(也可根據(jù)需要產(chǎn)生更多頻點)；所有選擇電路均以同一條M級延時鏈12的輸出delay<1∶M>為選擇對象，該延時鏈的輸入為晶體振蕩器1提供的主時鐘，其輸出delay<1∶M>即為主時鐘的1～M級延時，總級數(shù)M的確定條件為使整條鏈能產(chǎn)生的延時總是大于一個主時鐘周期Tlocal；補(bǔ)償電路13每隔一定的時間(2×Tlocal)，計算一次產(chǎn)生Tlocal延時所需的延時單元級數(shù)N，并及時對R&carry1，2，3，4作出補(bǔ)償，以消除溫度和工藝偏差對延時鏈特性的影響；反饋選擇電路14從輸出信號的分頻中選擇適當(dāng)?shù)姆答佇盘柦o鑒相器2，其輸入的選擇信號選擇1、選擇2由外部根據(jù)參考信號給定。
參見圖2，圖2為DCO的結(jié)構(gòu)圖，它是一個滿值為Q的累加器，由加數(shù)器21和累加器22構(gòu)成，它的加數(shù)為P，由輸入DCOin加上一個常量K得到，累加器22每個主時鐘上沿對P進(jìn)行累加，輸出余數(shù)R和溢出信號carry。設(shè)主時鐘頻率Flocal，該DCO可控制選擇電路產(chǎn)生一個時鐘Fgen，使Fgen＝(P/Q)*Flocal余數(shù)R決定了當(dāng)前主時鐘和之后與它相鄰的Fgen脈沖之間的延時關(guān)系TdelayTdelay＝[1-(R/P)]*Tlocal若DCO無溢出(carry＝O)，R≥P，Tdelay≤0無意義，表示當(dāng)前主時鐘脈沖不對應(yīng)任何Fgen脈沖，該舍掉；若DCO有溢出(carry＝1)，R＞P，0＜Tdelay＜Tlocal，表示將當(dāng)前主時鐘脈沖延遲Tdelay，可得到一個Fgen的脈沖。
由于M級延時鏈12(圖1所示)的各級輸出delay<1∶M>已包括了每個主時鐘脈沖0～Tlocal的延時，因此可從delay<1∶M>中挑選出延時為Tdelay脈沖。這一功能由選擇電路8，9，10，11(圖1所示)實現(xiàn)。
參見圖3，圖3為選擇電路的結(jié)構(gòu)圖，由算術(shù)邏輯運算器31，觸發(fā)器組32，時序切換窗口33，和帶使能端的M選一電路34構(gòu)成。當(dāng)mask＝1，使能端開啟，M選一電路34由control word控制，選擇delay<1∶M>中的一路輸出到Fgen；當(dāng)mask＝0，使能端關(guān)閉，使Fgen恒為低電平。
若產(chǎn)生Tlocal的延時需要N級延時單元(由圖1中的補(bǔ)償電路13算出)，那么產(chǎn)生Tdelay的延時需要的級數(shù)TAPdel＝[1-(R/P)]*NTAPdel的計算和保持由算術(shù)邏輯運算器31和觸發(fā)器組32完成。TAPdel的值在
之間，且隨時間呈鋸齒型變化，如圖4所示，即TAPdel的后一個值總比前一個大，直至carry＝0到來(DCO沒有溢出)，TAPdel被置為0，降至最小，之后又逐漸上升。Fgen與Flocal越接近，這種趨勢越明顯。
參見圖5，時序切換窗口33的作用如圖5所示，TAPdel的值(TAPdel1，2，3，...)均在主時鐘的上沿產(chǎn)生，假如直接用TAPdel控制M選一，即以TAPdel的保持時間win1，win2，win3...為選擇窗口，輸出波形為Fgen_erra)若TAPdel≤N/2(即Tdelay≤Tlocal/2)，如TAPdel1，選中脈沖d1完全在win1的時間范圍之內(nèi)，可以正常輸出；b)若TAPdel＞N/2(即Tdelay＞Tlocal/2)，如TAPdel2，選中脈沖d2超出了win2的范圍，當(dāng)d2還沒有完全輸出時，win2就已關(guān)閉(win3打開)，導(dǎo)致d2的一部分不能正常輸出(Fgen_err中d2虛線部分)，F(xiàn)gen_err中的d3也是如此。
為了使Fgen_err中的虛線部分也能正常輸出，必需改變選擇窗口win1，2，3...的時序。圖5中，shft-win1，2，3...為動態(tài)的選擇窗口，寬均為Tlocal，且滿足a)當(dāng)TAPdel＜＝N/2時，如TAPdel1，shft-win1與win1時序相同；b)當(dāng)TAPdel＞N/2時，shft-win滯后于win Tlocal/2。
一旦TAPdel＞N/2，如TAPdel2，使shft-win2滯后于win2 Tlocal/2，這樣d2完全落在了shft-win2之內(nèi)(shft-win1與shft-win2之間Tlocal/2的間隙將mask信號置為0，關(guān)閉M選一的使能端)；由于TAPdel值的變化滿足圖4的規(guī)律，TAPdel3肯定大于TAPdel2，因而TAPdel3＞N/2，其對應(yīng)的shft-win3也滯后win3，不會與shft-win2沖突；直至該舍掉的脈沖(如ck4)到來，此時TAPdel的值無意義(值為0)，因此在shft-win3關(guān)閉后，也將mask信號置為0，這樣ck4的所有延時將不被選出；之后TAPdel5(＜N/2)到來，shft-win5又與win5同步，如此周而復(fù)始。
圖5中control word的值來自TAPdel，其每個值的刷新與上述動態(tài)窗口shft-win1，2，3...同步，由control word和mask共同控制M選一，將delay<1∶M>中合適的脈沖一一選出，可得到滿足要求的時鐘Fgen。
本技術(shù)領(lǐng)域中的普通技術(shù)人員應(yīng)當(dāng)認(rèn)識到，以上的實施例僅是用來說明本發(fā)明，而并非用作為對本發(fā)明的限定，只要在本發(fā)明的實質(zhì)精神范圍內(nèi)，對以上所述實施例的變化、變型都將落在本發(fā)明權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1.一種用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，其特征在于所述的數(shù)字鎖相環(huán)包括一高精度的晶體振蕩器，提供本地主時鐘；一DCO，是以所述的主時鐘為基準(zhǔn)，計算出需要產(chǎn)生的時鐘與主時鐘之間的時間關(guān)系；一條帶抽頭的延時鏈，其輸入為所述的主時鐘，用以產(chǎn)生主時鐘的多級延時；一補(bǔ)償電路，實時的計算產(chǎn)生一個主時鐘周期延時，所需的延時單元級數(shù)N，對所述的DCO的輸出加以補(bǔ)償，以消除溫度和工藝偏差對延時鏈延時特性的影響；多個選擇電路，能預(yù)先判斷下一個輸出脈沖相對于主時鐘的位置，生成一個動態(tài)的選擇窗口，選中主時鐘相應(yīng)的延時脈沖，并使其完整輸出，得到輸出時鐘，即可將延時鏈的每級延時選中輸出，它根據(jù)由所述的DCO和補(bǔ)償電路共同產(chǎn)生的控制字，選中延時鏈中的某一個延時脈沖，同時還產(chǎn)生一個動態(tài)的選擇窗口，其寬度為所述的主時鐘周期Tlocal，當(dāng)所選脈沖的延時小于Tlocal/2，該窗口與主時鐘上沿同步；當(dāng)所選脈沖的延時大于Tlocal/2，則該窗口被推后Tlocal/2，與主時鐘下沿同步，這樣能使被選中的脈沖完整地輸出，采用多個選擇電路共用一條所述的延時鏈，產(chǎn)生多路輸出時鐘；一鑒相濾波電路，調(diào)整輸出時鐘與參考信號之間的相位、頻率關(guān)系，并濾除高頻分量。
2.如權(quán)利要求1所述的用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，其特征在于所述的延時鏈?zhǔn)怯啥嗉壪嗤难訒r單元串聯(lián)而成。
3.如權(quán)利要求1所述的用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，其特征在于所述的選擇電路根據(jù)由所述的DCO和補(bǔ)償電路共同產(chǎn)生的控制字，選中延時鏈中的某一個延時脈沖，同時還產(chǎn)生一個動態(tài)的選擇窗口，其寬度為所述的主時鐘周期Tlocal，當(dāng)所選脈沖的延時小于Tlocal/2，該窗口與主時鐘上沿同步；當(dāng)所選脈沖的延時大于Tlocal/2，則該窗口被推后Tlocal/2，與主時鐘下沿同步，這樣能使被選中的脈沖完整地輸出，采用多個選擇電路共用一條所述的延時鏈，產(chǎn)生多路輸出時鐘。
4.如權(quán)利要求1所述的用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，其特征在于所述的輸出時鐘是通過一反饋選擇電路輸出的反饋信號到鑒相濾波電路對DCO進(jìn)行反饋控制，使輸出時鐘與參考信號取得同步。
5.如權(quán)利要求1所述的用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，其特征在于所述的鑒相濾波電路包括一鑒相器和一濾波器。
6.如權(quán)利要求1所述的用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，其特征在于所述的DCO是一個滿值為Q的累加器，由加法器和累加器構(gòu)成，它的加數(shù)為P，由輸入DCOin加上一個常量K得到，累加器每個主時鐘上沿對P進(jìn)行累加，輸出余數(shù)R和溢出信號carry。
7.如權(quán)利要求1所述的用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，其特征在于所述的選擇電路由算術(shù)邏輯運算器，觸發(fā)器組，時序切換窗口，和帶使能端的M選一電路構(gòu)成。
全文摘要
本發(fā)明涉及用一條延時鏈產(chǎn)生多個頻點時鐘信號的數(shù)字鎖相環(huán)，所述的數(shù)字鎖相環(huán)能以一路輸入信號為參考，對輸入信號的抖動進(jìn)行衰減，產(chǎn)生一路或多路相對穩(wěn)定的時鐘信號，它包括鑒相濾波電路，比較輸出時鐘和參考信號之間差別，并濾除高頻分量；數(shù)控振蕩器(簡稱DCO)；提供主時鐘的晶體振蕩器；一條帶抽頭的延時鏈，由多級相同的延時單元串聯(lián)而成；補(bǔ)償電路，消除溫度和工藝偏差對延時鏈特性的影響選擇電路，可將延時鏈的每級延時選中輸出，上述一條延時鏈可供多個選擇電路復(fù)用，同時產(chǎn)生多個頻點。本發(fā)明采用一種新的時序，只用一條延時鏈產(chǎn)生所有頻點，既可提高產(chǎn)生時鐘的精度，又使芯片面積大為節(jié)省。
文檔編號H03L7/099GK1494216SQ02137768
公開日2004年5月5日 申請日期2002年10月31日 優(yōu)先權(quán)日2002年10月31日
發(fā)明者劉紅, 姜自力, 馬懷昌, 宋群, 郭章其, 劉 紅 申請人:百利通電子(上海)有限公司