專利名稱：低穩(wěn)態(tài)誤差的鎖相回路及其校正電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于鎖相回路，特別是關(guān)于利用延遲單元來(lái)延遲輸入信號(hào)或參考時(shí)鐘的相位，以補(bǔ)償電路特性的具低穩(wěn)態(tài)誤差的鎖相回路及其校正電路。
背景技術(shù)：
圖1所示為一般鎖相回路(Phase lock loop，PLL)的方塊圖。鎖相回路是用來(lái)提供與輸入信號(hào)(IN)的相位同步的時(shí)鐘(PLCK)。例如，在讀取光盤媒體的數(shù)據(jù)時(shí)，可以利用鎖相回路來(lái)鎖定EFM(Eight-to-Fourteen Modulation)信號(hào)的相位與頻率，并輸出一鎖相時(shí)鐘(Phase lock Clock，PLCK)作為EFM信號(hào)的取樣時(shí)鐘或其它控制的參考時(shí)鐘。如圖1所示，公知鎖相回路10包含一相位檢測(cè)器11、電荷泵12、回路濾波器13、壓控振蕩器14、以及一分頻器15。相位檢測(cè)器11用來(lái)檢測(cè)輸入信號(hào)IN與鎖相時(shí)鐘PLCK的相位差值，并根據(jù)相位差值輸出控制脈沖UP、DOWN來(lái)控制電荷泵12。例如，當(dāng)鎖相時(shí)鐘PLCK的相位超前(leading)輸入信號(hào)IN的相位時(shí)，相位檢測(cè)器11輸出的控制脈沖UP會(huì)小于控制脈沖DOWN，藉以使電荷泵12產(chǎn)生正值(positive)的控制電流Icp?；芈窞V波器13則根據(jù)該正值控制電流Icp將控制電壓減小，讓壓控振蕩器14所輸出的鎖相時(shí)鐘PLCK的頻率降低。反之，當(dāng)鎖相時(shí)鐘PLCK的相位落后(lagging)輸入信號(hào)IN的相位時(shí)，相位檢測(cè)器11輸出的控制脈沖UP會(huì)大于控制脈沖DOWN，藉以使電荷泵12來(lái)產(chǎn)生負(fù)值(negative)的控制電流Icp?；芈窞V波器13則根據(jù)該負(fù)值控制電流Icp將控制電壓增加，讓壓控振蕩器14所輸出的鎖相時(shí)鐘PLCK的頻率提升。
但是，公知的鎖相回路中，由于電荷泵電流不匹配(current mismatch)或在控制脈沖UP(上)與DOWN(下)路徑的邏輯延遲不匹配(logic delaymismatch between up and down path)，即使輸入信號(hào)IN與鎖相時(shí)鐘PLCK已處于鎖相(on lock)的穩(wěn)定狀態(tài)，而IN與PLCK仍然會(huì)出現(xiàn)相位誤差(phaseerror)。

發(fā)明內(nèi)容
有鑒于上述問(wèn)題，本發(fā)明的目的是提供一種利用延遲單元來(lái)延遲輸入信號(hào)或參考時(shí)鐘的相位，以補(bǔ)償電路特性的具低穩(wěn)態(tài)誤差的鎖相回路，以及鎖相回路的校正電路。
為實(shí)現(xiàn)上述目的，本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路的校正電路包含一時(shí)鐘發(fā)生器提供相位接近或同相位的模擬輸入信號(hào)與模擬參考時(shí)鐘；一延遲單元來(lái)延遲模擬參考時(shí)鐘的相位；一相位檢測(cè)器，接收模擬輸入信號(hào)與延遲單元輸出的延遲參考時(shí)鐘，并根據(jù)該等信號(hào)的相位差輸出電荷控制信號(hào)；一電荷泵，接收電荷控制信號(hào)，并根據(jù)該電荷控制信號(hào)輸出一控制電流；一積分器，對(duì)控制電流積分產(chǎn)生一誤差電壓；一延遲時(shí)間控制單元，根據(jù)誤差電壓產(chǎn)生延遲單元的延遲時(shí)間控制信號(hào)；以及一壓控振蕩器接收一參考控制電壓，并產(chǎn)生鎖相時(shí)鐘。
本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路則利用一延遲單元來(lái)延遲輸入信號(hào)的相位或參考時(shí)鐘的相位，藉以補(bǔ)償該鎖相回路的電路特性，并降低鎖相回路的穩(wěn)態(tài)誤差。而延遲單元所延遲的時(shí)間由延遲時(shí)間控制單元所產(chǎn)生的延遲時(shí)間控制信號(hào)來(lái)控制。


圖1表示公知鎖相回路的方塊圖。
圖2表示本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路的方塊圖。
圖3表示本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路的校正電路方塊圖。
圖4表示本發(fā)明校正電路中延遲時(shí)間控制單元與延遲單元的實(shí)施例。
圖5表示本發(fā)明具校正電路的低穩(wěn)態(tài)誤差的鎖相回路的方塊圖。
附圖編號(hào)11相位檢測(cè)器12電荷泵13回路濾波器14壓控振蕩器20低穩(wěn)態(tài)誤差的鎖相回路21延遲單元30低穩(wěn)態(tài)誤差的鎖相回路的校正電路
31信號(hào)發(fā)生器32積分器33延遲時(shí)間控制單元3350具校正電路的低穩(wěn)態(tài)誤差的鎖相回路51、52、53多路轉(zhuǎn)換器S1開關(guān)具體實(shí)施方式
以下參考附圖詳細(xì)說(shuō)明本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路，以及鎖相回路的校正電路。
一般的鎖相回路中，即使輸入信號(hào)IN與鎖相時(shí)鐘PLCK已處于鎖相(onlock)的穩(wěn)定狀態(tài)，但I(xiàn)N與PLCK仍然會(huì)出現(xiàn)相位誤差(phase error)。為了克服此問(wèn)題，本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路的原理是利用一延遲單元對(duì)鎖相時(shí)鐘或輸入信號(hào)延遲一段時(shí)間，使輸入信號(hào)IN與鎖相時(shí)鐘PLCK在鎖相的穩(wěn)定狀態(tài)相位差變小。所以，本發(fā)明鎖相回路在穩(wěn)態(tài)時(shí)，輸入到相位檢測(cè)器的兩個(gè)信號(hào)的相位誤差會(huì)降低，進(jìn)而降低穩(wěn)態(tài)誤差。
圖2表示本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路的方塊圖。如該圖所示，本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路20除了包含一相位檢測(cè)器11、一電荷泵12、一回路濾波器13、以及一壓控振蕩器14之外，還包含配置于壓控振蕩器14與相位檢測(cè)器11之間的延遲單元21。當(dāng)然，延遲單元21亦可配置于輸入信號(hào)IN與相位檢測(cè)器11之間。該鎖相回路20亦可在壓控振蕩器14與延遲單元21之間設(shè)計(jì)一個(gè)分頻器，來(lái)預(yù)先對(duì)壓控振蕩器14所輸出的振蕩時(shí)鐘進(jìn)行分頻操作。由于相位檢測(cè)器11、電荷泵12、回路濾波器13、以及壓控振蕩器14的結(jié)構(gòu)與功能已于公知技術(shù)中說(shuō)明，不再重復(fù)敘述。
延遲單元21用來(lái)接收壓控振蕩器14的振蕩時(shí)鐘PLCK，并延遲一段時(shí)間后產(chǎn)生一參考時(shí)鐘PLCKY。相位檢測(cè)器11用來(lái)檢測(cè)輸入信號(hào)IN與參考時(shí)鐘PLCKY的相位差值后，根據(jù)該相位差值產(chǎn)生控制脈沖UP、DOWN來(lái)控制電荷泵12。由于本發(fā)明鎖相回路利用延遲單元21延遲參考時(shí)鐘PLCKY或輸入信號(hào)IN一段時(shí)間，所以可以補(bǔ)償該鎖相回路的電路的特性。因此，本發(fā)明鎖相回路在穩(wěn)態(tài)時(shí)，輸入到相位檢測(cè)器的兩個(gè)信號(hào)的相位誤差降低，進(jìn)而降低穩(wěn)態(tài)誤差。至于延遲單元21所應(yīng)延遲的時(shí)間，由一校正電路來(lái)計(jì)算。
圖3表示本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路的校正電路方塊圖。該校正電路30是用來(lái)計(jì)算出本發(fā)明低穩(wěn)態(tài)誤差的鎖相回路的延遲單元21的延遲時(shí)間。該低穩(wěn)態(tài)誤差的鎖相回路的校正電路30包含一相位檢測(cè)器11、一電荷泵12、一壓控振蕩器14、一信號(hào)發(fā)生器31、一延遲單元21、一積分器32、以及一延遲時(shí)間控制單元33。當(dāng)然，該鎖相回路30亦可在壓控振蕩器14與信號(hào)發(fā)生器31之間設(shè)計(jì)一個(gè)分頻器，來(lái)預(yù)先對(duì)壓控振蕩器14所輸出的振蕩時(shí)鐘進(jìn)行分頻操作。當(dāng)然，延遲單元21亦可配置于模擬輸入信號(hào)INZ與相位檢測(cè)器11之間。
校正電路30利用信號(hào)發(fā)生器31根據(jù)壓控振蕩器14所輸出的振蕩時(shí)鐘PLCK產(chǎn)生兩個(gè)相位接近或同相位的時(shí)鐘，一個(gè)定義為模擬輸入時(shí)鐘INZ，一個(gè)定義為模擬參考時(shí)鐘PLCKZ。模擬輸入時(shí)鐘INZ與模擬參考時(shí)鐘PLCKZ的頻率可以不相同，但是相位差幾乎為零。例如，對(duì)于CD-ROM的EFM信號(hào)而言，每個(gè)信號(hào)的寬度介于3T-11T之間，其中T為基本時(shí)間單位。因此模擬輸入時(shí)鐘INZ的周期可設(shè)定為3T-11T之間，而模擬參考時(shí)鐘PLCKZ的周期可設(shè)定為1T。
模擬參考時(shí)鐘PLCKZ經(jīng)過(guò)延遲單元21延遲一延遲時(shí)間后，產(chǎn)生參考時(shí)鐘PLCKY。此時(shí)，若延遲單元21的延遲時(shí)間不為零，則模擬輸入時(shí)鐘INZ與參考時(shí)鐘PLCKY之間會(huì)存在相位差，該相位差即相對(duì)于延遲時(shí)間。相位檢測(cè)器11與電荷泵12根據(jù)模擬輸入時(shí)鐘INZ與參考時(shí)鐘PLCKY產(chǎn)生控制電流Icp。該校正電路則利用積分器32接收控制電流Icp，并對(duì)控制電流Icp進(jìn)行積分操作后輸出誤差電壓Verr。延遲時(shí)間控制單元33即根據(jù)該誤差電壓Verr產(chǎn)生延遲時(shí)間控制信號(hào)來(lái)控制延遲單元21的延遲時(shí)間。
圖4表示延遲時(shí)間控制單元與延遲單元的實(shí)施例的結(jié)構(gòu)圖。如該圖所示，延遲時(shí)間控制單元33由比較器331、332、與門333、334、以及一計(jì)數(shù)器335所構(gòu)成。比較器331接收積分器32所輸出的誤差電壓Verr，并與一第一參考電壓V1比較后，產(chǎn)生第一比較訊號(hào)。比較器332接收積分器32所輸出的誤差電壓Verr，并與一第二參考電壓V2比較后，產(chǎn)生第二比較訊號(hào)。與門333接收一觸發(fā)時(shí)鐘SC與第一比較訊號(hào)，輸出上數(shù)脈沖至計(jì)數(shù)器335。與門334接收觸發(fā)時(shí)鐘SC與第二比較訊號(hào)，輸出下數(shù)脈沖至計(jì)數(shù)器335。計(jì)數(shù)器235的計(jì)數(shù)值即為延遲時(shí)間控制信號(hào)DTCS。
本發(fā)明校正電路的一實(shí)施例是以多個(gè)串接的反相器(Inverter)211以及一多路轉(zhuǎn)換器212來(lái)構(gòu)成一延遲單元21。該串接的反相器211接收模擬參考時(shí)鐘PLCKZ，并產(chǎn)生不同延遲時(shí)間的信號(hào)C0-C7，同時(shí)輸入至一多路轉(zhuǎn)換器212。該多路轉(zhuǎn)換器212接收延遲時(shí)間控制信號(hào)DTCS的控制，從多個(gè)不同延遲時(shí)間的信號(hào)C0-C7中選擇一信號(hào)，并輸出為參考時(shí)鐘PLCKY。
假設(shè)第一參考電壓V1為正電壓，而第二參考電壓V2為負(fù)電壓。當(dāng)誤差電壓Verr高于第一參考電壓V1時(shí)，表示參考時(shí)鐘PLCKY超前輸入時(shí)鐘INY。在此狀態(tài)下，第一比較訊號(hào)為H，故在觸發(fā)時(shí)鐘SC正沿時(shí)，計(jì)數(shù)器335上數(shù)而改變延遲時(shí)間控制信號(hào)DTCS。多路轉(zhuǎn)換器212即根據(jù)該延遲時(shí)間控制信號(hào)DTCS從不同延遲時(shí)間的信號(hào)C0-C7中選擇另一個(gè)延遲時(shí)間較長(zhǎng)的延遲信號(hào)作為參考時(shí)鐘PLCKY。相反的，當(dāng)誤差電壓Verr低于第二參考電壓V2時(shí)，表示參考時(shí)鐘PLCKY落后輸入時(shí)鐘INY。在此狀態(tài)下，第二比較訊號(hào)為H，故在觸發(fā)時(shí)鐘SC正沿時(shí)，計(jì)數(shù)器335下數(shù)而改變延遲時(shí)間控制信號(hào)DTCS。多路轉(zhuǎn)換器212即根據(jù)該延遲時(shí)間控制信號(hào)DTCS從不同延遲時(shí)間的信號(hào)C0-C7中選擇另一個(gè)延遲時(shí)間較短的延遲信號(hào)作為參考時(shí)鐘PLCKY。
再參考圖3，由于信號(hào)發(fā)生器31所產(chǎn)生的模擬輸入時(shí)鐘INZ與模擬參考時(shí)鐘PLCKZ幾乎是同相位，因此在鎖相回路的電路特性為理想的情況下，積分器32所輸出的誤差電壓Verr亦應(yīng)為0，且延遲單元21的延遲時(shí)間亦應(yīng)為0。當(dāng)鎖相回路的電路特性不理想而造成積分器32所輸出的誤差電壓Verr不為0，則延遲時(shí)間控制單元23即會(huì)根據(jù)誤差電壓Verr的值產(chǎn)生一延遲時(shí)間控制信號(hào)DTCS來(lái)控制延遲單元21的延遲時(shí)間。
圖5表示本發(fā)明具校正電路的低穩(wěn)態(tài)誤差的鎖相回路的方塊圖。該具校正電路的低穩(wěn)態(tài)誤差的鎖相回路50包含一相位檢測(cè)器11、一電荷泵12、一回路濾波器13、一壓控振蕩器14、一信號(hào)發(fā)生器31、一延遲單元21、一積分器32、一延遲時(shí)間控制單元33、以及三個(gè)多路轉(zhuǎn)換器51、52、53。當(dāng)然，延遲單元21亦可配置于多路轉(zhuǎn)換器51與相位檢測(cè)器11之間。該鎖相回路50亦可在壓控振蕩器14與信號(hào)發(fā)生器31之間設(shè)計(jì)一個(gè)分頻器，來(lái)預(yù)先對(duì)壓控振蕩器14所輸出的振蕩時(shí)鐘進(jìn)行分頻操作。圖5的具校正電路的低穩(wěn)態(tài)誤差的鎖相回路50是圖2的低穩(wěn)態(tài)誤差的鎖相回路20與圖3的校正電路30的結(jié)合，其中還利用三個(gè)多路轉(zhuǎn)換器51、52、53來(lái)切換校正模式與操作模式的信號(hào)，并利用切換信號(hào)CS來(lái)控制。
具校正電路的低穩(wěn)態(tài)誤差的鎖相回路50利用多路轉(zhuǎn)換器51切換輸入信號(hào)IN與信號(hào)發(fā)生器31所產(chǎn)生的模擬輸入信號(hào)INZ。鎖相回路50利用多路轉(zhuǎn)換器52切換壓控振蕩器14的振蕩時(shí)鐘PLCK與信號(hào)發(fā)生器31所產(chǎn)生的模擬參考時(shí)鐘PLCKZ。鎖相回路50利用多路轉(zhuǎn)換器53切換回路濾波器13的控制電壓Cv與參考電壓Rv。
所以，當(dāng)切換信號(hào)CS被啟用時(shí)，該具校正電路的低穩(wěn)態(tài)誤差的鎖相回路50處于校正模式。此時(shí)，多路轉(zhuǎn)換器51輸出信號(hào)發(fā)生器31所產(chǎn)生的模擬輸入信號(hào)INZ、多路轉(zhuǎn)換器52輸出信號(hào)發(fā)生器31所產(chǎn)生的模擬參考時(shí)鐘PLCKZ、以及多路轉(zhuǎn)換器53輸出參考電壓Rv。同時(shí)，開關(guān)S1亦導(dǎo)通，讓誤差電壓Vrr可輸出至延遲時(shí)間控制單元33。所以，延遲時(shí)間控制單元33即根據(jù)積分器32的誤差電壓Vrr產(chǎn)生延遲時(shí)間控制信號(hào)DTCS來(lái)調(diào)整延遲單元21的延遲時(shí)間。
相反，當(dāng)校正完成后將切換信號(hào)CS禁用，使具校正電路的低穩(wěn)態(tài)誤差的鎖相回路50處于操作模式。此時(shí)，多路轉(zhuǎn)換器51輸出輸入信號(hào)IN、多路轉(zhuǎn)換器52輸出壓控振蕩器14的振蕩時(shí)鐘PLCK、以及多路轉(zhuǎn)換器53輸出回路濾波器13的控制電壓Cv。同時(shí)，開關(guān)S1被斷路，讓誤差電壓Vrr無(wú)法輸出至延遲時(shí)間控制單元33。所以，延遲單元21的延遲時(shí)間即保持固定值。由于在校正模式中，延遲時(shí)間控制單元33已計(jì)算出較佳的延遲時(shí)間來(lái)補(bǔ)償鎖相回路50的電路特性。因此，該鎖相回路50在操作模式時(shí)，其穩(wěn)態(tài)誤差值較低。
以上雖以實(shí)施例說(shuō)明本發(fā)明，但并不因此限定本發(fā)明的范圍，只要不脫離本發(fā)明的構(gòu)思和范圍，本領(lǐng)域技術(shù)人員可進(jìn)行各種變形或變更。例如，本發(fā)明使用單一組延遲單元，但亦可利用兩組延遲單元分別延遲參考時(shí)鐘與輸入時(shí)鐘的相位。
權(quán)利要求
1.一種具低穩(wěn)態(tài)誤差的鎖相回路，包含一延遲單元，接收一鎖相時(shí)鐘，并產(chǎn)生延遲一第一預(yù)設(shè)時(shí)間的一延遲時(shí)鐘；一相位檢測(cè)器，接收一輸入信號(hào)與所述延遲時(shí)鐘，并根據(jù)該輸入信號(hào)與延遲時(shí)鐘的相位差輸出電荷控制信號(hào)；一電荷泵，接收所述電荷控制信號(hào)，并根據(jù)該電荷控制信號(hào)輸出一控制電流；一回路濾波器，根據(jù)所述控制電流產(chǎn)生一控制電壓；以及一壓控振蕩器，根據(jù)所述控制電壓產(chǎn)生所述鎖相時(shí)鐘。
2.如權(quán)利要求1所述的具低穩(wěn)態(tài)誤差的鎖相回路，還包含一分頻器，配置于所述壓控振蕩器與所述延遲單元之間，藉以將所述鎖相時(shí)鐘分頻。
3.如權(quán)利要求1所述的具低穩(wěn)態(tài)誤差的鎖相回路，還包含一第二延遲單元，藉以將所述輸入信號(hào)延遲一第二時(shí)間后輸出至所述相位檢測(cè)器。
4.如權(quán)利要求1所述的具低穩(wěn)態(tài)誤差的鎖相回路，其中所述第一預(yù)設(shè)時(shí)間由一校正電路產(chǎn)生。
5.一種鎖相回路的延遲時(shí)間的校正電路，該鎖相回路具有一延遲單元、一相位檢測(cè)器、一電荷泵、一回路濾波器、以及一壓控振蕩器，該校正電路包含一信號(hào)發(fā)生器，根據(jù)一鎖相時(shí)鐘產(chǎn)生實(shí)質(zhì)上沒(méi)有相位差的一模擬輸入信號(hào)以及一模擬參考時(shí)鐘；所述延遲單元接收所述模擬參考時(shí)鐘，并輸出延遲一第一預(yù)設(shè)時(shí)間的一延遲時(shí)鐘；所述相位檢測(cè)器，接收所述模擬輸入信號(hào)與所述延遲時(shí)鐘，并根據(jù)該模擬輸入信號(hào)與延遲時(shí)鐘的相位差輸出電荷控制信號(hào)；所述電荷泵，接收所述電荷控制信號(hào)，并根據(jù)該電荷控制信號(hào)輸出一控制電流；一積分器，對(duì)所述控制電流積分產(chǎn)生一誤差電壓；一延遲時(shí)間控制單元，根據(jù)所述誤差電壓產(chǎn)生延遲時(shí)間控制信號(hào)來(lái)控制所述延遲單元的延遲時(shí)間；以及所述壓控振蕩器接收一參考控制電壓，并產(chǎn)生所述鎖相時(shí)鐘。
6.如權(quán)利要求5所述的鎖相回路的延遲時(shí)間的校正電路，其中所述鎖相回路還包含一分頻器，配置于所述壓控振蕩器與所述信號(hào)發(fā)生器之間，藉以將所述鎖相時(shí)鐘分頻。
7.如權(quán)利要求5所述的鎖相回路的延遲時(shí)間的校正電路，其中所述延遲時(shí)間控制單元包含一第一比較單元，比較所述誤差電壓與一第一比較電壓，并輸出一第一比較信號(hào)；一第二比較單元，比較所述誤差電壓與一第二比較電壓，并輸出一第二比較信號(hào)；以及一計(jì)數(shù)器，當(dāng)所述第一比較信號(hào)啟用時(shí)，進(jìn)行上數(shù)操作，而當(dāng)所述第二比較信號(hào)啟用時(shí)，進(jìn)行下數(shù)操作，并輸出計(jì)數(shù)值作為所述延遲時(shí)間控制信號(hào)。
8.如權(quán)利要求7所述的校正鎖相回路的校正電路，其中所述延遲單元包含一串接的觸發(fā)器，接收所述模擬參考時(shí)鐘，并產(chǎn)生多個(gè)不同延遲時(shí)間的延遲信號(hào)；以及一多路轉(zhuǎn)換器，根據(jù)所述延遲時(shí)間控制信號(hào)從所述多個(gè)不同延遲時(shí)間的延遲信號(hào)選擇一個(gè)延遲信號(hào)作為所述延遲時(shí)鐘。
9.一種具校正電路的低穩(wěn)態(tài)誤差鎖相回路，該鎖相回路包含一信號(hào)發(fā)生器，根據(jù)一鎖相時(shí)鐘產(chǎn)生實(shí)質(zhì)上無(wú)相位差的一模擬輸入信號(hào)以及一模擬參考時(shí)鐘；一第一多路轉(zhuǎn)換器，接收一輸入信號(hào)與所述模擬輸入信號(hào)，并根據(jù)一校正信號(hào)的控制，輸出所述輸入信號(hào)或所述模擬輸入信號(hào)；一第二多路轉(zhuǎn)換器，接收所述鎖相時(shí)鐘與所述模擬參考時(shí)鐘，并根據(jù)所述校正信號(hào)的控制，輸出所述鎖相時(shí)鐘或所述模擬參考時(shí)鐘；一延遲單元，接收所述第二多路轉(zhuǎn)換器的輸出信號(hào)，并輸出延遲一預(yù)設(shè)時(shí)間的一延遲時(shí)鐘；一相位檢測(cè)器，接收所述第一多路轉(zhuǎn)換器的輸出信號(hào)與第二多路轉(zhuǎn)換器的輸出信號(hào)，并根據(jù)該等信號(hào)的相位差輸出電荷控制信號(hào)；一電荷泵，接收所述電荷控制信號(hào)，并根據(jù)該電荷控制信號(hào)輸出一控制電流；一回路濾波器，根據(jù)所述控制電流產(chǎn)生一控制電壓；一第三多路轉(zhuǎn)換器，接收所述控制電壓與一參考電壓，并根據(jù)所述校正信號(hào)的控制，輸出所述控制電壓或參考電壓；一壓控振蕩器，接收所述第三多路轉(zhuǎn)換器的輸出電壓，并產(chǎn)生所述鎖相時(shí)鐘；以及一延遲時(shí)間控制單元，根據(jù)所述控制電壓調(diào)整所述延遲單元的延遲預(yù)設(shè)時(shí)間。
10.如權(quán)利要求9所述的具校正電路的低穩(wěn)態(tài)誤差鎖相回路，其中所述第一多路轉(zhuǎn)換器包含一第一開關(guān)，連接所述輸入信號(hào)與所述第一延遲單元，并于所述控制信號(hào)啟用時(shí)斷路；以及一第二開關(guān)，連接所述模擬輸入信號(hào)與所述第一延遲單元，并于所述控制信號(hào)啟用時(shí)導(dǎo)通。
11.如權(quán)利要求10所述的具校正電路的低穩(wěn)態(tài)誤差鎖相回路，其中所述第二多路轉(zhuǎn)換器包含一第三開關(guān)，連接所述鎖相時(shí)鐘與所述第二延遲單元，并于所述控制信號(hào)啟用時(shí)斷路；以及一第四開關(guān)，連接所述模擬參考時(shí)鐘與所述第二延遲單元，并于所述控制信號(hào)啟用時(shí)導(dǎo)通。
12.如權(quán)利要求11所述的具校正電路的低穩(wěn)態(tài)誤差鎖相回路，其中所述第三多路轉(zhuǎn)換器包含一第五開關(guān)，連接所述回路濾波器與所述壓控振蕩器，并于所述控制信號(hào)啟用時(shí)斷路；以及一第六開關(guān)，連接所述參考電壓與所述壓控振蕩器，并于所述控制信號(hào)啟用時(shí)導(dǎo)通。
13.如權(quán)利要求9所述的具校正電路的低穩(wěn)態(tài)誤差鎖相回路，其中所述延遲時(shí)間控制單元包含一第一比較單元，比較所述誤差電壓與一第一比較電壓，并輸出一第一比較信號(hào)；一第二比較單元，比較所述誤差電壓與一第二比較電壓，并輸出一第二比較信號(hào)；以及一計(jì)數(shù)器，當(dāng)所述第一比較信號(hào)啟用時(shí)，進(jìn)行上數(shù)操作，而當(dāng)所述第二比較信號(hào)啟用時(shí)，進(jìn)行下數(shù)操作，并輸出計(jì)數(shù)值作為所述延遲時(shí)間控制信號(hào)。
14.如權(quán)利要求13所述的具校正電路的低穩(wěn)態(tài)誤差鎖相回路，其中所述延遲單元包含一串接的觸發(fā)器，接收所述模擬鎖相時(shí)鐘，并產(chǎn)生多個(gè)不同延遲時(shí)間的延遲信號(hào)；以及一多路轉(zhuǎn)換器，根據(jù)所述延遲時(shí)間控制信號(hào)從所述多個(gè)不同延遲時(shí)間的延遲信號(hào)選擇一個(gè)延遲信號(hào)作為所述延遲鎖相時(shí)鐘。
全文摘要
一種低穩(wěn)態(tài)誤差的鎖相回路及其校正電路。該校正電路包含時(shí)鐘發(fā)生器，根據(jù)振蕩時(shí)鐘產(chǎn)生相位接近或同相位的模擬輸入信號(hào)與模擬參考時(shí)鐘；延遲單元來(lái)延遲模擬參考時(shí)鐘的相位；相位檢測(cè)器，接收模擬輸入信號(hào)與延遲單元輸出的延遲參考時(shí)鐘，并根據(jù)該等信號(hào)的相位差輸出電荷控制信號(hào)；電荷泵，接收電荷控制信號(hào)，并根據(jù)該電荷控制信號(hào)輸出控制電流；積分器，對(duì)控制電流積分產(chǎn)生誤差電壓；延遲時(shí)間控制單元，根據(jù)誤差電壓產(chǎn)生延遲單元的延遲時(shí)間控制信號(hào)；及壓控振蕩器接收參考控制電壓，并產(chǎn)生所述振蕩時(shí)鐘。該低穩(wěn)態(tài)誤差的鎖相回路是利用延遲單元延遲輸入信號(hào)的相位或參考時(shí)鐘的相位，藉以補(bǔ)償該鎖相回路的電路特性，并降低鎖相回路的穩(wěn)態(tài)誤差。
文檔編號(hào)H03L7/085GK1494217SQ0214793
公開日2004年5月5日 申請(qǐng)日期2002年10月30日 優(yōu)先權(quán)日2002年10月30日
發(fā)明者陳志成, 徐哲祥 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司