專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別是涉及邏輯電路。
圖11是示出現(xiàn)有的動態(tài)型的半導(dǎo)體集成電路的例子的電路圖。圖11的電路具備PMOS晶體管2101、2102和輸入電路2120以及輸出電路2130。輸入電路2120具備NMOS晶體管2121、2122，輸出電路2130具備PMOS晶體管2131和NMOS晶體管2132。圖11的電路是求輸入信號VI1及VI2的邏輯和輸出的電路。
時鐘信號CLK處于“L”(低邏輯電平)的期間是予充電期間。在該期間中，PMOS晶體管2101導(dǎo)通、對節(jié)點(diǎn)N211予充電。輸入信號VI1、VI2繼續(xù)“L”狀態(tài)。
時鐘信號CLK處于“H”(高邏輯電平)的期間是評價期間。在該期間中，輸入信號VI1及VI2為有效的。當(dāng)輸入信號VI1及VI2中的任何一個成為“H”時，節(jié)點(diǎn)N211被放電，輸出信號V21成為“H”。如果輸入信號VI1及VI2同時是“L”，節(jié)點(diǎn)N211不被放電，輸出信號V21是“L”。這時，PMOS晶體管2102導(dǎo)通，節(jié)點(diǎn)N211的電位保持在“H”。
圖12是示出現(xiàn)有的靜態(tài)型半導(dǎo)體集成電路的例子的電路圖。圖12的電路是作為將倒相器2級串聯(lián)連接的緩沖電路工作的。圖12的電路具備具有PMOS晶體管2231和NMOS晶體管2232的倒相器以及具有PMOS晶體管2281和NMOS晶體管2282的倒相器。
在評價期間即使輸入信號VI1、VI2同時是“L”，在NMOS晶體管2121、2122上流通亞閾值電流。這時，電流從電源通過PMOS晶體管2102和NMOS晶體管2121或者2122流向地線。這時，節(jié)點(diǎn)N211的電位成為僅比電源電位VDD低的電壓Vd的值。
這里，如果電壓Vd比PMOS晶體管2131的閾值電壓Vt(晶體管從截止?fàn)顟B(tài)轉(zhuǎn)換到導(dǎo)通狀態(tài)時、它的柵—源極間的電壓)還小時，PMOS晶體管2131截止、NMOS晶體管2132導(dǎo)通，輸出信號V21成為“L”。這時的輸出信號V21的電位成為比接地電位VSS還高的值。設(shè)PMOS晶體管2131的電阻值為R2131、NMOS晶體管2132的電阻值為r2132時，輸出信號V21的電位從接地電位VSS的漂移Vdo成為VDD*r2132/(R2131+r2132)。
還有，如果電壓Vd比PMOS晶體管2131的閾值電壓Vt還大時，該晶體管就導(dǎo)通。由于PMOS晶體管2131和NMOS晶體管2132同時導(dǎo)通，除輸出成為不定外，在這些晶體管中流過大的穿透電流。
即使在予充電期間，當(dāng)在NMOS晶體管2121、2122上流通亞閾值電流時，由于節(jié)點(diǎn)N211的電位比電源電位VDD小，就產(chǎn)生同樣的情況。
由于亞閾值電流具有隨晶體管的柵—源極間的電壓Vgs成指數(shù)函數(shù)增加的性質(zhì)，在PMOS晶體管2131的柵—源極間電壓Vgs是Vd的情況下，與Vgs＝0時相比，在該晶體管上流通大的電流，輸出信號V21的電位的漂移Vdo成為大的值。
這樣，當(dāng)不能忽略亞閾值電流的情況下，輸出信號V21的電位漂移，即輸出的DC噪音成為不能忽略程度的大小。特別是，當(dāng)輸出信號中包含的DC噪音比輸入信號中包含的DC噪音大的情況下，DC噪音被放大了。
關(guān)于這種現(xiàn)象，被記述在文獻(xiàn)Atila Alvandpour et.al.，2001 Syposiumon VLSI Circuits Digest of Technical Paper 3-4，“A CondtionalKeeper for sub-0.13μ Wide Dynamic Gates”中。
當(dāng)將包含在輸入信號中的DC噪音放大輸出那樣的電路多個串聯(lián)連接時，DC噪音逐漸變大，最終電路產(chǎn)生誤動作。還有，即使在電路不放大DC噪音的情況下，當(dāng)電壓Vd或者輸出信號V21的電位的漂移Vdo成為大值時，由于在電源和地線之間流通的漏泄電流成指數(shù)函數(shù)的增大，存在晶體管截止時的電力消耗變大的問題。
即使在圖12所示的結(jié)構(gòu)的靜態(tài)電路中，當(dāng)晶體管截止時流通的亞閾值電流與晶體管導(dǎo)通時流通的漏電流相比不能忽略時，也存在同樣的問題。
即，由于在PMOS晶體管2231上流通亞閾值電流，即使輸入信號V1是“H”，節(jié)點(diǎn)N221的電位也變的比接地電位VSS高。由此，輸出信號V22的電位成為比電源電位VDD低的值。即，在輸出信號V22上包含DC噪音。當(dāng)輸出信號中包含的DC噪音比輸入信號中包含的DC噪音大的情況下，DC噪音被放大。仍然是，當(dāng)將包含在輸入信號中的DC噪音放大輸出那樣的電路多個串聯(lián)連接時，電路產(chǎn)生誤動作。
本發(fā)明的目的是提供輸出DC噪音少的信號的半導(dǎo)體集成電路。
為了解決上述課題，本發(fā)明1的發(fā)明是，作為半導(dǎo)體集成電路具備根據(jù)時鐘信號使第1節(jié)點(diǎn)成為第1邏輯電平的第1晶體管；根據(jù)輸入信號使上述第1節(jié)點(diǎn)成為與上述第1邏輯電平不同的第2邏輯電平的輸入電路；當(dāng)上述第1節(jié)點(diǎn)成為上述第1邏輯電平時，使第2節(jié)點(diǎn)成為上述第1邏輯電平的第2晶體管；連接在上述第1節(jié)點(diǎn)和上述第2節(jié)點(diǎn)之間，當(dāng)上述第1節(jié)點(diǎn)是上述第1邏輯電平時電阻值變大，是所述第2邏輯電平時電阻值變小的第1電阻元件；將上述第2節(jié)點(diǎn)作為輸入，控制輸出節(jié)點(diǎn)是否成為上述第1邏輯電平的第1驅(qū)動晶體管；輸入與上述第1節(jié)點(diǎn)同一邏輯電平的信號，控制上述輸出節(jié)點(diǎn)是否成為第2邏輯電平的第2驅(qū)動晶體管。
根據(jù)本發(fā)明1的發(fā)明，由于具備第1電阻元件，當(dāng)?shù)?驅(qū)動晶體管截止時，能夠使該晶體管的柵-源極間電壓的絕對值減小。由此，在與時鐘同步動作的動態(tài)電路中，由于能夠削減第1驅(qū)動晶體管的亞閾值電流，能夠減小包含在輸出信號中的DC噪音。
還有，本發(fā)明2的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，上述第2晶體管根據(jù)上述時鐘信號使上述第2節(jié)點(diǎn)成為上述第1邏輯電平。
還有，本發(fā)明3的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述第1節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器，上述第2晶體管將上述倒相器的輸出信號作為輸入，當(dāng)上述第1節(jié)點(diǎn)是上述第1邏輯電平時，使上述第2節(jié)點(diǎn)成為上述第1邏輯電平。
還有，本發(fā)明4的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述輸出節(jié)點(diǎn)作為輸入，當(dāng)上述輸出節(jié)點(diǎn)是上述第2邏輯電平時，使上述第2節(jié)點(diǎn)成為上述第1邏輯電平的第3晶體管。
還有，本發(fā)明5的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述輸出節(jié)點(diǎn)作為輸入，當(dāng)上述輸出節(jié)點(diǎn)是上述第2邏輯電平時，使上述第1節(jié)點(diǎn)成為上述第1邏輯電平的第3晶體管。
還有，本發(fā)明6的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述第1節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器；以及將上述倒相器的輸出信號作為輸入，當(dāng)上述第1節(jié)點(diǎn)是上述第1邏輯電平時，維持所述第1節(jié)點(diǎn)的邏輯電平那樣動作的第3晶體管。
還有，本發(fā)明7的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述第1節(jié)點(diǎn)作為輸入，控制是否使輸出節(jié)點(diǎn)成為上述第1邏輯電平的第3驅(qū)動晶體管。
還有，本發(fā)明8的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，上述第1電阻元件是連接在柵和漏極之間的晶體管。
還有，本發(fā)明9的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述第1節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器；以上述倒相器的輸出信號作為輸入，當(dāng)上述第1節(jié)點(diǎn)是上述第2邏輯電平時使上述第3節(jié)點(diǎn)成為上述第2邏輯電平的第3晶體管；連接在上述第1節(jié)點(diǎn)和上述第3節(jié)點(diǎn)之間，當(dāng)上述第1節(jié)點(diǎn)是上述第1邏輯電平時電阻值變小、是上述第2邏輯電平時電阻值變大的第2電阻元件，上述第2驅(qū)動晶體管以上述第3節(jié)點(diǎn)作為輸入。
根據(jù)本發(fā)明9的發(fā)明，由于具備第2電阻元件，當(dāng)?shù)?驅(qū)動晶體管截止時，能夠減小該晶體管的柵-漏極間電壓的絕對值。由此，由于能夠削減第2驅(qū)動晶體管的亞閾值電流，能夠減小包含在輸出信號中的DC噪音。
還有，本發(fā)明10的發(fā)明是，在本發(fā)明9所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述第1節(jié)點(diǎn)作為輸入，控制是否使輸出節(jié)點(diǎn)成為上述第2邏輯電平的第3驅(qū)動晶體管。
還有，本發(fā)明11的發(fā)明是，在本發(fā)明9所述的半導(dǎo)體集成電路中，上述第2電阻元件是連接在柵-漏極間的晶體管。
還有，本發(fā)明12的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述時鐘信號作為輸入，與上述輸入電路串聯(lián)連接，當(dāng)上述時鐘信號是上述第1邏輯電平時導(dǎo)通的第3晶體管。
還有，本發(fā)明13的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，上述第1邏輯電平是高邏輯電平，上述第2邏輯電平是低邏輯電平。
還有，本發(fā)明14的發(fā)明是，在本發(fā)明1所述的半導(dǎo)體集成電路中，上述第1邏輯電平是低邏輯電平，上述第2邏輯電平是高邏輯電平。
還有，本發(fā)明15的發(fā)明是具備多個本發(fā)明1所述的半導(dǎo)體集成電路，上述多個半導(dǎo)體集成電路的上述第1及第2驅(qū)動晶體管構(gòu)成一個邏輯電路。
還有，本發(fā)明16的發(fā)明，作為半導(dǎo)體集成電路具備當(dāng)輸入節(jié)點(diǎn)是第1邏輯電平時，使第1節(jié)點(diǎn)成為上述第1邏輯電平的第1晶體管；連接在上述輸入節(jié)點(diǎn)和上述第1節(jié)點(diǎn)之間，當(dāng)上述輸入節(jié)點(diǎn)是上述第1邏輯電平時電阻值變大，是與上述第1邏輯電平不同的第2邏輯電平時電阻值變小的第1電阻元件；將上述第1節(jié)點(diǎn)作為輸入、控制是否使輸出節(jié)點(diǎn)成為上述第1邏輯電平的第1驅(qū)動晶體管；以及將與上述輸入節(jié)點(diǎn)同一邏輯電平的信號作為輸入、控制是否使上述輸出節(jié)點(diǎn)成為上述第2邏輯電平的第2驅(qū)動晶體管。
根據(jù)本發(fā)明16的發(fā)明，由于具備第1電阻元件，當(dāng)?shù)?驅(qū)動晶體管截止時，能夠使該晶體管的柵-源極間電壓的絕對值減小。由此，由于能夠削減第1驅(qū)動晶體管的亞閾值電流，能夠減小包含在輸出信號中的DC噪音。
還有，本發(fā)明17的發(fā)明是，在本發(fā)明16所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述輸入節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器，上述第1晶體管將上述倒相器的輸出信號作為輸入，當(dāng)上述輸入節(jié)點(diǎn)是上述第1邏輯電平時使上述第1節(jié)點(diǎn)成為上述第1邏輯電平。
還有，本發(fā)明18的發(fā)明是，在本發(fā)明16所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述輸入節(jié)點(diǎn)作為輸入，控制是否使上述輸出節(jié)點(diǎn)成為上述第1邏輯電平的第3驅(qū)動晶體管。
還有，本發(fā)明19的發(fā)明是，在本發(fā)明16所述的半導(dǎo)體集成電路中，上述第1電阻元件是連接在柵和漏極間的晶體管。
還有，本發(fā)明20的發(fā)明是，在本發(fā)明16所述的半導(dǎo)體集成電路中，進(jìn)一步具備將上述輸入節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器；將上述倒相器的輸出信號作為輸入，當(dāng)上述輸入節(jié)點(diǎn)是上述第2邏輯電平時使第2節(jié)點(diǎn)成為上述第2邏輯電平的第2晶體管；以及連接在上述輸入節(jié)點(diǎn)和上述第2節(jié)點(diǎn)間，當(dāng)上述輸入節(jié)點(diǎn)是上述第1邏輯電平時電阻值減小、是上述第2邏輯電平時電阻值變大的第2電阻元件，上述第2驅(qū)動晶體管以上述第2節(jié)點(diǎn)作為輸入。
還有，本發(fā)明21的發(fā)明是，在本發(fā)明20所述的半導(dǎo)體集成電路中，進(jìn)一步具備以上述輸入節(jié)點(diǎn)作為輸入，控制是否使上述輸出節(jié)點(diǎn)成為上述第2邏輯電平的第3驅(qū)動晶體管。
還有，本發(fā)明22的發(fā)明是，在本發(fā)明20所述的半導(dǎo)體集成電路中，上述第2電阻元件是連接在柵極和漏極之間的晶體管。
還有，本發(fā)明23的發(fā)明是，在本發(fā)明16所述的半導(dǎo)體集成電路中，上述第1邏輯電平是高邏輯電平，上述第2邏輯電平是低邏輯電平。
還有，本發(fā)明24的發(fā)明是，在本發(fā)明16所述的半導(dǎo)體集成電路中，上述第1邏輯電平是低邏輯電平，上述第2邏輯電平是高邏輯電平。
還有，本發(fā)明25的發(fā)明是，具備多個本發(fā)明16所述的半導(dǎo)體集成電路，上述多個半導(dǎo)體集成電路的上述第1及第2驅(qū)動晶體管構(gòu)成一個邏輯電路。
圖2是與本發(fā)明的第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖3是與本發(fā)明的第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖4是與本發(fā)明的第4實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖5是與本發(fā)明的第5實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖6是與本發(fā)明的第6實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖7是與本發(fā)明的第7實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖8是與本發(fā)明的第8實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖9是與本發(fā)明的第9實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖10是與本發(fā)明的第10實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖11是示出現(xiàn)有的動態(tài)型半導(dǎo)體集成電路的例子的電路圖。
圖12是示出現(xiàn)有的靜態(tài)型半導(dǎo)體集成電路的例子的電路圖。
符號說明101、201、301、401、501、601、701、751-PMOS晶體管(第1晶體管)；102、202、302、402、502、602、702、752-PMOS晶體管(第3晶體管)；105、205、305、405、505、605、705、755、805、905、1005、1055-PMOS晶體管(第1電阻元件)；306、506、806、906、1006、1056-NMOS晶體管(第2電阻元件)；107、207、307、407、507、607、707、757-PMOS晶體管(第2晶體管)；115、315、415、615、715、765-PMOS晶體管(第3晶體管)；120、220、320、420、520、620、720、770-輸入電路；131、231、331、431、531、631、731、781、831、931、1031、1081-PMOS晶體管(第1驅(qū)動晶體管)132、232、332、432、532、632、732、782、832、932、1032、1082-NMOS晶體管(第2驅(qū)動晶體管)；240、340、540、740、790、840、940、1040、1090-倒相器；308、508-NMOS晶體管(第3晶體管)；413、513、913-PMOS晶體管(第3驅(qū)動晶體管)；514、914-NMOS晶體管(第3驅(qū)動晶體管)；617-NMOS晶體管(第3晶體管)；807、907、1007、1057-PMOS晶體管(第1晶體管)；808、908、1008、1058-NMOS晶體管(第2晶體管)。
(第1實(shí)施方式)圖1是與本發(fā)明的第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖1的半導(dǎo)體集成電路具備PMOS晶體管(p型MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管))101、102、105、107、115、輸入電路120以及輸出電路130。輸入電路120具備NMOS晶體管(n型MOSFET)121、122。輸出電路130具備PMOS晶體管131和NMOS晶體管132。PMOS晶體管101、107分別作為第1及第2晶體管動作。PMOS晶體管131及NMOS晶體管132分別作為第1及第2驅(qū)動晶體管動作。
在PMOS晶體管101的源極上給予電源電位VDD，在柵極上給予時鐘信號CLK。PMOS晶體管101的漏極是第1節(jié)點(diǎn)N11。當(dāng)時鐘信號CLK處于低邏輯電平(以下，寫作“L”)時，PMOS晶體管101導(dǎo)通，使第1節(jié)點(diǎn)N11予充電到電源電位VDD附近的電位。當(dāng)被予充電時，節(jié)點(diǎn)N11的電位成為高邏輯電平(以下，寫作“H”)。這里，高邏輯電平作為第1邏輯電平，低邏輯電平作為第2邏輯電平。
在NMOS晶體管121的源極上給予接地電位VSS，在柵極上給予輸入信號VI1。在NMOS晶體管122的源極上給予接地電位VSS，在柵極上給予輸入信號VI2。NMOS晶體管121、122的漏極連接在第1節(jié)點(diǎn)N11上。僅僅當(dāng)時鐘信號CLK為“H”時，輸入信號VI1、VI2成為有源狀態(tài)，當(dāng)時鐘信號CLK是“L”時，輸入信號VI1、VI2是被固定在“L”的信號。當(dāng)輸入信號VI1、VI2處于“H”時，NMOS晶體管121、122分別將第1節(jié)點(diǎn)N11放電到接地電位VSS附近的電位(即、“L”)。即、輸入電路120作為OR電路動作。
PMOS晶體管102是驅(qū)動能力(飽和電流量)小的PMOS晶體管，在它的柵極上給予圖1的電路的輸出信號V1，在源極上給予電源電位VDD。PMOS晶體管102的漏極連接在節(jié)點(diǎn)N11上。當(dāng)輸出信號V1是“L”時，PMOS晶體管102將節(jié)點(diǎn)N11予充電到電源電位VDD附近的電位(即、“H”)。
當(dāng)NMOS晶體管121、122同時截止時，PMOS晶體管102將節(jié)點(diǎn)N11維持在電源電位VDD附近的電位上。另一方面，當(dāng)NMOS晶體管121、122中至少一方導(dǎo)通時，為了能夠在規(guī)定的時間內(nèi)將節(jié)點(diǎn)N11放電到接地電位VSS附近的電位上，PMOS晶體管102的驅(qū)動能力調(diào)整到NMOS晶體管121、122的驅(qū)動能力的1/10程度以下。
在PMOS晶體管107的源極上給予電源電位VDD，在柵極上給予時鐘信號CLK。PMOS晶體管107的漏極成為第2節(jié)點(diǎn)N12。當(dāng)時鐘信號CLK是“L”時，PMOS晶體管107將節(jié)點(diǎn)N12予充電到電源電位VDD附近的電位。第1及第2節(jié)點(diǎn)N11、N12也稱為予充電線。
PMOS晶體管105的柵極和漏極連接在節(jié)點(diǎn)N11上，源極連接在PMOS晶體管107的漏極上，即、節(jié)點(diǎn)N12上。當(dāng)節(jié)點(diǎn)N11是接地電位VSS附近的電位時，PMOS晶體管105截止，源極和漏極之間導(dǎo)通。由于源極和漏極之間的電阻變小，節(jié)點(diǎn)N11的電位被傳遞到節(jié)點(diǎn)N12上。這時，節(jié)點(diǎn)N12的電位升高到比節(jié)點(diǎn)N11的電位高的電壓Vtp1程度。這里，電壓Vtp1是PMOS晶體管105的閾值電壓。當(dāng)節(jié)點(diǎn)N11是電源電位VDD附近的電位時，PMOS晶體管105截止，源極和漏極之間成為非導(dǎo)通。即，源極和漏極之間的電阻變大。這樣，PMOS晶體管105作為連接在第1節(jié)點(diǎn)N11和第2節(jié)點(diǎn)N12之間的電阻元件動作。
PMOS晶體管115是驅(qū)動能力(飽和電流量)小的PMOS晶體管，在它的柵極上給予輸出信號V1，源極上給予電源電位VDD。PMOS晶體管115的漏極連接在節(jié)點(diǎn)N12上，當(dāng)輸出信號V1是“L”時，PMOS晶體管115將節(jié)點(diǎn)N12予充電到電源電位VDD附近的電位。
當(dāng)PMOS晶體管105是非導(dǎo)通時，PMOS晶體管115將第2節(jié)點(diǎn)N12維持在電源電位VDD附近的電位。另一方面，當(dāng)NMOS晶體管121、122中的至少一方和PMOS晶體管105同時導(dǎo)通時，為了能夠在規(guī)定的時間內(nèi)將節(jié)點(diǎn)N12放電到接地電位VSS附近的電位上，PMOS晶體管115的驅(qū)動能力調(diào)整到NMOS晶體管121、122及PMOS晶體管105的驅(qū)動能力的1/10程度以下。
在PMOS晶體管131的源極上給予電源電位VDD，在柵極上連接節(jié)點(diǎn)N12。在PMOS晶體管131的漏極上連接NMOS晶體管132的漏極。PMOS晶體管131的漏極成為輸出節(jié)點(diǎn)，輸出輸出信號V1。當(dāng)節(jié)點(diǎn)N12是接地電位VSS附近的電位時，PMOS晶體管131的源極和漏極之間導(dǎo)通，使輸出信號V1成為“H”。
在NMOS晶體管132的源極上給予接地電位VSS，在柵極上連接PMOS晶體管的101的漏極，即、節(jié)點(diǎn)N11。當(dāng)節(jié)點(diǎn)N11是電源電位VDD附近的電位時，NMOS晶體管132的源極和漏極之間導(dǎo)通，使輸出信號V1成為“L”。
以下，說明圖1的半導(dǎo)體集成電路的動作。圖1的半導(dǎo)體集成電路是動態(tài)電路的一種，時鐘信號CLK是“L”期間稱為予充電期間，“H”期間稱為評價期間。圖1的半導(dǎo)體集成電路在評價期間將成為有源的輸入信號VI1、VI2的邏輯和作為輸出信號V1輸出。
首先，詳細(xì)的說明在予充電期間圖1的半導(dǎo)體集成電路的動作。在予充電期間，由于時鐘信號CLK是“L”，PMOS晶體管101導(dǎo)通。在該期間，由于輸入信號VI1、VI2被固定在“L”，NMOS晶體管121、122截止。于是，由于節(jié)點(diǎn)N11被予充電到電源電位VDD附近的電位，PMOS晶體管105截止。在予充電期間，由于PMOS晶體管107也導(dǎo)通，節(jié)點(diǎn)N12被予充電到電源電位VDD附近的電位上。
由于節(jié)點(diǎn)N11和節(jié)點(diǎn)N12同時成為電源電位VDD附近的電位，PMOS晶體管131截止，NMOS晶體管132導(dǎo)通。因此，輸出信號V1成為“L”。這時，PMOS晶體管102、115也導(dǎo)通。
但是，盡管NMOS晶體管121、122及PMOS晶體管105為截止，這些晶體管的源極—漏極之間流通亞閾值電流。這時流通的電流中，有從PMOS晶體管101、102流向NMOS晶體管121、122的電流和從PMOS晶體管107、115經(jīng)由PMOS晶體管105流向NMOS晶體管121、122的電流。因此，在予充電期間節(jié)點(diǎn)N11、N12的各自的電位VP11、VP12都成為比電源電位VDD小的值。
這時，節(jié)點(diǎn)N12的電位VP12比節(jié)點(diǎn)N11的電位VP11僅僅高(VDD-VP11)*R105/(RP+R105)。PMOS晶體管107及115，如圖1所示是源極相互之間連接以及漏極相互之間連接。電阻值RP是這樣地PMOS晶體管107及115并聯(lián)連接電路的電阻值，是這些晶體管同時導(dǎo)通時的值。即，當(dāng)PMOS晶體管107、115的各自導(dǎo)通時的源極-漏極間電阻值為r107、r115時，是RP＝r107*r115/(r107+r115)。電阻值R105是當(dāng)PMOS晶體管105截止時的它的源極-漏極間的電阻值。
由于能夠容易地使電阻值R105成為比電阻值RP還大的電阻值，能夠使PMOS晶體管131的柵極的電位成為比將該柵極直接連接到節(jié)點(diǎn)N11的情況下更接近電源電位VDD的電位。因此，能夠減少PMOS晶體管131的亞閾值電流。
一般說，PMOS晶體管截止時的亞閾值電流對源極-漏極間電壓Vgs成指數(shù)函數(shù)的變化。即，由于源極-漏極間電流是Ids＝Isa*EXP(Vgs/n*Ur)*(1-EXP(-Vgs/Ur))，即使使柵極電位稍微接近電源電位VDD，也能有效地減少亞閾值電流(Ur＝kT/q，n＝(1+Cd/Cox)，k波耳茲曼常數(shù)，T絕對溫度，q電子電荷，Cd耗盡層電容，Cox柵電容)。
換句話說，與將PMOS晶體管131直接連接到節(jié)點(diǎn)N11的情況相比，能夠使PMOS晶體管131截止時的源極-漏極間的電阻值R131升高。當(dāng)將NMOS晶體管132的截止時的源極-漏極間的電阻值設(shè)為r132時，由于輸出信號V1的電位是VDD*r132/(R131+r132)，根據(jù)圖1的電路，能夠使輸出信號V1的電位更接近接地電位VSS。即，能夠降低在輸出信號V1中的DC噪音。
其次，詳細(xì)說明在評價期間的圖1的半導(dǎo)體集成電路的動作。在評價期間，由于時鐘信號CLK是“H”，PMOS晶體管101、107截止。由于在予充電期間輸出信號V1是“L”，PMOS晶體管102、115導(dǎo)通，節(jié)點(diǎn)N11被PMOS晶體管102弱予充電，節(jié)點(diǎn)N12被PMOS晶體管115弱予充電。
在評價期間，輸入信號VI1、VI2成為有源狀態(tài)。在輸入信號VI1、VI2同時是“L”的情況下，NMOS晶體管121、122的任何一個都截止。由于節(jié)點(diǎn)N11被PMOS晶體管102弱予充電，保持在電源電位VDD附近的電位。由于節(jié)點(diǎn)N11的電位高，PMOS晶體管105截止。由于節(jié)點(diǎn)N12被PMOS晶體管115弱予充電，保持在電源電位VDD附近的電位。
由于節(jié)點(diǎn)N11、N12的任何一個都是電源電位VDD附近的電位，PMOS晶體管131截止、NMOS晶體管132導(dǎo)通，輸出信號V1成為“L”。因此，PMOS晶體管102、115的任何一個都維持導(dǎo)通狀態(tài)原樣。
但是，盡管NMOS晶體管121、122是截止，在這些晶體管的漏極-源極之間流通亞閾值電流。還有，盡管PMOS晶體管101、107、105為截止，在這些晶體管的漏極-源極之間流過亞閾值電流。
在這時流通的電流中，有從PMOS晶體管101、102流向NMOS晶體管121、122的電流和從PMOS晶體管107、115經(jīng)由PMOS晶體管105流向NMOS晶體管121、122的電流。為此，節(jié)點(diǎn)N11、N12的各自的電位VE11、VE12任何一個都成為比電源電位VDD小的值。
這時，節(jié)點(diǎn)N12的電位VE12比節(jié)點(diǎn)N11的電位VE11僅高(VDD-VE11)*R105/(RE1+R105)。這里，電阻值RE1是如圖1所示的PMOS晶體管107及115并聯(lián)連接的電路的電阻值，是僅僅PMOS晶體管115導(dǎo)通時的值。即、設(shè)PMOS晶體管107截止時的電阻值為R107時，RE1＝R107*r115/(R107+r115)。
由于能夠容易的使電阻值R105成為比電阻值RE1大的電阻值，能夠使PMOS晶體管131的柵極的電位比將該柵極直接連接到節(jié)點(diǎn)N11上的情況下更接近電源電位VDD的電位。因此，能夠削減PMOS晶體管131的亞閾值電流。
換句話說，與將PMOS晶體管131的柵極直接連接到節(jié)點(diǎn)N11的情況相比，能夠升高PMOS晶體管131截止時的源極-漏極間的電阻值R131。因此，采用圖1的電路時，能夠使輸出信號V1的電位更接近接地電位VSS。即，能夠降低輸出信號V1中的DC噪音。
在評價期間，當(dāng)輸入信號VI1、VI2同時成為“H”的情況下，NMOS晶體管121、122的任何一個都導(dǎo)通。雖然PMOS晶體管102是導(dǎo)通的，由于流通電流的能力小，節(jié)點(diǎn)N11由NMOS晶體管121、122放電到接地電位VSS附近的電位。由于節(jié)點(diǎn)N11的電位成為接地電位附近的低電位，PMOS晶體管105導(dǎo)通。雖然PMOS晶體管115是導(dǎo)通的，由于流通電流的能力小，節(jié)點(diǎn)N12被放電。節(jié)點(diǎn)N12的電位成為比節(jié)點(diǎn)N11的電位高PMOS晶體管105的閾值電壓Vtp1程度的電位。
由于節(jié)點(diǎn)N11、N12的電位任何一個都是“L”，PMOS晶體管131導(dǎo)通，NMOS晶體管132截止，輸出信號V1成為“H”。由此，PMOS晶體管102、115截止，節(jié)點(diǎn)N11、N12的電位更進(jìn)一步下降成為穩(wěn)定狀態(tài)。由于PMOS晶體管131的柵極電位稍稍高，雖然該晶體管的驅(qū)動能力小，也不是特別大的問題。
雖然是就輸入信號VI1、VI2同時成為“H”的情況進(jìn)行了說明，由于輸入信號VI1、VI2中僅僅任何一個一方是“H”的情況是幾乎同樣的，省略那種情況的說明。
如上所述，圖1的半導(dǎo)體集成電路是當(dāng)時鐘信號CLK是“L”的期間是予充電期間，時鐘信號CLK是“H”的期間是評價期間的動態(tài)電路的一種，在評價期間中，成為有源的輸入信號VI1、VI2的邏輯和作為輸出信號V1輸出。
將輸出節(jié)點(diǎn)驅(qū)動到“H”的PMOS晶體管131的柵極不是連接在節(jié)點(diǎn)N11上，而是連接在節(jié)點(diǎn)N12上。在節(jié)點(diǎn)N11及節(jié)點(diǎn)N12之間連接PMOS晶體管105，當(dāng)節(jié)點(diǎn)N11是電源電位VDD附近的電位，即、是高邏輯電平“H”時，PMOS晶體管105截止(源極-漏極間成為高電阻)。當(dāng)輸入信號VI1及VI2是“L”時，在這些信號上重疊DC噪音時，NMOS晶體管121或者122為導(dǎo)通，節(jié)點(diǎn)N11的電位下降。即使是這種情況，由于能夠使節(jié)點(diǎn)N12的電位比節(jié)點(diǎn)N11的電位還高，能夠保持PMOS晶體管131的截止?fàn)顟B(tài)。
這樣，采用圖1的電路時，當(dāng)輸出信號V1成為“L”的情況下，由于能夠減少成為截止?fàn)顟B(tài)的PMOS晶體管131的亞閾值電流，能夠降低重疊在輸出信號上的DC噪音，即、降低對規(guī)定的邏輯電平的輸出信號的漂移。還有，即使在輸入信號中包含DC噪音的情況下，也能夠輸出DC噪音少的信號。因此，能夠提供比現(xiàn)有的動態(tài)電路在輸出電路中的漏極泄電流小、耐DC噪音強(qiáng)的半導(dǎo)體集成電路。特別是，將邏輯電路多級串聯(lián)連接的情況下，采用圖1所示的半導(dǎo)體集成電路，更難因受DC噪音的影響產(chǎn)生誤動作。
還有，采用圖1的電路，由于即使是時鐘信號停止時，也能夠減少輸出電路的漏泄電流，能夠抑制待機(jī)時的電力消耗。
此外，作為電阻元件，就使用將柵極及漏極連接在節(jié)點(diǎn)N11上、將源極連接在節(jié)點(diǎn)N12上的PMOS晶體管105的情況進(jìn)行了說明。同樣地，如果是當(dāng)節(jié)點(diǎn)N11的電位是電源電位VDD附近的電位，即、是“H”時成為高電阻狀態(tài)，該節(jié)點(diǎn)的電位是接地電位VSS附近的電位，即、是“L”時成為低電阻狀態(tài)那樣的元件，也可以使用其它的元件代替PMOS晶體管105。
還有，也可以不具備分別予充電節(jié)點(diǎn)N11、N12的PMOS晶體管102及115中的任何一方或者兩方都不具備。
(第2實(shí)施方式)圖2是與本發(fā)明的第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖2的半導(dǎo)體集成電路是在圖1的半導(dǎo)體集成電路中，進(jìn)一步具備倒相器240、不具備PMOS晶體管115的半導(dǎo)體集成電路。在圖2中，PMOS晶體管201、202、205、207、231分別與圖1的PMOS晶體管101、102、105、107、131相同。輸入電路220及NMOS晶體管232分別與圖1的輸入電路120及NMOS晶體管132相同。還有，第1及第2節(jié)點(diǎn)N21、N22分別與圖1的節(jié)點(diǎn)N11、N12對應(yīng)。PMOS晶體管205作為電阻元件動作。
倒相器240具備PMOS晶體管241和NMOS晶體管242。PMOS晶體管241的源極連接在電源電位VDD上，漏極連接在NMOS晶體管242的漏極上，柵極連接在節(jié)點(diǎn)N21上。NMOS晶體管242的源極連接接地電位VSS、柵極連接節(jié)點(diǎn)N21。PMOS晶體管241的漏極成為倒相器240的輸出節(jié)點(diǎn)。PMOS晶體管207的柵極上不輸入時鐘信號CLK，輸入倒相器240的輸出信號。
其次，說明在予充電期間的圖2的半導(dǎo)體集成電路的動作。在予充電期間中，由于時鐘信號CLK是“L”，PMOS晶體管201導(dǎo)通。在該期間，由于輸入信號VI1、VI2固定為“L”，NMOS晶體管221、222截止。于是，由于節(jié)點(diǎn)N21被予充電到電源電位VDD附近的電位(即、“H”)，PMOS晶體管205截止。
當(dāng)節(jié)點(diǎn)N21是“H”時，由于倒相器240的輸出信號是“L”，PMOS晶體管207導(dǎo)通，將節(jié)點(diǎn)N22予充電到電源電位VDD附近的電位。
由于節(jié)點(diǎn)N21和節(jié)點(diǎn)N22同時成為電源電位VDD附近的電位，輸出信號V2成為“L”。這時，PMOS晶體管202也導(dǎo)通。在這時流通的亞閾值電流中，有從PMOS晶體管201、202流向NMOS晶體管221、222的電流和從PMOS晶體管207經(jīng)由PMOS晶體管205流向NMOS晶體管221、222的電流。由此，在予充電期間的節(jié)點(diǎn)N21、N22的各自的電位VP21、VP22任何一個都成為比電源電位VDD小的值。
這時，節(jié)點(diǎn)N22的電位VP22比節(jié)點(diǎn)N21的電位VP21僅高(VDD-VP21)*R205/(r207+R205)。這里，電阻值r207是PMOS晶體管207導(dǎo)通時它的源極-漏極間的電阻值，電阻值R205是當(dāng)PMOS晶體管205截止時它的源極-漏極間的電阻值。
由于能夠容易地使電阻值R205成為比電阻值r207大的電阻值，能夠使PMOS晶體管231的柵極的電位比將該節(jié)點(diǎn)直接連接到節(jié)點(diǎn)N21上的情況下更接近電源電位VDD。因此，能夠減少PMOS晶體管231的亞閾值電流，由于能夠使該晶體管的源極-漏極間的電阻值變大，能夠使輸出信號V2的電位更接近接地電位VSS。即，按照圖2的電路，能夠減少輸出信號V2中的DC噪音。
其次，說明在評價期間的圖2的半導(dǎo)體集成電路的動作。在評價期間，由于時鐘信號CLK是“H”，PMOS晶體管201截止。由于在予充電期間輸出信號V2是“L”，PMOS晶體管202為導(dǎo)通，節(jié)點(diǎn)N21由PMOS晶體管202被弱予充電。
在評價期間，輸入信號VI1、VI2成為有源狀態(tài)。當(dāng)輸入信號VI1、VI2同時是“L”的情況下，NMOS晶體管221、222任何一個都截止。由于節(jié)點(diǎn)N21由PMOS晶體管202被弱予充電，保持電源電位VDD附近的電位。由于節(jié)點(diǎn)N21的電位高，PMOS晶體管205截止。由于節(jié)點(diǎn)N22由PMOS晶體管207被予充電，保持電源電位VDD附近的電位。
由于節(jié)點(diǎn)N21、N22任何一個都是電源電位VDD附近的電位，PMOS晶體管231截止，NMOS晶體管232導(dǎo)通，輸出信號V2成為“L”。因此，PMOS晶體管202仍舊導(dǎo)通。這時流通的亞閾值電流中有從PMOS晶體管201、202流向NMOS晶體管221、222的電流和從PMOS晶體管207經(jīng)由PMOS晶體管205流向NMOS晶體管221、222的電流。由此，節(jié)點(diǎn)N21、N22的各自的電位VE21、VE22任何一個都成為比電源電位VDD小的值。
這時，節(jié)點(diǎn)N21、N22的電位與在予充電期間各自的電位VP21、VP22是同樣的。因此，采用圖2的電路，能夠減少在輸出信號V2中的DC噪音。
在評價期間，當(dāng)輸入信號VI1、VI2同時成為“H”的情況下，NMOS晶體管221、222任何一個都為導(dǎo)通。雖然PMOS晶體管202是導(dǎo)通的，由于流通電流的能力小，節(jié)點(diǎn)N21由NMOS晶體管221、222被放電到接地電位VSS附近的電位(即、“L”)。由于節(jié)點(diǎn)N21的電位成為接地電位VSS附近的低電位，PMOS晶體管205導(dǎo)通。當(dāng)節(jié)點(diǎn)N21是“L”時，由于PMOS晶體管207為截止，節(jié)點(diǎn)N22被放電。而且，節(jié)點(diǎn)N22的電位成為比節(jié)點(diǎn)N21的電位還高的PMOS晶體管205的閾值電壓Vtp2程度的電位。
由于節(jié)點(diǎn)N21、N22的電位任何一個都是“L”，PMOS晶體管231導(dǎo)通，NMOS晶體管232截止，輸出信號V2成為“H”。由此，PMOS晶體管202截止，節(jié)點(diǎn)N11的電位更進(jìn)一步下降成為穩(wěn)定狀態(tài)。由于PMOS晶體管231的柵極電位稍稍高一點(diǎn)，雖然該晶體管的驅(qū)動能力變小，但不是特別大的問題。
雖然就輸入信號VI1、VI2同時成為“H”的情況進(jìn)行了說明，但是由于輸入信號VI1、VI2中僅任何一方成為“H”的情況也是幾乎同樣，因此，省略該情況的說明。
這樣，采用圖2的電路，當(dāng)輸出信號V2為“L”的情況下，由于能夠減少截止的PMOS晶體管231的亞閾值電流，能夠減少疊加在輸出信號上的DC噪音。因此，能夠提供與現(xiàn)有的動態(tài)電路相比、在輸出電路中漏泄電流少、強(qiáng)耐DC噪音的半導(dǎo)體集成電路。
此外，也可以不包括予充電節(jié)點(diǎn)N21的PMOS晶體管202。
(第3實(shí)施方式)
圖3是與本發(fā)明的第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖3的半導(dǎo)體集成電路是在圖1的半導(dǎo)體集成電路中進(jìn)一步具備NMOS晶體管306、308和倒相器340。在圖3中，PMOS晶體管301、302、305、307、331分別與圖1的PMOS晶體管101、102、105、107、131相同。輸入電路320及NMOS晶體管332分別與圖1的輸入電路120及NMOS晶體管132相同。還有，第1及第2節(jié)點(diǎn)N31、N32分別與圖1的節(jié)點(diǎn)N11、N12對應(yīng)。PMOS晶體管305及NMOS晶體管306作為電阻元件工作。
倒相器340具備PMOS晶體管341和NMOS晶體管342，與圖2的倒相器240相同。PMOS晶體管341的柵極連接在節(jié)點(diǎn)N31上，漏極成為倒相器340的輸出節(jié)點(diǎn)。
在NMOS晶體管308的源極上給予接地電位VSS，在柵極上輸入倒相器340的輸出信號。NMOS晶體管308的漏極成為第3節(jié)點(diǎn)N33。當(dāng)節(jié)點(diǎn)N31是“L”時，NMOS晶體管308使節(jié)點(diǎn)N33放電到接地電位VSS附近的電位。
NMOS晶體管306的柵極和漏極連接在節(jié)點(diǎn)N31上，源極連接在NMOS晶體管308的漏極，即、節(jié)點(diǎn)N33上。當(dāng)節(jié)點(diǎn)N31是電源電位VDD附近的電位時，NMOS晶體管306導(dǎo)通，源極和漏極之間導(dǎo)通。由于源極和漏極之間的電阻小，節(jié)點(diǎn)N31的電位傳遞到節(jié)點(diǎn)N33。這時，節(jié)點(diǎn)N33的電位成為比節(jié)點(diǎn)N31的電位低的電壓Vtn3程度的電位。這里，電壓Vtn3是NMOS晶體管306的閾值電壓。當(dāng)節(jié)點(diǎn)N31是接地電位VSS附近的電位時，NMOS晶體管306截止，源極和漏極之間為非導(dǎo)通。即，源極和漏極之間的電阻變大。這樣，NMOS晶體管306作為連接在第1節(jié)點(diǎn)N31和第3節(jié)點(diǎn)N33之間的電阻元件動作。
其次，以與圖1的半導(dǎo)體集成電路的不同點(diǎn)為中心說明圖3的半導(dǎo)體集成電路的工作。在予充電期間，節(jié)點(diǎn)N31、N32與圖1的N11、N12相同，任何一個都被予充電到電源電位VDD附近的電位。于是，由于倒相器340的輸出信號成為“L”，NMOS晶體管308截止。當(dāng)節(jié)點(diǎn)N33的電位低時，NMOS晶體管306導(dǎo)通，節(jié)點(diǎn)N33被予充電到比節(jié)點(diǎn)N31低的電壓Vtn3程度的電位上。
在評價期間，當(dāng)輸入信號VI1、VI2同時是“L”的情況下，NMOS晶體管308、321、322、PMOS晶體管301、305、307截止。雖然在這些晶體管的源極-漏極之間流通亞閾值電流，與圖1的情況幾乎相同，節(jié)點(diǎn)N31、N32維持被予充電的狀態(tài)。節(jié)點(diǎn)N33也維持在比節(jié)點(diǎn)N31低的電壓Vtn3程度的電位。
在評價期間，當(dāng)輸入信號VI1、VI2同時成為“H”的情況下，與圖1的情況同樣，節(jié)點(diǎn)N31被放電到接地電位VSS附近的電位，節(jié)點(diǎn)N32被放電到比節(jié)點(diǎn)N31高的PMOS晶體管305的閾值電壓Vtp3程度的電位上。由于節(jié)點(diǎn)N31成為“L”，NMOS晶體管306截止。還有，由于倒相器340的輸出信號成為“H”，NMOS晶體管308導(dǎo)通，節(jié)點(diǎn)N33被放電為接地電位VSS程度的電位。
這時，雖然PMOS晶體管301、302、307、315、NMOS晶體管306截止，但是在這些晶體管的源極-漏極之間流通亞閾值電流。由此，節(jié)點(diǎn)N31成為比接地電位VSS高的電位。由于電流流過NMOS晶體管306、308，節(jié)點(diǎn)N33的電位比節(jié)點(diǎn)N31的電位VN31僅低VN31*r308/(r308+R306)。這里，R306是當(dāng)NMOS晶體管306截止時，源極-漏極之間的電阻值，r308是當(dāng)NMOS晶體管308導(dǎo)通時，源極-漏極之間的電阻值。
由于能夠容易地將NMOS晶體管306截止時的電阻值R306作成比電阻值r308大的電阻值，能夠?qū)MOS晶體管332的柵極電位作成比將該柵極直接連接在節(jié)點(diǎn)N31上的情況更接近接地電位VSS的電位。因此，能夠減少NMOS晶體管332的亞閾值電流，由于能夠?qū)⒃摼w管的源極-漏極之間的電阻值作大，能夠使輸出信號V3的電位更接近電源電位VDD。即，采用圖3的電路，能夠減少在輸出信號V3中的DC噪音。
還有，當(dāng)輸入信號VI1、VI2中的至少一方是“H”時，即使重疊DC噪音它的輸入信號的電位下降、節(jié)點(diǎn)N31的電位上升，由于能夠使節(jié)點(diǎn)N33的電位比節(jié)點(diǎn)N31的電位還低，NMOS晶體管332能夠保持截止?fàn)顟B(tài)。
這樣，采用圖3的電路，當(dāng)輸出信號V3為“H”的情況下，由于能夠減少為截止的NMOS晶體管332的亞閾值電流，能夠?qū)⒅丿B在輸出信號上的DC噪音，即、對規(guī)定的邏輯電平的輸出信號的漂移變小。還有，即使在輸入信號中包含DC噪音的情況下，也能夠輸出DC噪音小的信號。因此，能夠提供比現(xiàn)有的動態(tài)電路在輸出電路中的漏泄電流少、耐DC噪音強(qiáng)的半導(dǎo)體集成電路。
此外，作為電阻元件，就使用將柵極及漏極連接在節(jié)點(diǎn)N31上、將源極連接到節(jié)點(diǎn)N33上的NMOS晶體管306的情況作了說明。同樣地，也可以使用節(jié)點(diǎn)N31的電位是電源電位VDD附近的電位，即、是“H”時成為低電阻狀態(tài)，該節(jié)點(diǎn)的電位是接地電位VSS附近的電位、即以“L”時為高電阻狀態(tài)的元件代替NMOS晶體管306。
還有，也可以將連接在節(jié)點(diǎn)N32上的晶體管作成與圖2的電路同樣的電路。即，在圖3中，也可以不具備PMOS晶體管315，在PMOS晶體管307的柵極上給予倒相器340的輸出信號，以代替時鐘信號CLK。
(第4實(shí)施方式)圖4是與本發(fā)明的第4實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖4的半導(dǎo)體集成電路是在圖1的半導(dǎo)體集成電路中進(jìn)一步具備PMOS晶體管413。在圖4中PMOS晶體管401、402、405、407、415、431分別與圖1的PMOS晶體管101、102、105、107、115、131相同。輸入電路420及NMOS晶體管432分別與圖1的輸入電路120及NMOS晶體管132相同。還有，第1及第2節(jié)點(diǎn)N41、N42分別與圖1的節(jié)點(diǎn)N11、N12對應(yīng)。PMOS晶體管405作為電阻元件工作。PMOS晶體管413作為第3驅(qū)動晶體管工作。
在PMOS晶體管413的源極上給予電源電位VDD，漏極連接在是圖4的電路的輸出節(jié)點(diǎn)的PMOS晶體管431的漏極上，柵極連接在節(jié)點(diǎn)N41上。當(dāng)節(jié)點(diǎn)N41是接地電位VSS附近的電位(即、“L”)時，PMOS晶體管413將圖4的電路的輸出信號V4驅(qū)動到“H”。
其次，在評價期間，說明輸入信號VI1及VI2中至少一方為“H”的情況下的圖4的半導(dǎo)體集成電路的工作。在該情況下，與圖1的情況相同，節(jié)點(diǎn)N41被放電到接地電位VSS附近的電位，節(jié)點(diǎn)N42被放電到比節(jié)點(diǎn)N41高的PMOS晶體管405的閾值電壓Vtp4程度的電位上。
節(jié)點(diǎn)N42由PMOS晶體管405放電需要時間。還有，PMOS晶體管413的柵極電位雖然下降到接地電位VSS附近的電位，但是PMOS晶體管431的柵極電位僅僅下降到比它高的PMOS晶體管405的閾值電壓Vtp4程度的電位。由此，當(dāng)節(jié)點(diǎn)N41被放電到接地電位VSS附近的電位時，首先最初PMOS晶體管413導(dǎo)通，將圖4的電路的輸出節(jié)點(diǎn)驅(qū)動到“H”，然后，PMOS晶體管431導(dǎo)通，將輸出節(jié)點(diǎn)驅(qū)動到“H”。即、如圖4的電路所示，由于具備PMOS晶體管413，輸出信號V4變化為“H”時的動作變快，能夠減少從評價期間開始到輸出信號變化的延遲時間。
還有，采用圖4的電路，與圖1的電路相同，能夠使PMOS晶體管431的亞閾值電流小。進(jìn)一步，由于PMOS晶體管413、431是并聯(lián)連接，能夠使這些晶體管的驅(qū)動能力的和達(dá)到與不具備PMOS晶體管413的情況的驅(qū)動晶體管(圖1的PMOS晶體管131等)同等程度。例如，能夠?qū)⑷魏我粋€PMOS晶體管413、431的大小都作成圖1的PMOS晶體管131的1/2。因此，能夠使流動在驅(qū)動輸出節(jié)點(diǎn)到“H”的驅(qū)動晶體管PMOS晶體管413、431中的漏泄電流的和比以往的少。
(第5實(shí)施方式)圖5是與本發(fā)明的第5實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖5的半導(dǎo)體集成電路是在圖3的半導(dǎo)體集成電路中進(jìn)一步具備PMOS晶體管513和NMOS晶體管514，不具備PMOS晶體管315。在圖5中，PMOS晶體管501、502、505、507、531分別與圖3的PMOS晶體管301、302、305、307、331相同。輸入電路520、倒相器540及NMOS晶體管506、508、532分別與圖3的輸入電路320、倒相器340及NMOS晶體管306、308、332相同。還有，第1、第2及第3節(jié)點(diǎn)N51、N52及N53分別與圖3的節(jié)點(diǎn)N31、N32及N33對應(yīng)。PMOS晶體管505及NMOS晶體管506作為電阻元件工作。
還有，在PMOS晶體管507的柵極上不提供時鐘信號CLK、而是提供倒相器540的輸出信號。由于PMOS晶體管513的動作等與圖4的PMOS晶體管413相同，省略其說明。
在NMOS晶體管514的源極上給予接地電位VSS，漏極連接在圖5的電路的輸出節(jié)點(diǎn)的PMOS晶體管531的漏極上，柵極連接在節(jié)點(diǎn)N51上。當(dāng)節(jié)點(diǎn)N51是電源電位VDD附近的電位(即、“H”)時，NMOS晶體管514將圖5的電路的輸出信號V5驅(qū)動到“L”。
其次，說明在予充電期間的圖5的半導(dǎo)體集成電路的動作。在該情況下，與圖3的情況相同，節(jié)點(diǎn)N51被予充電到電源電位VDD附近的電位，節(jié)點(diǎn)N53被予充電到比節(jié)點(diǎn)N51低的NMOS晶體管506的閾值電壓Vtn5程度的電位上。
節(jié)點(diǎn)N53由NMOS晶體管506予充電需要時間。還有，雖然NMOS晶體管514的柵極電位上升到電源電位VDD附近的電位，但是NMOS晶體管532的柵極電位僅上升到比它低NMOS晶體管506的閾值電壓Vtn5程度的電位上。由此，當(dāng)節(jié)點(diǎn)N51被予充電到電源電位VDD附近的電位時，首先最初NMOS晶體管514導(dǎo)通，將圖5的電路的輸出節(jié)點(diǎn)驅(qū)動到“L”，然后，NMOS晶體管532導(dǎo)通，將輸出節(jié)點(diǎn)驅(qū)動到“L”。即，如圖5所示，由于具備NMOS晶體管514，加快輸出信號V5變化到“L”時的動作。
(第6實(shí)施方式)圖6是與本發(fā)明的第6實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖6的半導(dǎo)體集成電路是在圖1的半導(dǎo)體集成電路中進(jìn)一步具備串聯(lián)在輸入電路中的NMOS晶體管617。在圖6中，PMOS晶體管601、602、605、607、615、631分別與圖1的PMOS晶體管101、102、105、107、115、131相同。輸入電路620及NMOS晶體管632分別與圖1的輸入電路120及NMOS晶體管132相同。還有，第1及第2節(jié)點(diǎn)N61、N62分別與圖1的節(jié)點(diǎn)N11、N12對應(yīng)。PMOS晶體管605作為電阻元件動作。
在NMOS晶體管617的漏極上連接NMOS晶體管621、622的源極。在NMOS晶體管617的源極上給予接地電位VSS，在柵極上輸入時鐘信號CLK。NMOS晶體管617僅僅在時鐘信號CLK是“H”期間，即、僅僅在評價期間源極-漏極之間導(dǎo)通。
在圖1～圖5的半導(dǎo)體集成電路中，輸入信號VI1、VI2僅僅當(dāng)時鐘信號CLK是“H”時為有效的，當(dāng)時鐘信號CLK是“L”時，必須是滿足固定在“L”的條件的信號。但是，采用圖6的半導(dǎo)體集成電路時，由于具備NMOS晶體管617，僅僅在時鐘信號是“H”的期間中，節(jié)點(diǎn)N61能夠被放電。因此，輸入信號VI1、VI2沒有必要是當(dāng)時鐘信號CLK是“L”時滿足固定在“L”的條件的信號，能夠減少對輸入信號VI1、VI2的條件。
(第7實(shí)施方式)圖7是與本發(fā)明的第7實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖7的半導(dǎo)體集成電路是具備2個在圖1的半導(dǎo)體集成電路中還具備倒相器740、不具備輸出電路130那樣的電路(這些電路分別稱為第1及第2動態(tài)電路)和輸出電路730。
在圖7中，PMOS晶體管701、702、705、707、715分別與圖1的PMOS晶體管101、102、105、107、115相同。輸入電路720與圖1的輸入電路120相同。第1及第2節(jié)點(diǎn)N71、N72分別與圖1的節(jié)點(diǎn)N11、N12對應(yīng)。
還有，PMOS晶體管751、752、755、757、765、輸入電路770及倒相器790分別與PMOS晶體管701、702、705、707、715、輸入電路720及倒相器740相同。第3及第4節(jié)點(diǎn)N76、N77分別與圖1的節(jié)點(diǎn)N11、N12對應(yīng)。PMOS晶體管705、755作為電阻元件工作。
在倒相器740、790的輸入上分別連接節(jié)點(diǎn)N71、N76。與圖1的電路不同，在PMOS晶體管702、715的柵極輸入倒相器740的輸出信號。在PMOS晶體管752、765的柵極輸入倒相器790的輸出信號。
當(dāng)節(jié)點(diǎn)N71是“H”時，由于倒相器740的輸出信號為“L”，PMOS晶體管702導(dǎo)通。即，這時，PMOS晶體管702維持節(jié)點(diǎn)N71的邏輯電平“H”那樣地動作。同樣地，當(dāng)節(jié)點(diǎn)N76是“H”時，PMOS晶體管752維持節(jié)點(diǎn)N76的邏輯電平那樣地工作。
輸入電路720具備NMOS晶體管721、722，輸入電路770具備NMOS晶體管771、772。在NMOS晶體管721、722的柵極上分別輸入輸入信號VI1、VI2。在NMOS晶體管771、772的柵極上分別輸入輸入信號VI3、VI4。
輸出電路730具備PMOS晶體管731、781和NMOS晶體管732、782。第1動態(tài)電路的輸出的節(jié)點(diǎn)N71、N72分別連接在NMOS晶體管732、PMOS晶體管731的柵極上。第2動態(tài)電路的輸出的節(jié)點(diǎn)N76、N77分別連接在NMOS晶體管782、PMOS晶體管781的柵極上。PMOS晶體管781的源極連接電源、漏極連接PMOS晶體管731的源極。PMOS晶體管731的漏極連接NMOS晶體管732、782的漏極。NMOS晶體管732、782的源極接地。PMOS晶體管731的漏極成為圖7的半導(dǎo)體集成電路的輸出節(jié)點(diǎn)。這樣PMOS晶體管731、781和NMOS晶體管732、782構(gòu)成一個邏輯電路。
由于節(jié)點(diǎn)N71和N72的邏輯電平相等，節(jié)點(diǎn)N76和N77的邏輯電平相等，輸出電路730可以說是求第1動態(tài)電路的輸出和第2動態(tài)電路的輸出之間的NOR運(yùn)算的結(jié)果輸出。第1動態(tài)電路輸出輸入信號VI1和VI2之間的NOR運(yùn)算結(jié)果，第2動態(tài)電路輸出輸入信號VI3和VI4之間的NOR運(yùn)算結(jié)果。即，分別用A、B、C、D表示輸入信號VI1、VI2、VI3、VI4的邏輯值時，圖7的半導(dǎo)體集成電路求(A NOR B)NOR(C NOR D)＝(A OR B)AND(C OR D)輸出。
第1及第2動態(tài)電路的工作與圖1的半導(dǎo)體集成電路的情況相同。即，當(dāng)節(jié)點(diǎn)N71是“H”時，能夠使PMOS晶體管731的柵極電位比節(jié)點(diǎn)N71高。還有，當(dāng)節(jié)點(diǎn)N76是“H”時，能夠使PMOS晶體管781的柵極電位比節(jié)點(diǎn)N76高。由此，當(dāng)必須使輸出信號V7為“L”時，能夠使輸出信號V7比不具備PMOS晶體管705或者755的情況下更接近接地電位VSS。
這樣，采用圖7的電路，當(dāng)輸出信號V7成為“L”時，由于能夠減少截止的PMOS晶體管731、781的亞閾值電流，能夠減小重疊在輸出信號上的DC噪音，即、減小對規(guī)定的邏輯電平的輸出信號的漂移。因此，即使在圖7那樣地具有復(fù)雜的輸出電路的半導(dǎo)體集成電路中，也能夠提供在輸出電路中漏泄電流少、耐DC噪音強(qiáng)的半導(dǎo)體集成電路。
此外，就輸出電路730是NOR電路的情況進(jìn)行了說明，輸出電路也可以是NAND電路等其它的邏輯電路或者將多個邏輯電路組合的電路。
(第8實(shí)施方式)圖8是與本發(fā)明的第8實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖8半導(dǎo)體集成電路相當(dāng)于在圖3的半導(dǎo)體集成電路中、不具備PMOS晶體管301、302、315和輸入電路320那樣的電路。該電路是不用時鐘信號的靜態(tài)電路，作為將輸入信號VI的邏輯電平反轉(zhuǎn)輸出的倒相器工作。
更具體的說，圖8的半導(dǎo)體集成電路具備PMOS晶體管805、807、NMOS晶體管806、808、輸出電路830以及倒相器840。輸出電路830具備PMOS晶體管831和NMOS晶體管832，倒相器840具備PMOS晶體管841和NMOS晶體管842。
圖8中的PMOS晶體管805、807、831、841分別與圖3中的PMOS晶體管305、307、331、341相同。NMOS晶體管806、808、832、842分別與NMOS晶體管306、308、332、342相同。在圖8中，PMOS晶體管805的柵極及漏極等成為輸入信號V1直接輸入的輸入節(jié)點(diǎn)。第1及第2節(jié)點(diǎn)N82、N83分別與圖3的節(jié)點(diǎn)N32、N33對應(yīng)。PMOS晶體管805及NMOS晶體管806作為電阻元件工作。PMOS晶體管807及NMOS晶體管808分別作為第1及第2晶體管工作。PMOS晶體管831及NMOS晶體管832分別作為第1及第2驅(qū)動晶體管工作。
其次，說明圖8的半導(dǎo)體集成電路的動作。當(dāng)輸入信號V1是“L”的情況下，輸入節(jié)點(diǎn)的電位成為接地電位VSS附近的電位。由于PMOS晶體管805為導(dǎo)通、節(jié)點(diǎn)N82的電荷流出到輸入節(jié)點(diǎn)，節(jié)點(diǎn)N82的電位成為比輸入節(jié)點(diǎn)的電位高PMOS晶體管805的閾值電壓Vtp8程度的電位。另一方面，NMOS晶體管806截止。還有，由于倒相器840的輸出節(jié)點(diǎn)成為“H”，PMOS晶體管807截止，NMOS晶體管808導(dǎo)通。由此，節(jié)點(diǎn)N83由NMOS晶體管808被放電，成為接地電位VSS附近的電位。
由于節(jié)點(diǎn)N82、N83的任何一個邏輯電平都是“L”，PMOS晶體管831導(dǎo)通，NMOS晶體管832截止，輸出信號V8成為“H”。由于PMOS晶體管831的柵極的電位比輸入節(jié)點(diǎn)的電位高PMOS晶體管805的閾值電壓Vtp8程度，與柵極電位是接地電位VSS附近的電位時相比、PMOS晶體管831的驅(qū)動能力變小。
這里，輸入節(jié)點(diǎn)通過NMOS晶體管電路(圖中未示出)接地，通過PMOS晶體管電路(圖中未示出)連接到電源上。當(dāng)輸入信號V1是“L”時，該NMOS晶體管電路導(dǎo)通，該P(yáng)MOS晶體管電路斷開。設(shè)圖8的電路的輸入節(jié)點(diǎn)和地線之間的該NMOS晶體管電路的電阻值為rn8，輸入節(jié)點(diǎn)和電源之間的該P(yáng)MOS晶體管電路的電阻值為Rp8，當(dāng)接地電位VSS＝0時，輸入節(jié)點(diǎn)的電位成為VINL＝VDD*rn8/(Rp8+rn8)。
這時，電流從輸入節(jié)點(diǎn)經(jīng)由NMOS晶體管806、808流到地線。用NMOS晶體管806的截止時的源極-漏極間的電阻值R806、NMOS晶體管808導(dǎo)通時的源極-漏極間的電阻值r808，節(jié)點(diǎn)N83的電位表示為VINL*(r808/(R806+r808)。該電位比輸入節(jié)點(diǎn)的電位VINL僅低VINL*(R806/(R806+r808))。
由于能夠使電阻值R806成為比電阻值r808還大的電阻值，與將NMOS晶體管832的柵極直接連接到輸入節(jié)點(diǎn)上的情況相比，能夠使該晶體管的柵極的電位更接近接地電位VSS的電位。由此，能夠減少NMOS晶體管832的亞閾值電流。于是，由于NMOS晶體管832的源極-漏極間的電阻變大，能夠使輸出信號V8的電位更接近電源電位VDD。即，能夠?qū)崿F(xiàn)DC噪音少的輸出。
其次，說明輸入信號V1是“H”情況下的動作。輸入節(jié)點(diǎn)的電位為電源電位VDD附近的電位。由于NMOS晶體管806導(dǎo)通，電荷從輸入節(jié)點(diǎn)流入節(jié)點(diǎn)N83，節(jié)點(diǎn)N83的電位成為比輸入節(jié)點(diǎn)的電位低NMOS晶體管806的閾值電壓Vtn8程度的電位。另一方面，PMOS晶體管805截止。還有，由于倒相器840的輸出節(jié)點(diǎn)為“L”，PMOS晶體管807導(dǎo)通，NMOS晶體管808截止。由此，節(jié)點(diǎn)N82由PMOS晶體管807被充電，為電源電位VDD附近的電位。
由于節(jié)點(diǎn)N82、N83的任何一個邏輯電平都是“H”，PMOS晶體管831截止，NMOS晶體管832導(dǎo)通，輸出信號V8為“L”。由于NMOS晶體管832的柵極電位比輸入節(jié)點(diǎn)的電位低NMOS晶體管806的閾值電壓Vtn8程度，與柵極電位是電源電位VDD附近的電位時相比，驅(qū)動能力變小。
與輸入信號V1是“L”的情況相同，輸入節(jié)點(diǎn)通過NMOS晶體管電路接地，通過PMOS晶體管連接電源。當(dāng)輸入信號V1是“H”時，該NMOS晶體管電路斷開，該P(yáng)MOS晶體管電路導(dǎo)通。設(shè)圖8的電路的輸入節(jié)點(diǎn)和地線之間的該NMOS晶體管電路的電阻值為Rn8，輸入節(jié)點(diǎn)和電源之間的PMOS晶體管電路的電阻值為rp8，當(dāng)接地電位VSS＝0時，輸入節(jié)點(diǎn)的電位為VINH＝VDD*Rn8/(rp8+Rn8)。
這時，電流從電源經(jīng)由PMOS晶體管807、805流到輸入節(jié)點(diǎn)。用PMOS晶體管805截止時的源極-漏極間的電阻值R805，PMOS晶體管807導(dǎo)通時的源極-漏極間的電阻值r807時，節(jié)點(diǎn)N82的電位比輸入節(jié)點(diǎn)的電位VINH僅高(VDD-VINH)*(R805/(R805+r807))。
由于能夠使電阻值R805成為比電阻值r807還大的電阻值，與將PMOS晶體管831的柵極直接連接到輸入節(jié)點(diǎn)上的情況相比，能夠使該晶體管的柵極電位更接近電源電位VDD。由此，能夠減少PMOS晶體管831的亞閾值電流。于是，由于PMOS晶體管831的源極-漏極間的電阻變大，能夠使輸出信號V8的電位更接近接地電位VSS。即，能夠?qū)崿F(xiàn)DC噪音少的輸出。
還有，當(dāng)輸入信號V1是“H”時，即使DC噪音重疊輸入信號V1的電位下降，由于能夠使節(jié)點(diǎn)N82的電位比輸入節(jié)點(diǎn)的電位高，PMOS晶體管831能夠保持截止?fàn)顟B(tài)。還有，當(dāng)輸入信號V1是“L”時，即使DC噪音重疊輸入信號V1的電位上升，由于能夠使節(jié)點(diǎn)N83的電位比輸入節(jié)點(diǎn)的電位還低，能夠保持NMOS晶體管832的截止?fàn)顟B(tài)。
這樣，采用圖8的電路，由于能夠減少當(dāng)輸出信號V8為“L”情況下為截止的PMOS晶體管831及輸出信號V8成為“H”情況下為截止的NMOS晶體管832的亞閾值電流，能夠使重疊在輸出信號上的DC噪音，即、對規(guī)定的邏輯電平的輸出信號的漂移變小。還有，即使在輸入信號上包含DC噪音的情況下，也能夠輸出DC噪音少的信號。因此，能夠提供比以往的動態(tài)電路在輸出電路中的漏泄電流少、耐DC噪音強(qiáng)的半導(dǎo)體集成電路。
此外，在圖8中，也可以不具備NMOS晶體管806及808，將NMOS晶體管832的柵極連接到輸入節(jié)點(diǎn)上。這種情況下，能夠減少PMOS晶體管831的亞閾值電流。
還有，在圖8中，也可以不具備PMOS晶體管805及807，將PMOS晶體管831的柵極連接到輸入節(jié)點(diǎn)上。這種情況下，能夠減少NMOS晶體管832的亞閾值電流。
還有，作為電阻元件，就使用將柵極及漏極連接在輸入節(jié)點(diǎn)上、將源極連接在節(jié)點(diǎn)N82上的PMOS晶體管805的情況作了說明。同樣地，也可以使用當(dāng)輸入節(jié)點(diǎn)的電位是電源電位VDD附近的電位，即、“H”時成為高電阻狀態(tài)，當(dāng)該節(jié)點(diǎn)的電位是接地電位附近的電位，即、是“L”時成為低電阻狀態(tài)那樣的元件代替PMOS晶體管805。
還有，作為電阻元件，就使用將柵極及漏極連接在輸入節(jié)點(diǎn)上，將源極連接在節(jié)點(diǎn)N83上的NMOS晶體管806的情況作了說明。同樣地，也可以使用當(dāng)輸入節(jié)點(diǎn)的電位是電源電位VDD附近的電位，即是“H”時成為低電阻狀態(tài)，當(dāng)該節(jié)點(diǎn)的電位是接地電位VSS附近的電位，即是“L”時成為高電阻狀態(tài)那樣的元件代替NMOS晶體管806。
(第9實(shí)施方式)圖8的半導(dǎo)體集成電路，當(dāng)輸出為“H”時，雖然將節(jié)點(diǎn)N82放電，但是由于經(jīng)由PMOS晶體管805放電、與現(xiàn)有的電路相比延遲時間增大了。還有，由于PMOS晶體管831的柵極電位僅僅下降到比接地電位VSS高PMOS晶體管805的閾值電壓Vtp8程度的電位，與柵極電位下降到接地電位VSS附近的電位的情況相比，PMOS晶體管831的驅(qū)動能力減小。
同樣地，圖8的半導(dǎo)體集成電路，當(dāng)輸出為“L”時，雖然對節(jié)點(diǎn)N83充電，由于是經(jīng)由NMOS晶體管806充電，與現(xiàn)有的電路相比延遲時間增大了。還有，由于NMOS晶體管832的柵極電位僅僅上升到比電源電位VDD低NMOS晶體管806的閾值電壓Vtn8程度的電位上，與柵極電位上升到電源電位VDD附近的電位的情況相比，NMOS晶體管832的驅(qū)動能力減小。
在本實(shí)施方式中，說明改善這一點(diǎn)的半導(dǎo)體集成電路。圖9是與本發(fā)明的第9實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖9的半導(dǎo)體集成電路是在圖8的半導(dǎo)體集成電路中進(jìn)一步具備PMOS晶體管913和NMOS晶體管914。
在圖9中，PMOS晶體管905、907、931分別與圖8的PMOS晶體管805、807、831相同。NMOS晶體管906、908、932及倒相器940分別與圖8的NMOS晶體管806、808、832及倒相器840相同。還有，第1及第2節(jié)點(diǎn)N92、N93分別與圖8的節(jié)點(diǎn)N82、N83對應(yīng)。PMOS晶體管905及NMOS晶體管906作為電阻元件動作。
在PMOS晶體管913的源極上給予電源電位VDD，漏極連接在圖9的電路的輸出節(jié)點(diǎn)的PMOS晶體管931的漏極上，柵極連接在輸入節(jié)點(diǎn)上。當(dāng)輸入節(jié)點(diǎn)是接地電位VSS附近的電位(即、“L”)時，PMOS晶體管913將圖9的電路的輸出信號V9驅(qū)動到“H”。
在NMOS晶體管914的源極上給予接地電位VSS，漏極連接在圖9的電路的輸出節(jié)點(diǎn)的PMOS晶體管931的漏極上，柵極連接在輸入節(jié)點(diǎn)上。當(dāng)輸入節(jié)點(diǎn)是電源電位VDD附近的電位(即、“H”)時，NMOS晶體管914將圖9的電路的輸出信號V9驅(qū)動為“L”。
其次，說明圖9的半導(dǎo)體集成電路的動作。當(dāng)輸入信號V1是“L”的情況下，輸入節(jié)點(diǎn)的電位成為接地電位VSS附近的電位。與圖8的情況相同，節(jié)點(diǎn)N92被放電到比輸入節(jié)點(diǎn)高PMOS晶體管905的閾值電壓Vtp9程度的電位上。
節(jié)點(diǎn)N92由PMOS晶體管905放電需要時間。還有，PMOS晶體管913的柵極電位雖然下降到接地電位VSS附近的電位，但是PMOS晶體管931的柵極電位僅僅下降到比它高PMOS晶體管905的閾值電壓Vtp9程度的電位上。由此，當(dāng)輸入節(jié)點(diǎn)被放電到接地電位VSS附近的電位時，首先最初PMOS晶體管913導(dǎo)通、將圖9的電路的輸出節(jié)點(diǎn)驅(qū)動到“H”，然后，PMOS晶體管931導(dǎo)通，將輸出節(jié)點(diǎn)驅(qū)動到“H”。即，由于如圖9的電路所示那樣具備PMOS晶體管913，當(dāng)輸出信號V9變化到“H”時，動作加快，能夠削減從評價期間開始到輸出信號變化的延遲時間。
當(dāng)輸入信號VI是“H”的情況下，輸入節(jié)點(diǎn)的電位成為電源電位VDD附近的電位。節(jié)點(diǎn)N93被充電到比輸入節(jié)點(diǎn)低NMOS晶體管906的閾值電壓Vtn9程度的電位上。
節(jié)點(diǎn)N93由NMOS晶體管906充電需要時間，還有，雖然NMOS晶體管914的柵極電位上升到電源電位VDD附近的電位，但是NMOS晶體管932的柵極電位僅上升到比它低NMOS晶體管906的閾值電壓Vtn9程度的電位上。由此，當(dāng)輸入節(jié)點(diǎn)被充電到電源電位VDD附近的電位時，首先最初NMOS晶體管914導(dǎo)通、將圖9的電路的輸出節(jié)點(diǎn)驅(qū)動到“L”，然后，NMOS晶體管932導(dǎo)通，將輸出節(jié)點(diǎn)驅(qū)動到“L”。即，如圖9的電路所示那樣由于具備NMOS晶體管914，輸出信號V9變化到“L”時的動作加快，能夠削減從評價期間開始到輸出信號變化的延遲時間。
此外，也可以不具備倒相器940，在PMOS晶體管907及NMOS晶體管908的柵極上給予輸出信號V9。
(第10實(shí)施方式)圖10是與本發(fā)明的第10實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。圖10的半導(dǎo)體集成電路是在圖8的半導(dǎo)體集成電路中具備2個不具備輸出電路830那樣的電路(將這些電路分別稱為第1及第2靜態(tài)電路)和輸出電路1030。
在圖10中，PMOS晶體管1005、1007、1031分別與圖8中的PMOS晶體管805、807、831相同。NMOS晶體管1006、1008、1032分別與圖8中的NMOS晶體管806、808、832相同。還有，第1及第2節(jié)點(diǎn)N102、N103分別與圖8的節(jié)點(diǎn)N82、N83對應(yīng)。第3及第4節(jié)點(diǎn)N107、N108分別與圖8中的節(jié)點(diǎn)N82、N83對應(yīng)。
PMOS晶體管1055、1057、1081及倒相器790分別與PMOS晶體管805、807、831及倒相器840相同。NMOS晶體管1056、1058、1082分別與圖8的NMOS晶體管806、808、832相同。PMOS晶體管1005、1006、1055、1056作為電阻元件動作。
輸出電路1030具備PMOS晶體管1031、1081和NMOS晶體管1032、1082。第1靜態(tài)電路的輸出的節(jié)點(diǎn)N102、N103分別連接在PMOS晶體管1031、NMOS晶體管1032的柵極上。第2靜態(tài)電路的輸出的節(jié)點(diǎn)N107、N108分別連接在PMOS晶體管1081、NMOS晶體管1082的柵極上。PMOS晶體管1031、1081的源極連接在電源上、漏極連接在NMOS晶體管1032的漏極上。NMOS晶體管1032的源極連接在NMOS晶體管1082的漏極上。NMOS晶體管1082的源極接地。PMOS晶體管1031、1081的漏極成為圖10的半導(dǎo)體集成電路的輸出節(jié)點(diǎn)。這樣，PMOS晶體管1031、1081和NMOS晶體管1032、1082構(gòu)成一個邏輯電路。
在第1及第2靜態(tài)電路上，分別輸入輸入信號VI1、VI2。由于節(jié)點(diǎn)N102和N103的邏輯電平相等，節(jié)點(diǎn)N107和N108的邏輯電平相等，可以說輸出電路1030求出第1靜態(tài)電路的輸出和第2靜態(tài)電路的輸出之間的NAND運(yùn)算的結(jié)果并輸出。由于第1及第2靜態(tài)電路任何一個都輸出與輸入的信號相同邏輯電平的信號，圖10的半導(dǎo)體集成電路輸出輸入信號VI1、VI2間的NAND運(yùn)算結(jié)果。
第1及第2靜態(tài)電路的動作與圖8的半導(dǎo)體集成電路的情況相同。即、當(dāng)輸入信號VI1是“H”時，能夠使PMOS晶體管1031的柵極電位比輸入信號的電位高，成為接近電源電位VDD的電位。還有，當(dāng)輸入信號VI2是“H”時，能夠使PMOS晶體管1081的柵極電位比輸入信號VI2的電位高。由此，當(dāng)必須使輸出信號V10為“L”時，能夠使輸出信號V10比不具備PMOS晶體管1005或者1055的情況更接近接地電位VSS。
同樣地，當(dāng)輸入信號VI1是“L”時，能夠使NMOS晶體管1032的柵極電位比輸入信號VI1的電位更低，成為接地電位VSS附近的電位。還有，當(dāng)輸入信號VI2是“L”時，能夠使NMOS晶體管1082的柵極電位比輸入信號VI2的電位更低。由此，在必須使輸出信號V10成為“H”時，能夠使輸出信號V10比不具備NMOS晶體管1006或者1056的情況下更接近電源電位VDD。
這樣，采用圖10的電路，當(dāng)輸出信號V10成為“L”的情況下，由于能夠削減為截止的PMOS晶體管1031、1081的亞閾值電流，能夠減小重疊在輸出信號上的DC噪音，即、減小輸出信號對規(guī)定的邏輯電平的漂移。因此，即使在圖10所示那樣的具有復(fù)雜輸出電路的半導(dǎo)體集成電路中，也能夠提供在輸出電路中的漏泄電流少、耐DC噪音強(qiáng)的半導(dǎo)體集成電路。
此外，就輸出電路是NAND電路的情況進(jìn)行了說明，但是，輸出電路也可以是NOR電路等其它的邏輯電路或者是將多個邏輯電路組合起來的電路。
還有，在以上的各實(shí)施方式中，也可以將所有的晶體管的導(dǎo)電類型及信號的邏輯顛倒過來。即、在圖1～圖10中，也可以將所有的PMOS晶體管變更成NMOS晶體管，將所有的NMOS晶體管變更成PMOS晶體管，將電源電位VDD和接地電位VSS改換，將所有的信號的邏輯反轉(zhuǎn)構(gòu)成。這時，將低邏輯電平作為第1邏輯電平、高邏輯電平作為第2邏輯電平。
還有，也可以用MOS晶體管以外的晶體管等的器件代替MOS晶體管。
還有，雖然就使用PMOS晶體管作為第1電阻元件、用NMOS晶體管作為第2電阻元件的情況進(jìn)行了說明，但是不是僅限于此。即，只要是2個端子間的電位差大的時候端子間成為低電阻、電位差小的時候端子間成為高電阻那樣的元件，也可以用作這些電阻元件。
還有，在第1～第7實(shí)施方式中，就輸入電路具備并聯(lián)連接的2個NMOS晶體管、根據(jù)2個輸入信號VI1、VI2的邏輯和變化第1節(jié)點(diǎn)的電位的情況進(jìn)行了說明，輸入電路的結(jié)構(gòu)也可以是實(shí)現(xiàn)這些以外的邏輯運(yùn)算的結(jié)構(gòu)。即、也可以是輸入信號數(shù)比2個多，根據(jù)多個輸入信號的邏輯積或者不同邏輯積間的邏輯和等變化第1節(jié)點(diǎn)的電位。
(發(fā)明效果)如上所述，根據(jù)本發(fā)明，即使在輸入信號上包含DC噪音的情況下，也能夠得到輸出DC噪音少的信號的半導(dǎo)體集成電路。因此，即使將電路多個串聯(lián)連接，也能夠使電路不放大DC噪音，沒有電路誤動作產(chǎn)生。
還有，在動態(tài)電路中，由于即使在輸入時鐘信號停止時、也能夠減少輸出電路的漏泄電流，也能夠抑制待機(jī)時的電路全部的電力消耗。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于具備根據(jù)時鐘信號使第1節(jié)點(diǎn)成為第1邏輯電平的第1晶體管；根據(jù)輸入信號使所述第1節(jié)點(diǎn)成為與所述第1邏輯電平不同的第2邏輯電平的輸入電路；當(dāng)所述第1節(jié)點(diǎn)為所述第1邏輯電平時，使第2節(jié)點(diǎn)為所述第1邏輯電平的第2晶體管；連接在所述第1節(jié)點(diǎn)和所述第2節(jié)點(diǎn)之間、當(dāng)所述第1節(jié)點(diǎn)是所述第1邏輯電平時電阻值變大，是所述第2邏輯電平時電阻值變小的第1電阻元件；以所述第2節(jié)點(diǎn)作為輸入，控制是否使輸出節(jié)點(diǎn)成為所述第1邏輯電平的第1驅(qū)動晶體管；以與所述第1節(jié)點(diǎn)同一邏輯電平的信號作為輸入，控制是否使所述輸出節(jié)點(diǎn)成為所述第2邏輯電平的第2驅(qū)動晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述第2晶體管根據(jù)所述時鐘信號使所述第2節(jié)點(diǎn)成為所述第1邏輯電平。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備將所述第1節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器；所述第2晶體管以所述倒相器的輸出信號作為輸入，當(dāng)所述第1節(jié)點(diǎn)是所述第1邏輯電平時使所述第2節(jié)點(diǎn)成為所述第1邏輯電平。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備以所述輸出節(jié)點(diǎn)作為輸入，當(dāng)所述輸出節(jié)點(diǎn)是所述第2邏輯電平時使所述第2節(jié)點(diǎn)成為所述第1邏輯電平的第3晶體管。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備以所述輸出節(jié)點(diǎn)作為輸入，當(dāng)所述輸出節(jié)點(diǎn)是所述第2邏輯電平時使所述第1節(jié)點(diǎn)成為所述第1邏輯電平的第3晶體管。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備將所述第1節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器、和以所述倒相器的輸出信號作為輸入、當(dāng)所述第1節(jié)點(diǎn)是所述第1邏輯電平時維持所述第1節(jié)點(diǎn)的邏輯電平那樣工作的第3晶體管。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備以所述第1節(jié)點(diǎn)作為輸入，控制是否使輸出節(jié)點(diǎn)為所述第1邏輯電平的第3驅(qū)動晶體管。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述第1電阻元件是連接在柵極-漏極之間的晶體管。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備將所述第1節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)輸出的倒相器；以所述倒相器的輸出信號作為輸入，當(dāng)所述第1節(jié)點(diǎn)是所述第2邏輯電平時使第3節(jié)點(diǎn)成為所述第2邏輯電平的第3晶體管；連接在所述第1節(jié)點(diǎn)和所述第3節(jié)點(diǎn)之間，當(dāng)所述第1節(jié)點(diǎn)是所述第1邏輯電平時電阻值變小，是所述第2邏輯電平時電阻值變大的第2電阻元件；所述第2驅(qū)動晶體管以所述第3節(jié)點(diǎn)作為輸入。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備以所述第1節(jié)點(diǎn)作為輸入，控制是否使輸出節(jié)點(diǎn)成為所述第2邏輯電平的第3驅(qū)動晶體管。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于所述第2電阻元件是連接在柵極和漏極之間的晶體管。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備以所述時鐘信號作為輸入，與所述輸入電路串聯(lián)連接，當(dāng)所述時鐘信號是所述第1邏輯電平時導(dǎo)通的第3晶體管。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述第1邏輯電平是高邏輯電平，所述第2邏輯電平是低邏輯電平。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述第1邏輯電平是低邏輯電平，所述第2邏輯電平是高邏輯電平。
15.一種半導(dǎo)體集成電路，其特征在于具備多個根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，所述多個半導(dǎo)體集成電路的所述第1及第2驅(qū)動晶體管構(gòu)成一個邏輯電路。
16.一種半導(dǎo)體集成電路，其特征在于具備當(dāng)輸入節(jié)點(diǎn)是第1邏輯電平時使第1節(jié)點(diǎn)成為所述第1邏輯電平的第1晶體管；連接在所述輸入節(jié)點(diǎn)和所述第1節(jié)點(diǎn)之間、當(dāng)所述輸入節(jié)點(diǎn)是所述第1邏輯電平時電阻值變大、是與所述第1邏輯電平不同的第2邏輯電平時電阻值變小的第1電阻元件；以所述第1節(jié)點(diǎn)作為輸入，控制是否使輸出節(jié)點(diǎn)成為所述第1邏輯電平的第1驅(qū)動晶體管；以與所述輸入節(jié)點(diǎn)同一邏輯電平的信號作為輸入，控制是否使所述輸出節(jié)點(diǎn)成為所述第2邏輯電平的第2驅(qū)動晶體管。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備將所述輸入節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)、輸出的倒相器，所述第1晶體管以所述倒相器的輸出信號作為輸入，當(dāng)所述輸入節(jié)點(diǎn)是所述第1邏輯電平時使所述第1節(jié)點(diǎn)成為所述第1邏輯電平。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備以所述輸入節(jié)點(diǎn)作為輸入，控制是否使所述輸出節(jié)點(diǎn)成為所述第1邏輯電平的第3驅(qū)動晶體管。
19.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于所述第1電阻元件是連接在柵極和漏極之間的晶體管。
20.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備將所述輸入節(jié)點(diǎn)的邏輯電平反轉(zhuǎn)、輸出的倒相器；以所述倒相器的輸出信號作為輸入，當(dāng)所述輸入節(jié)點(diǎn)是所述第2邏輯電平時使第2節(jié)點(diǎn)成為所述第2邏輯電平的第2晶體管；連接在所述輸入節(jié)點(diǎn)和所述第2節(jié)點(diǎn)之間，當(dāng)所述輸入節(jié)點(diǎn)是所述第1邏輯電平時電阻值變小、是所述第2邏輯電平時電阻值變大的第2電阻元件；所述第2驅(qū)動晶體管以所述第2節(jié)點(diǎn)作為輸入。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步具備以所述輸入節(jié)點(diǎn)作為輸入，控制是否使所述輸出節(jié)點(diǎn)成為所述第2邏輯電平的第3驅(qū)動晶體管。
22.根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路，其特征在于所述第2電阻元件是連接在柵極和漏極之間的晶體管。
23.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于所述第1邏輯電平是高邏輯電平，所述第2邏輯電平是低邏輯電平。
24.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，其特征在于所述第1邏輯電平是低邏輯電平，所述第2邏輯電平是高邏輯電平。
25.一種半導(dǎo)體集成電路，其特征在于具備多個根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路，所述多個半導(dǎo)體集成電路的所述第1及第2驅(qū)動晶體管構(gòu)成一個邏輯電路。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路。該半導(dǎo)體集成電路具備根據(jù)時鐘信號使第1節(jié)點(diǎn)成為第1邏輯電平的第1晶體管；根據(jù)輸入信號使所述第1節(jié)點(diǎn)成為與第1邏輯電平不同的第2邏輯電平的輸入電路；當(dāng)所述第1節(jié)點(diǎn)為第1邏輯電平時使所述第2節(jié)點(diǎn)為第1邏輯電平的第2晶體管；連接在所述第1節(jié)點(diǎn)和所述第2節(jié)點(diǎn)之間，當(dāng)所述第1節(jié)點(diǎn)是第1邏輯電平時電阻值變大、是第2邏輯電平時電阻值變小的電阻元件；以所述第2節(jié)點(diǎn)作為輸入，控制是否使輸出節(jié)點(diǎn)成為第1邏輯電平的第1驅(qū)動晶體管；以與所述第1節(jié)點(diǎn)同一邏輯電平的信號作為輸入，控制是否使所述輸出節(jié)點(diǎn)成為第2邏輯電平的第2驅(qū)動晶體管。該半導(dǎo)體集成電路可輸出DC噪音少的信號。
文檔編號H03K19/096GK1428935SQ0216045
公開日2003年7月9日 申請日期2002年12月30日 優(yōu)先權(quán)日2001年12月28日
發(fā)明者井上源一郎, 矢野純一 申請人:松下電器產(chǎn)業(yè)株式會社