專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包含有用于鎖延遲回路(delay-locked loop，以下簡稱DLL)的相比較電路的集成電路，特別涉及一種所包含的用在DLL中的相比較電路的功能是產(chǎn)生多相時鐘信號，該時鐘信號用于解調(diào)串行傳輸?shù)臄?shù)字信號的半導(dǎo)體集成電路。
為了產(chǎn)生具有等間隔相位差的多相時鐘信號，這種接收電路使用了含有一個壓控振蕩器和一個相比較電路的鎖相回路(phase-locked loop，以下簡稱PLL)，或者使用含有一個壓控延遲元件和一個相比較電路的DLL。
在實際的高速串行數(shù)字傳輸過程中，傳輸電路中電源電壓的起伏及干擾等因素會在串行傳輸數(shù)據(jù)及傳輸時鐘信號中引起所謂的漲落，其表現(xiàn)為短周期的頻率漲落。在高速串行數(shù)字傳輸信號接收電路中，用于抽樣接收的數(shù)據(jù)的多相時鐘信號必須跟蹤這種頻率起伏的漲落。多數(shù)情況下，一個使用了DLL的接收電路正好能產(chǎn)生用于高速串行數(shù)字信號接收電路的多相時鐘信號，因為它能很好地跟蹤傳輸時鐘信號中這種頻率起伏的漲落。
在一個使用了DLL的接收電路中，DLL整體的相探測性能決定了多相時鐘信號相對于串行傳輸數(shù)據(jù)的相誤差，它由電路系統(tǒng)和相比較電路的性能決定，相比較電路是DLL的一部分。因此，高速串行數(shù)字傳輸接收電路中DLL使用的相比較電路必須是一個具有高精度相探測特性的電路。
一般而言，相比較電路比較兩個輸入時鐘信號的相位，其中之一為參考時鐘信號，另一個為比較時鐘信號，判斷比較時鐘信號的相位是超前還是滯后于參考時鐘信號。進一步而言，相比較電路通常能夠探測兩個輸入時鐘信號之間的相位差，這個相位差大于(n-1)π且小于(n+1)π(n是一個自然數(shù))，或者在一個大于2(n-1)π且小于2(n+1)π的范圍之內(nèi)，然后產(chǎn)生一個正比于輸入時鐘信號間相位差的控制電壓，給壓控延遲元件提供一個負反饋，從而控制整個系統(tǒng)。系統(tǒng)設(shè)計的要求是當(dāng)輸入時鐘信號間的相位差為2nπ時，相比較電路輸出的控制電壓穩(wěn)定在一個參考值(如0V)。當(dāng)輸入時鐘信號間相位差穩(wěn)定在2nπ時，就稱DLL被鎖住了。
例如，當(dāng)高速串行數(shù)字傳輸中表示每個字符的串行數(shù)據(jù)包含N個符號位時，接收串行傳輸數(shù)據(jù)的接收電路產(chǎn)生包含第1個到第(N+1)個時鐘信號的多相時鐘信號。在理想的情況下，第1個時鐘信號和第(N+1)個時鐘信號間的相位差為2π。因此，具有完全不同相位的時鐘信號的數(shù)目為N，這些時鐘信號被稱為N相時鐘信號。
在使用了DLL的接收電路中，為了控制多相時鐘信號的延遲時間，以使多相時鐘信號中兩個相鄰時鐘信號間的相位差被精確地鎖定在傳輸時鐘信號周期的1/N，需要比較第1個時鐘信號的相位與第(N+1)個時鐘信號的相位。
在傳輸信號有一個寬頻帶的情況下，接收電路產(chǎn)生的時鐘信號的相位變化范圍必然同樣會大。然而，時鐘信號的相位變化范圍很大時，時鐘信號之間的相位差可能等于或大于4π，所以必須進行測量以避免發(fā)生相比較電路鎖相位差于2mπ(m表示等于或大于2的整數(shù))而不是2π的問題。這個問題被稱為誤鎖定。


圖1所示的接收電路可用來避免誤鎖定問題。圖1是一個常規(guī)接收電路按照抽樣方法接收高速串行傳輸數(shù)據(jù)的框圖。在這種情況下，由于表示每個字符的串行數(shù)據(jù)包含的符號位數(shù)為八位，接收電路產(chǎn)生的多相時鐘信號由八個不同相位的時鐘信號組成。
DLL100包括壓控延遲線103，它根據(jù)接收到的傳輸時鐘信號輸出多相時鐘信號φ0至φ8；比較時鐘信號產(chǎn)生電路106，它根據(jù)多相時鐘信號φ0至φ8產(chǎn)生用于相比較的兩種時鐘信號φ04和φ48；相比較電路107，它根據(jù)時鐘信號φ04和φ48比較傳輸時鐘信號的相位與多相時鐘信號的相位；濾波電路109，它接收相比較電路107的輸出信號。
濾波電路109的輸出信號作為延遲控制電壓作用于壓控延遲線103，構(gòu)成了一個負反饋控制系統(tǒng)。壓控延遲線103的信號延遲時間由延遲控制電壓控制。濾波電路109的作用是調(diào)節(jié)DLL的響應(yīng)特性，一般情況下在信號線和大地電勢之間使用一個電容(電容器)。
在圖1所示的DLL100中，比較時鐘信號發(fā)生電路106產(chǎn)生用于相比較的兩種時鐘信號φ04和φ48，以便使多相時鐘信號中各兩相鄰時鐘信號的相位差精確地鎖定在傳輸時鐘信號周期的1/8，相比較電路107根據(jù)這些時鐘信號比較傳輸時鐘信號的相位與多相時鐘信號的相位。
串并行轉(zhuǎn)換電路110使用這樣產(chǎn)生的多相時鐘信號φ0至φ7對串行數(shù)據(jù)進行抽樣，并將抽樣所得的串行數(shù)據(jù)解碼從而將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)。
圖2為圖1所示的接收電路中DLL所使用的相比較電路示意圖。如圖2所示，相比較電路107包括與非電路301，它得到用于相比較的時鐘信號φ04至φ48的邏輯積；或非電路302，它獲得時鐘信號φ04和φ48的邏輯和；輸出電路303，它根據(jù)與非電路301輸出的相比較信號UP和或非電路302輸出的相比較信號DN產(chǎn)生一個輸出信號，并把這個輸出信號傳送給輸出端108。
圖3為圖1所示接收電路中多相時鐘信號和用于相位比較的時鐘信號的波形，圖中還有用來生成相位比較所用時鐘信號的邏輯表達式。如圖3所示，用于相比較的時鐘信號φ04是根據(jù)多相時鐘信號中時鐘信號φ0至φ4而產(chǎn)生的，用于相比較的時鐘信號φ48是根據(jù)多相時鐘信號中時鐘信號φ4至φ8而產(chǎn)生的。當(dāng)時鐘信號φ04和φ48同處于高電平時，與非電路301的輸出信號處于低電平，這將導(dǎo)致輸出端108有一個電位增加。當(dāng)時鐘信號φ04和φ48同處于低電平時，或非電路302的輸出信號處于高電平，這將導(dǎo)致輸出端108有一個電位降低。
圖4A所示為當(dāng)多相時鐘信號中時鐘信號φ8的相相位對于圖3所示的情形有一個相位滯后時，用于相比較的時鐘信號和相比較信號的波形。圖4B為當(dāng)多相時鐘信號中時鐘信號φ8的相相位對于圖3所示的情形有一個相位超前時，用于相比較的時鐘信號和相比較信號的波形。
當(dāng)多相時鐘信號中時鐘信號φ0和φ8間的相位差大于2π(360°)時，如圖4A所示，連接在相比較電路輸出端108上的濾波電路109的電容充電完成控制，壓控延遲線103中的信號延遲時間縮短，從而使相位差等于2π。
另一方面，當(dāng)時鐘信號φ0和φ8間的相位差小于2π(360°)時，如圖4B所示，連接在相比較電路輸出端108上的濾波電路109的電容放電完成控制，壓控延遲線103中的信號延遲時間增加從而使相位差等于2π。結(jié)果，多相時鐘信號中各兩相鄰時鐘信號間的相位差被精確地鎖定為傳輸時鐘信號周期的1/8。
顯而易見，如圖1至圖4B所示，常規(guī)的高速串行數(shù)字傳輸信號接收電路中使用的相比較電路107比較時鐘信號φ04和φ48的相位，它們由比較時鐘信號發(fā)生電路106根據(jù)時鐘信號φ0和φ8產(chǎn)生。它不直接比較由壓控延時線103產(chǎn)生的多相時鐘信號中時鐘信號φ0和φ8的相位。
因此，比較時鐘信號發(fā)生電路106產(chǎn)生的相誤差與相比較電路107中產(chǎn)生的比較誤差被迭加，它使得DLL整體的相探測性能不如直接比較時鐘信號φ0和φ8的相位好。而且，由于使用不同類型的門電路，即與非電路301和或非電路302，在門的運算中常會出現(xiàn)計時誤差，當(dāng)時鐘信號φ0和φ8的相位差接近2π時，延遲控制電壓很低，計時誤差的效應(yīng)不能被忽略。
美國專利6,157,263提供了一個可應(yīng)用于快速高精度PLL的相比較電路。圖5是一個用于PLL的相比較電路的結(jié)構(gòu)示意圖。如圖5所示，相比較電路500包含兩個動態(tài)D閂鎖電路501和502；一個給D閂鎖電路501和502提供數(shù)據(jù)的或非電路503；和反相器504和505，它們分別將D閂鎖電路501和502的輸出信號反相。D閂鎖電路501和502的結(jié)構(gòu)如圖6所示。
再回到圖5，當(dāng)復(fù)位信號RS處于低電平時，D閂鎖電路501鎖住一個與參考時鐘信號φREF同步的低電平信號，D閂鎖電路502鎖住一個與壓控振蕩器(Voltage-controlled oscillator，簡稱VCO)輸出的VCO時鐘信號φVCO同步的低電平信號。當(dāng)D閂鎖電路501的輸出信號UP和D閂鎖電路502的輸出信號DN變?yōu)榈碗娖綍r，從或非電路503輸出的復(fù)位信號RS變?yōu)楦唠娖剑员銖?fù)位D閂鎖電路501和502。從D閂鎖電路501輸出的信號UP和D閂鎖電路502輸出的信號DN分別由反相器504和505反相，作為相比較信號UP和DN輸出。
圖7是圖5所示的相比較電路的工作波形圖。圖中畫出了當(dāng)VCO時鐘信號φVCO相對于參考時鐘信號φREF有2π至4π的相移時，復(fù)位信號RS和相比較信號UP和DN的波形。如圖7所示，使用這個相比較電路無法區(qū)分如下的兩種情形情形I，VCO時鐘信號φVCO與參考時鐘信號φREF之間的相位差是2π的第1個整數(shù)倍；情形II，它們之間的相位差為2π的第2個整數(shù)倍。當(dāng)輸入時鐘信號間的相位差大于0小于4π時，具有上述探測性能的相比較電路可以有效地用在PLL中。但是，這種相比較電路不能用在探測相位差很大的DLL中。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目標是改善相比較電路的相探測性能，防止半導(dǎo)體集成電路中DLL使用的相比較電路帶來的誤鎖定，而該接收電路用于接收串行數(shù)字傳輸信號，所以本發(fā)明能改進DLL的整體響應(yīng)速度和鎖定精度。
為了解決上述問題，本發(fā)明采用下述的技術(shù)方案一種半導(dǎo)體集成電路，它包括多個相互串聯(lián)的延遲元件，每個元件的延遲時間由一個控制電壓來控制；一個相比較電路，它根據(jù)相位差產(chǎn)生一個電壓，該相位差是指上述多個延遲元件中某一特定延遲元件的輸入時鐘信號與另一個特定延遲元件輸出時鐘信號之間的相位差；一個控制相比較電路的控制電路，當(dāng)上述相位差在特定的范圍內(nèi)時，它產(chǎn)生一個特定電壓；一個濾波電路，它過濾相比較電路產(chǎn)生的電壓，產(chǎn)生作用于所述多個延遲元件的控制電壓。
根據(jù)本發(fā)明，多相位時鐘信號中兩個時鐘信號間的相位差直接由相比較電路比較得到，控制電路能避免相位差等于或大于4π時可能發(fā)生的誤鎖定情況，這使得改進DLL整體的響應(yīng)速度和鎖定精度成為可能。
圖1是常規(guī)接收電路的框圖。
圖2為圖1所示接收電路中DLL使用的相比較電路。
圖3為圖1所示接收電路中多相時鐘信號和用于相比較的時鐘信號的波形。圖中還給出了用于生成相比較時鐘信號的邏輯表達式。
圖4A為一個時鐘信號的相位滯后時，用于相比較的時鐘信號和相比較信號的波形。圖4B為一個時鐘信號的相位超前時，用于相比較的時鐘信號和相比較信號的波形。
圖5是PLL中使用的一個常規(guī)相比較電路的結(jié)構(gòu)框圖。
圖6是圖5所示相比較電路使用的一個動態(tài)D閂鎖電路的電路圖。
圖7是圖5所示的相比較電路的工作波形圖。
圖8是根據(jù)本發(fā)明的第1個實現(xiàn)方案而設(shè)計的一個接收電路的框圖，該電路包含在一個半導(dǎo)體集成電路中，用于接收高速串行數(shù)字傳輸信號。
圖9是圖8所示接收電路中DLL使用的一個相比較電路結(jié)構(gòu)示意圖。
圖10是圖9所示相比較電路中一個動態(tài)D閂鎖電路的電路圖。
圖11為圖8所示接收電路中多相時鐘信號、比較控制信號和相比較信號的波形圖。圖中有用于生成比較控制信號的邏輯表達式。
圖12A為圖8所示接收電路中一個時鐘信號相位滯后時，比較控制信號和相比較信號的波形圖。圖12B為一個時鐘信號相位超前時，比較控制信號和相比較信號的波形圖。
圖13是根據(jù)本發(fā)明的第二個實現(xiàn)方案而設(shè)計的一個接收電路的框圖，該電路包含在一個半導(dǎo)體集成電路中用于接收高速串行數(shù)字傳輸信號。
圖14為圖13所示接收電路中用于DLL的一個相比較電路的結(jié)構(gòu)圖。
圖15為圖13所示接收電路中多相時鐘信號和比較控制信號的波形圖。圖中還有用于生成比較控制信號的邏輯表達式。
DLL800將第1個時鐘信號的相位與第(N+1)個時鐘信號的相位進行比較并控制多相時鐘信號的延遲時間，以便使多相時鐘信號中各相鄰時鐘信號間的相位差精確地鎖定在傳輸時鐘信號周期的1/N。在這種情況下，由于表示每個字符的串行數(shù)據(jù)的符號位數(shù)是8，接收電路產(chǎn)生的多相時鐘信號包含有八個相位的時鐘信號。
DLL800包括一個壓控延遲線803，它根據(jù)輸入傳輸時鐘信號產(chǎn)生多相時鐘信號φ0至φ8，這些信號間有相同的相位差；一個相比較電路807，它將第1個時鐘信號φ0的相位與第9個時鐘信號φ8的相位進行比較；一個比較控制信號產(chǎn)生電路806，它控制相比較電路807的比較操作；一個濾波電路809，它的輸入信號是相比較電路807的一個輸出信號。
濾波電路809的一個輸出信號作為延遲控制電壓傳送給壓控延遲線803，構(gòu)成了一個負反饋控制系統(tǒng)。壓控延遲線803的信號延遲時間由延遲控制電壓控制。濾波電路809用于調(diào)整DLL的響應(yīng)特性，例如，使用一個連接在信號線和地線之間的電容(電容器)。
當(dāng)時鐘信號φ0與時鐘信號φN之間的相位差超過一個特定的范圍時，比較控制信號產(chǎn)生電路806根據(jù)多相時鐘信號φ0至φ8產(chǎn)生一個比較控制信號來控制相比較電路807的操作，這樣就避免了誤鎖定。
串并行轉(zhuǎn)換電路810用這樣產(chǎn)生的多相時鐘信號φ0至φ8對串行數(shù)據(jù)抽樣，然后將抽樣的串行數(shù)據(jù)解碼，從而將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)。
圖9是圖8所示的接收電路中DLL所用的相比較電路結(jié)構(gòu)示意圖。相比較電路包括兩個動態(tài)D閂鎖電路901和902；第一邏輯電路903和第二邏輯電路904，它們分別為D閂鎖電路901和902提供數(shù)據(jù)；一個反相器905，它將D閂鎖電路902的輸出數(shù)據(jù)DN反相為輸出反相數(shù)據(jù)〔相比較信號〕DN；一個P-溝道晶體管907，它的一個柵極接收D閂鎖電路901的輸出數(shù)據(jù)〔相比較信號〕UP；一個N一溝道晶體管908，它的一個柵極接收反相器905輸出的相比較信號DN；電流源906和909分別為晶體管907和908提供電流。
圖10是圖9所示相比較電路中動態(tài)D閂鎖電路的結(jié)構(gòu)示意圖。由于動態(tài)D閂鎖電路901和902分別由6個晶體管構(gòu)成，結(jié)構(gòu)簡單，所以它能在高速下工作。由于使用了兩個相同結(jié)構(gòu)的動態(tài)D閂鎖電路901和902，圖9所示的相比較電電路807工作精度很高。
如圖9所示，第一邏輯電路903由一個或非電路構(gòu)成。當(dāng)D閂鎖電路901的輸出數(shù)據(jù)UP或D閂鎖電路902的輸出數(shù)據(jù)DN處于高電平時，第一邏輯電路903送給D閂鎖電路901一個低電平的數(shù)據(jù)。當(dāng)輸入數(shù)據(jù)處于低電平，第1個時鐘信號φ0上升的情況下，D閂鎖電路901的輸出數(shù)據(jù)處于低電平。當(dāng)輸入數(shù)據(jù)隨后變?yōu)楦唠娖綍r，D閂鎖電路901被復(fù)位，以便使輸出數(shù)據(jù)處于高電平。
第二邏輯電路904由一個或電路和一個與非電路構(gòu)成。根據(jù)設(shè)計每個輸入信號等量地通過這些晶體管，與第一邏輯電路903的情況相同。因此，它加在每個輸入信號上的延遲時間與第一邏輯電路903的延遲時間基本相等。
當(dāng)比較信號Sc處于高電平且D閂鎖電路901的輸出數(shù)據(jù)UP或D閂鎖電路902的輸出數(shù)據(jù)DN處于高電平時，第二邏輯電路904輸送低電平的數(shù)據(jù)給D閂鎖電路902。當(dāng)輸入數(shù)據(jù)處于低電平時，第九個時鐘信號φ8上升的情況下，D閂鎖電路902置輸出數(shù)據(jù)于低電平。當(dāng)其后的輸入數(shù)據(jù)變?yōu)楦唠娖綍r，D閂鎖電路902被復(fù)位，以便使輸出數(shù)據(jù)置于高電平。
而且，第二邏輯電路904能夠根據(jù)比較控制信號Sc獨立地控制D閂鎖電路902。特別是當(dāng)比較信號Sc處在低電平時，第二邏輯電路904置輸出信號于高電平。結(jié)果，D閂鎖電路902被復(fù)位，從而使輸出數(shù)據(jù)保持在高電平，反相器905輸出的相比較信號DN保持在低電平。這一時刻起，動態(tài)D閂鎖電路901不再復(fù)位，輸出數(shù)據(jù)UP被保持在低電平。
圖11是圖8所示接收電路中多相時鐘信號、比較控制信號和相比較信號的波形圖。圖中還給出了用于生成比較控制信號的邏輯表達式。盡管在時鐘信號φ0上升時，相比較信號UP暫時處于低電平，但由于第一邏輯電路903的輸出信號很快就變?yōu)楦唠娖?，UP再次被復(fù)位到高電平。盡管在時鐘信號φ8上升時，相比較信號DN暫時處于高電平，但由于第二邏輯電路904的輸出信號很快就變?yōu)楦唠娖剑珼N再次被復(fù)位到低電平。
比較控制信號Sc是根據(jù)多相時鐘信號中時鐘信號φ2至φ6產(chǎn)生的。當(dāng)多相時鐘信號中時鐘信號φ0與φ8之間的相位差接近2π(360°)時，如圖11所示，比較控制信號Sc不影響相比較電路的工作。
圖12A是圖8所示接收電路中，當(dāng)多相時鐘信號中的時鐘信號φ8的相位比圖11所示的狀態(tài)滯后時，比較控制信號和相比較信號的波形圖。圖12B是圖8所示接收電路中，當(dāng)時鐘信號φ8的相位比圖11所示的狀態(tài)超前時，比較控制信號和相比較信號的波形圖。
當(dāng)時鐘信號φ0和時鐘信號φ8之間的相位差大于2π(360°)，且在一個特定的范圍內(nèi)時，如圖12A所示，比較控制信號Sc變?yōu)榈碗娖健Ｆ浣Y(jié)果是，相比較信號DN一直處于低電平，相比較信號UP保持在低電平不被復(fù)位。因此，圖9所示晶體管907被打開，而晶體管908被關(guān)閉，以便升高輸出端808的電壓。由此完成縮短壓控延遲線803(圖8)延遲時間的工作，直到相位差等于2π。
在圖5所示的相比較電路中，當(dāng)時鐘信號φ0和時鐘信號φ8之間的相位差為4π時，探測到的相位差比實際相位差小2π。然而，在本實現(xiàn)方案中，由于相比較信號UP和DN保持在低電平，即使時鐘信號φ0和φ8間的相位差等于或大于4π，控制系統(tǒng)仍能縮短相位差。
在時鐘信號φ0和時鐘信號φ8間的相位差小于2π(360°)的情況下，如圖12B所示，當(dāng)時鐘信號φ8上升時，相比較信號DN被置于高電平，時鐘信號φ0上升后，相比較信號DN立即被復(fù)位到低電平，與先前的技術(shù)相同。在相比較信號UP和DN同處于高電平期間，圖9中所示的晶體管907被關(guān)閉，晶體管908被打開，輸出端808的電壓被降低，從而完成增加壓控延遲線803(圖8)的信號延遲時間的工作，直至相位差等于2π。通常情況下，壓控延遲線803的信號延遲時間不會為零，所以不會發(fā)生由于時鐘信號φ0和時鐘信號φ8間的零相位差導(dǎo)致的誤鎖定。
如上所述，在本實現(xiàn)方案中，時鐘信號φ0的上升邊緣和時鐘信號φ8的上升邊緣被直接進行比較，以鎖定DLL使多相時鐘信號中各兩相鄰時鐘信號間的相位差精確地變?yōu)閭鬏敃r鐘信號周期的1/N。因此，比較時鐘信號產(chǎn)生電路的相誤差并沒有迭加在相比較電路產(chǎn)生的比較誤差上，解決了先前技術(shù)上的問題，因而DLL的整體相探測性得以改進。
下面介紹本發(fā)明的第二個實現(xiàn)方案。
圖13是根據(jù)本發(fā)明的第二個實現(xiàn)方案而設(shè)計的一個接收電路的框圖，該電路包括在半導(dǎo)體集成電路中用于接收高速串行數(shù)字傳輸信號。在本實現(xiàn)方案中，比較控制信號發(fā)生電路826產(chǎn)生第一比較控制信號Sc1和第二比較控制信號Sc2，相比較電路827根據(jù)第一比較控制信號Sc1和第二比較控制信號Sc2對時鐘信號φ0和時鐘信號φ8的相位進行比較。本實現(xiàn)方案的其余部分與第1個實現(xiàn)方案類似。
圖14是圖13所示接收電路中DLL使用的相比較電路的結(jié)構(gòu)示意圖。這個相比較電路包括兩個動態(tài)D閂鎖電路901和902；第一邏輯電路923和第二邏輯電路904，它們分別用于復(fù)位D閂鎖電路901和902；反相器905，它反相D閂鎖電路902的輸出信號DN，輸出一個反相信號(相比較信號)DN；P-溝道晶體管907，它的一個柵極接收D閂鎖電路901的輸出信號(相比較信號)UP；N-溝道晶體管908，它的一個柵極接收反相器905輸出的相比較信號DN；電流源906和909，它們給晶體管907和908提供電流。
第一邏輯電路923和第二邏輯電路904類似，它由一個或電路和一個與非電路組成。當(dāng)?shù)谝槐容^控制信號Sc1處于高電平，且當(dāng)相比較信號UP或相比較信號DN處于高電平時，第一邏輯電路923送給D閂鎖電路901處于低電平的數(shù)據(jù)。在輸入數(shù)據(jù)處于低電平，第一時鐘信號φ0上升的情況下，D閂鎖電路901置輸出數(shù)據(jù)于低電平。當(dāng)輸入數(shù)據(jù)變?yōu)楦唠娖胶?，D閂鎖電路901被復(fù)位，從而使輸出數(shù)據(jù)處在高電平。
當(dāng)?shù)诙容^控制信號Sc2處在高電平且相比較信號UP或相比較信號DN處于高電平時，第二邏輯電路904送給D閂鎖電路902處于低電平的數(shù)據(jù)。當(dāng)輸入數(shù)據(jù)處于低電平，第九時鐘信號φ8上升的情況下，D閂鎖電路902置輸出數(shù)據(jù)于低電平。當(dāng)輸入數(shù)據(jù)變?yōu)楦唠娖胶?，D閂鎖電路902被復(fù)位，從而使輸出數(shù)據(jù)處于高電平。
而且，第一邏輯電路923和第二邏輯電路904能夠分別獨立地根據(jù)第一和第二比較控制信號Sc1和Sc2控制動態(tài)D閂鎖電路901和902。
當(dāng)時鐘信號φ0和時鐘信號φ8之間的相位差小于2π且處在第一設(shè)定范圍內(nèi)時，第一比較控制信號Sc1變?yōu)榈碗娖?，第一邏輯電?23置輸出信號于高電平。結(jié)果是，D閂鎖電路901輸出的相比較信號UP被復(fù)位并保持在高電平。D閂鎖電路902的輸出信號DN保持在低電平而沒有被復(fù)位，反相器905輸出的相比較信號DN保持在高電平。因此，如圖14所示晶體管907被關(guān)閉，晶體管908被打開，以降低輸出端808上的電壓，從而完成增加壓控延遲線803(圖13)的信號延遲時間的工作，直到相位差等于2π。
另一方面，當(dāng)時鐘信號φ0和時鐘信號φ8之間的相位差大于2π且處在第二設(shè)定范圍內(nèi)時，第二比較控制信號Sc2變?yōu)榈碗娖剑诙壿嬰娐?03置輸出信號于高電平。其結(jié)果是，D閂鎖電路902輸出的相比較信號DN被復(fù)位并保持在高電平，反相器905輸出的相比較信號DN保持在低電平。D閂鎖電路901輸出的相比較信號UP保持在低電平?jīng)]有被復(fù)位。因此，如圖14所示晶體管907被打開，而晶體管908被關(guān)閉，輸出端808上的電壓被增加，壓控延遲線803(圖13)的信號延遲時間被縮短，直到相位差等于2π。
圖15是圖13所示接收電路中多相時鐘信號和比較控制信號的波形圖。圖中還有用于生成比較控制信號的邏輯表達式。第一比較控制信號Sc1是根據(jù)多相時鐘信號中時鐘信號φ3至φ5產(chǎn)生的。第二比較控制信號Sc2是根據(jù)多相時鐘信號中時鐘信號φ2至φ6產(chǎn)生的。當(dāng)多相時鐘信號中時鐘信號φ0和時鐘信號φ8之間的相位差接近2π時，如圖1 5所示，第一比較控制信號Sc1和第二比較控制信號Sc2不影響相比較電路的工作。
在本發(fā)明的第二實現(xiàn)方案中，如圖13至圖15所示，由于比較控制信號提供了一個用于控制相比較操作的界限，該界限存在于時鐘信號φ0和φ8間相位差縮小的方向上(在相位超前側(cè))或相位差增大的方向上(在相位滯后側(cè))，即使接收電路本身在縮短相位差的方向上可能發(fā)生誤鎖定，該誤鎖定也能有效地被防止。
在高速串行數(shù)字傳輸信號接收電路中，使用根據(jù)本發(fā)明設(shè)計的半導(dǎo)體集成電路，可以提供一個能極好地跟蹤各種漲落的多相時鐘信號發(fā)生電路，即使這些傳輸時鐘信號的漲落是由傳輸電路中電源電壓的起伏或是對傳輸線的干擾等因素引起的。它使DLL的整體相探測性明顯地得到提高。
盡管用上述的一些實現(xiàn)方案描述了本發(fā)明，本發(fā)明并不僅僅局限于上述的實現(xiàn)方案，它可以在本專利的范圍內(nèi)任意地修改和變動。例如，在介紹本發(fā)明的優(yōu)點時使用了特殊的動態(tài)D閂鎖電路來構(gòu)成相比較電路，但是使用其它的具有類似功能的動態(tài)D閂鎖電路時，本發(fā)明仍然有效實用。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于所述半導(dǎo)體集成電路包括一系列相互串聯(lián)的延遲元件，每一元件的延遲時間由一個控制電壓來控制；一個相比較電路，它根據(jù)兩個時鐘信號間的相位差產(chǎn)生一個電壓，這兩個時鐘信號一個是輸入給所述系列延遲元件中某個特定延遲元件的信號，另一個是從所述系列延遲元件中另外一個特定延遲元件輸出的信號；一個控制電路，當(dāng)所述相位差在一個特定的范圍內(nèi)時，它產(chǎn)生一個特定的電壓來控制所述相比較電路；一個濾波電路，它過濾由所述的相比較電路產(chǎn)生的電壓，產(chǎn)生作用于所述系列延遲元件的控制電壓。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述控制電路至少產(chǎn)生一個用于控制所述相比較電路的控制信號，這個信號根據(jù)所述系列延遲元件中某個特定元件的輸出時鐘信號產(chǎn)生的。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于至少在相位差為4π時，所述控制電路控制所述相比較電路產(chǎn)生所述特定的電壓。
4.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述控制電路控制所述相比較電路，當(dāng)所述相位差小于2π且處于第一特定范圍內(nèi)時，它產(chǎn)生第一特定電壓，當(dāng)所述相位差大于2π且處于第二特定范圍內(nèi)時，它產(chǎn)生第二特定電壓。
5.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于所述相比較電路包括第一動態(tài)D閂鎖電路，它的一個時鐘信號輸入端輸入的時鐘信號是所述系列延遲元件中某個特定元件的輸入信號；第二動態(tài)D閂鎖電路，它的一個時鐘信號輸入端輸入的時鐘信號是所述系列延遲元件中某個特定元件的輸出信號；第一邏輯電路，它根據(jù)所述第一和第二動態(tài)D閂鎖電路的輸出信號給所述第一動態(tài)D閂鎖電路的數(shù)據(jù)輸入端提供數(shù)據(jù)；第二邏輯電路，它根據(jù)所述第一和第二動態(tài)D閂鎖電路的輸出信號給所述第二動態(tài)D閂鎖電路的數(shù)據(jù)輸入端提供數(shù)據(jù)；以及一個產(chǎn)生相比較電路輸出電壓的電路，該電壓根據(jù)所述第一和第二動態(tài)D閂鎖電路的輸出信號產(chǎn)生。
6.如權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于所述第一邏輯電路根據(jù)所述的第一和第二動態(tài)D閂鎖電路的輸出信號復(fù)位所述第一動態(tài)D閂鎖電路；所述第二邏輯電路根據(jù)所述的第一和第二動態(tài)D閂鎖電路的輸出信號復(fù)位所述第二動態(tài)D閂鎖電路。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于所述第二邏輯電路根據(jù)至少一個所述控制信號復(fù)位所述第二動態(tài)D閂鎖電路。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于所述控制電路根據(jù)所述系列延遲元件中某個特定元件的時鐘信號產(chǎn)生控制信號，當(dāng)所述相位差小于2π且在第一特定范圍內(nèi)時，它產(chǎn)生控制所述相比較電路的第一控制信號，當(dāng)所述的相位差大于2π且在第二特定范圍內(nèi)時，它產(chǎn)生控制所述相比較電路的第二控制信號；所述第一邏輯電路根據(jù)第一控制信號復(fù)位所述第一動態(tài)D閂鎖電路；所述第二邏輯電路根據(jù)第二控制信號復(fù)位所述第二動態(tài)D閂鎖電路。
全文摘要
本發(fā)明公開一種包含有一個相比較電路的半導(dǎo)體集成電路。該相比較電路用在串行時鐘傳輸信號接收電路的鎖延遲回路中。由于防止了誤鎖定，提高了鎖延遲回路整體的響應(yīng)速度和鎖定精度，從而改進了相比較電路的相探測性能。該半導(dǎo)體集成電路包括一系列串聯(lián)的延遲元件，每個延遲元件的延遲時間根據(jù)一個控制電壓調(diào)節(jié)；一個相比較電路，它根據(jù)相位差產(chǎn)生一個電壓，該相位差為上述某個特定延遲元件的輸入時鐘信號與另外一個特定延遲元件的輸出時鐘信號的相位差；一個控制電路，當(dāng)上述相位差處于某個特定的范圍內(nèi)時，它控制相比較電路產(chǎn)生一個特定的電壓；一個濾波電路，它過濾相比較電路產(chǎn)生的電壓，產(chǎn)生作用于延遲元件的控制電壓。
文檔編號H03L7/089GK1463494SQ02801697
公開日2003年12月24日 申請日期2002年5月14日 優(yōu)先權(quán)日2001年5月17日
發(fā)明者岡村淳一 申請人:哉英電子股份有限公司