專利名稱：具有較小抖動的改進的分頻器和基于該分頻器的設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分頻器和用于分頻的設(shè)備。更具體地，本發(fā)明涉及基于適合在發(fā)射機和接收機中使用的、特別是用于射頻信號傳輸?shù)睦準椒诸l器結(jié)構(gòu)的分頻器結(jié)構(gòu)和電路技術(shù)。
背景技術(shù)：
近年來，在標準的互補金屬氧化物半導體(CMOS)的單芯片收發(fā)信機的射頻(RF)設(shè)計方面作出了很大努力。特別是，分頻器和頻率合成器(這是構(gòu)成收發(fā)信機的關(guān)鍵模塊之一)的CMOS實施方案已吸引了很大的注意。這里最顯著的趨勢是拉鏈式分頻器結(jié)構(gòu)和所謂的電流模式邏輯(CML)。
已知的拉鏈式分頻器包括用除以2/3的單元的相同電路構(gòu)成的鏈。

圖1上顯示傳統(tǒng)的除以2/3單元10，它具有五個端子11-15時鐘輸入端(CKin)11，被分頻的時鐘輸出端(CKout)12，模式控制輸入端(MDin)13，模式控制輸出端(MDout)14，和編程輸入端(P)15。每個除以2/3單元10包含兩個電路塊預(yù)計數(shù)器(prescaler)邏輯塊16，它由被稱為循環(huán)結(jié)束(end-of-cycle)邏輯17的另一個塊產(chǎn)生的吞沒(swallow)信號(SW)控制而實現(xiàn)除以2或3。當編程比特P＝0(并且MDin＝1或MDin＝0)被加到編程輸入端15時，單元10除以2，以及當P＝1和MDin＝1時，單元10除以3。
除以2/3的單元典型地以CML的形式實施?；綜ML邏輯電路包括若干個堆疊的差分對，兩個電阻性的或有源的負荷，以及一個拖尾電流源。一個以CML實施的拉鏈式分頻器的進一步的細節(jié)在C.Vaucher和Z.Wang，”A low-power truly-modular 1.8GHzprogrammable divider in standard CMOS technology(以標準CMOS技術(shù)實現(xiàn)的低功率完全模塊1.8GHz可編程分頻器)”，ESSCIRC’99，pp.406-409，1999和C.Vaucher，I.Ferncic，M.Locher，S.Sedvallson，U.Voegeli和Z.Wang，”A family of low-power truly-modularprogrammable dividers in standard 0.35mm CMOS technology(以0.35mm CMOS技術(shù)實現(xiàn)的低功率完全模塊可編程分頻器系列)”，SC-35，No.7，pp.1039-1045，2000中描述。
圖2A上顯示包括六個除以2/3單元21-26的鏈和輸入鎖存器27的已知的分頻器20的例子。分頻器20能夠以GHz量級的輸入時鐘頻率(CK1)運行。圖2B顯示分頻器20的端子信號。時鐘輸入和時鐘輸出信號(CK1-CK7)被顯示在圖2B的左手邊，以及模式控制信號(MD1-MD6)連同CK1一起被顯示在右手邊。時鐘輸入和時鐘輸出信號(CK1-CK7)在本例中其范圍處在-500mV與+500mV之間(峰-峰)，因為分頻器20是以CML形式實現(xiàn)的。在本例中，在大多數(shù)時間內(nèi)，單元21-26把它們的各個時鐘輸入除以2。如果分頻比是3，脈沖寬度則更寬，正如在圖2B的左手邊可看到的。在信號CK3的情形下，例如，在時間t1和t2，分頻比是3。這是由于二進制字P＝111111被施加到輸入鎖存器27的編程輸入端(P0-P5)。如果編程輸入端總是邏輯“1”，則各個單元21-26的分頻比只由后面的單元發(fā)送到前面的單元的模式控制信號(MD)來決定。
電信IC(集成電路)工業(yè)主要致力于不斷地改進質(zhì)量和減小制造成本。隨著從第二代(諸如GSM)到第三代UMTS的演進，許多新穎的技術(shù)和工藝在這個高度競爭的市場上是必需的。一種新的技術(shù)是所謂的分數(shù)-N PLL發(fā)射機，其中PLL不單被使用來生成載頻，也被使用來調(diào)制要被發(fā)送的信號。這個方法的好處包括具有極低的接近于載波的相位噪聲電平的、寄生輸出較小的頻譜，以及制造成本顯著地減小。
在這個PLL發(fā)射機中一個關(guān)鍵的部件是分頻器。它的CMOS實施方案的最近的趨勢是利用與CML相組合的以上提到的拉鏈式分頻器結(jié)構(gòu)。分頻器的兩個關(guān)鍵的性能參量是功率消耗和輸出頻譜純度。
對于低功率應(yīng)用，一種能夠減小功率消耗達50％的分頻器結(jié)構(gòu)已在題目為“Improved Frequency Divider With Reduced PowerConsumption，Apparatus Based Thereon，and Method For PowerEfficient Frequency Division(具有較小的功率消耗的改進的分頻器，基于該分頻器的設(shè)備，以及節(jié)省功率的分頻的方法)”的共同待決的專利申請中被提出。這個共同待決的專利申請是在2000年12月22日提交的，并且當前被轉(zhuǎn)讓給本發(fā)明申請的受讓人，并轉(zhuǎn)讓了其申請?zhí)?01283322.5。
雖然相位噪聲被使用來在頻域中描述頻譜純度，但抖動被用作為對該同一個事物在時域中的度量。抖動來源于電路噪聲，它改變信號跨越門限的過渡。在圖2A的拉鏈式分頻器20的每個單元中都存在抖動。由于這種分頻器20的非同步性質(zhì)，抖動沿著信號路徑而從鏈的左邊到右邊積累。這個效果被稱為抖動積累。如果信號MD4被取為輸出28(參閱圖3)，則沿路徑的所有的抖動積累為JOUT2=JIN2+JC12+JC22+JC32+JC42+JM42]]>其中J1N是與輸入CK1有關(guān)的抖動的標準偏差，JCi是由單元i附加到它的輸出端CK(i+1)的抖動的標準偏差，JM4是由單元25附加到MD4抖動偏差，如圖3所示。因為在拉鏈式分頻器20中的電流消耗被按比例縮小以及同時電阻性負荷隨頻率逐個單元地按比例上升，由一個單元附加上的抖動比起它的前面的級附加上的抖動更大。
抖動是在分頻器、振蕩器、頻率合成器等等中主要關(guān)心的問題，因為即使引入很小的抖動到這些電路中，也導致它的頻譜和定時性質(zhì)的嚴重的改變，從而導致較低的信號噪聲比，增加的誤碼率，以及對相鄰的信道更高的干擾。抖動在接受時鐘同步的和采樣的數(shù)據(jù)系統(tǒng)中也是重要的，因為零交叉點常常包含著信息，所以，切換時刻的任何不確定性將造成誤差。
迄今為止，一般來說，頻譜純度(以及特別是抖動積累)在設(shè)計以CML形式出現(xiàn)的拉鏈式分頻器電路時都還沒有被嚴格考慮。
因此，本發(fā)明的一個目的是改進目前的分頻器電路。
本發(fā)明的另一個目的是提供具有減小或消除了抖動的分頻器電路。
本發(fā)明的另一個目的是提供具有改進的頻譜純度的分頻器電路。
發(fā)明概要這里給出新穎的重新時鐘同步技術(shù)和具有雙重重新時鐘同步的新穎的分頻器結(jié)構(gòu)。這種新穎的結(jié)構(gòu)和技術(shù)是基于已知的拉鏈式分頻器結(jié)構(gòu)。
按照本發(fā)明的設(shè)備適用于產(chǎn)生其頻率低于輸入信號的頻率的輸出信號。其相應(yīng)的設(shè)備包括分頻單元的一個鏈，其中每個分頻單元具有預(yù)定的分頻比，以及其中每個單元包括時鐘輸入端，用于接收輸入時鐘；分頻的時鐘輸出端，用于提供輸出時鐘(CKout)給后繼的分頻單元；模式控制輸入端，用于接收來自后繼的分頻單元的模式控制輸入信號；以及模式控制輸出端，用于提供模式控制輸出信號給前面的分頻單元。設(shè)備還包括用于改變分頻比的鎖存器，和具有兩個鎖存器的D觸發(fā)器。第一鎖存器被第一信號進行時鐘同步，以及第二鎖存器被第二信號進行時鐘同步，由此第一信號的頻率低于第二信號的頻率。
在權(quán)利要求2到10中對各種有利的實施例提出了權(quán)利保護要求。
按照本發(fā)明的設(shè)備特別適合于在發(fā)射機或接收機系統(tǒng)中使用，正如在權(quán)利要求11中所提出權(quán)利保護要求的那樣。
雙重重新時鐘同步技術(shù)被建議來克服各種問題和保證可靠的運行。
這里提供的分頻器結(jié)構(gòu)允許減小或消除不同種類的電路的抖動，特別是像拉鏈式分頻器電路那樣的非同步電路的抖動。按照本發(fā)明的雙重重新時鐘同步是非常有效和可靠的技術(shù)。
本發(fā)明的其他的優(yōu)點將結(jié)合具體的實施例來闡述。
附圖簡述為了更全面地說明本發(fā)明及其進一步的目的和優(yōu)點，將結(jié)合附圖參考以下的說明，其中圖1是傳統(tǒng)的包括兩個邏輯塊的除以2/3的單元。
圖2A是傳統(tǒng)的包括六個除以2/3的單元的拉鏈式分頻器結(jié)構(gòu)。
圖2B是顯示圖2A的傳統(tǒng)的拉鏈式分頻器結(jié)構(gòu)的時鐘信號和模式控制信號的圖。
圖3是被使用來顯示抖動積累的、傳統(tǒng)的拉鏈式分頻器結(jié)構(gòu)的示意圖。
圖4A是用于重新時鐘同步的傳統(tǒng)的DFF的示意圖。
圖4B顯示其中出現(xiàn)災(zāi)難性的誤差的情形。
圖5是傳統(tǒng)的分數(shù)N PLL發(fā)射機的示意圖。
圖6A是按照本發(fā)明的、利用兩個鎖存器的DFF的示意圖。
圖6B是按照圖6A的DFF的CMOS實施方案的示意方框圖。
圖7A是按照本發(fā)明的分頻器的示意圖。
圖7B是顯示圖7A的分頻器的信號的圖。
圖8是按照本發(fā)明的另一個分頻器的示意圖。
優(yōu)選實施例描述為了簡化起見，各個圖上的某些信號線被顯示為單個終端的信號線。事實上，許多信號線不同的，這意味著事實上存在兩條信號線。其他的信號可以是幾個比特寬的數(shù)字信號。
下面，參考圖2A和3。對于低抖動的設(shè)計，最好是取信號MD1作為輸出。不幸地，由于某些定時約束條件，分頻器的輸出信號(fdiv)常常在分頻器鏈20的中間的某個地方被抽頭。例如對于當前在開發(fā)的蘭牙收發(fā)信機，分頻器輸出(fdiv)在MD4處被抽頭(參閱圖3)。結(jié)果，在輸出(fdiv)中的抖動將會太大而在大多數(shù)應(yīng)用中是不能接受的。
因此，已知的重新時鐘同步技術(shù)在這樣的裝置中是失效的。重新時鐘同步是被使用來減小抖動的技術(shù)。重新時鐘同步技術(shù)給出一種抖動較小的信號來時鐘同步D觸發(fā)器(DFF)30(參閱圖4A)，而該抖動信號被加到DFF 30的數(shù)據(jù)輸入端31。通過重新時鐘同步，在新的輸出端32處的抖動現(xiàn)在被減小到等于時鐘信號的抖動加上由DFF 30附加的抖動。對于圖2A或3的拉鏈式分頻器，它將以圖4A所示的方式執(zhí)行重新時鐘同步，其中在DFF 30的時鐘輸入端33處加上的時鐘CK1被認為是無抖動的。不幸地，它在這里不能工作，因為重新時鐘同步方案需要在DFF 30的31和33處施加的兩個輸入信號之間具有很嚴格地規(guī)定的時序關(guān)系，這通常只是對于同步電路以及某些具有受到嚴格控制的時序關(guān)系的非同步電路的情形。
在MD4和CK1之間的時序關(guān)系主要由涉及到的所有的單元21-25的延時來確定。所涉及的單元越多，總的延時越大。通過忽略抖動的影響，MD4相對于CK1的延時可被表示為DOUT＝DC1+DC2+DC3+DC4+DM4.
類似地，由于縮放(scaling)，DC1＜DC2＜DC3＜DC4
應(yīng)當指出，在CK1與CK5之間的頻率差別至少是16倍。而且，信號延時受到許多因素的影響，諸如，電源，溫度，處理，失配等等，使得很難將MD4與CK1之間的時序關(guān)系保持在精確的控制之下。圖4B所示的情形可能會發(fā)生。在時間t1和t3時DEF 30的Q端狀態(tài)分別是邏輯0和邏輯1時，在時間t2時的輸出可以是邏輯0或邏輯1(是取決于瞬時的抖動)，因為在這個時刻t2時的輸入MD4處在DFF 30的門限值。即使對于相當小的抖動，最終得出的誤差會大于抖動本身幾十倍。所以，這種誤差是災(zāi)難性的，因此必須避免。初步的仿真結(jié)果表明，這樣的災(zāi)難性誤差的概率高達7％，這是在大多數(shù)應(yīng)用中絕對不能接受的數(shù)值。因此，由于上述的原因，在這種情形下，既不把DFF30的觸發(fā)點改變到下降沿，也不預(yù)先放大MD4，將是有幫助的。
圖5顯示傳統(tǒng)的分數(shù)-N PLL發(fā)射機40的基本構(gòu)建方塊?？s略詞PLL代表鎖相環(huán)。調(diào)制數(shù)據(jù)通過∑/Δ調(diào)制器41被加到分頻器42。分頻器允許整數(shù)分頻比，它連同∑/Δ調(diào)制器41(也是所謂的S/D調(diào)制器)一起構(gòu)成一個分數(shù)-N分頻器。另外，分數(shù)-N PLL發(fā)射機40包括用于參考頻率(freq)的輸入端，相位/頻率檢測器(PFD)48根據(jù)對輸入信號fref與PLL反饋信號fdiv的比較結(jié)果，在輸出端49處產(chǎn)生誤差信號。輸入數(shù)據(jù)包含要通過通信信道47進行發(fā)送的信號的信息和用于控制分頻器42的模數(shù)(modulus)的載頻(fc)的信息(輸入數(shù)據(jù))。結(jié)果，在壓控振蕩器(VCO)44的輸出端43處的輸出信號是以想要的載頻(fc)的已調(diào)制的射頻(RF)信號。這個信號通過放大器(PA)45和天線46被發(fā)送到通信信道47。VCO 44在輸出端43處的輸出信號被使用來產(chǎn)生PLL反饋信號fdiv。
本發(fā)明的基本原理(在這里被稱為雙重重新時鐘同步技術(shù))是結(jié)合圖6A和6B描述的。雙重重新時鐘同步技術(shù)可以用一個DFF 50來完成，如圖6A所示。這個DFF包括兩個D-鎖存器51和52，等價于單個DFF，這樣，比起圖4A來說沒有任何附加開銷。然而，具有重要的差別。雖然在圖4A上DFF 30由CK1進行時鐘同步，按照本發(fā)明，第一鎖存器51和第二鎖存器52由兩個不同的信號進行時鐘同步。在本例中，第一鎖存器51通過把信號CK3加到時鐘輸入端53而得到時鐘同步，以及第二鎖存器52通過把信號CK1加到時鐘輸入端54而得到時鐘同步。鎖存器51和52在信號CK3和CK1的下降沿被觸發(fā)。這個實施方案使得能實施被顯著地改進的分頻器。
圖6B顯示以CML形式實現(xiàn)的DFF 50的CMOS實施方案，它被設(shè)計成工作在電源電壓Vdd。如圖6A所示，兩個鎖存器51和52被標識。它們的工作原理是直截了當?shù)摹．斝盘朇K3是邏輯低時，一個其柵極被連接到倒相的CK3輸入端60的MOS晶體管T1接通，而另一個其柵極被連接到CK3輸入端61的MOS晶體管T2關(guān)斷。所以鎖存器51的全部拖尾電流流到鎖存器的左面支路，在Q1輸出端62處的信號等于DFF 50的輸入端55處的信號，即，Q1＝MD4。當信號CK3從邏輯0切換到邏輯1時，鎖存器的左面支路被關(guān)斷，以及拖尾電流被路由到鎖存器的右面支路，這樣，先前的狀態(tài)被保持，即使在輸入端55處的信號MD4改變的情況下也是如此。第二鎖存器52以同樣的方式起作用。
圖7A上顯示包括雙重重新時鐘同步技術(shù)的分數(shù)-N分頻器70的第一應(yīng)用/實施方案。為了設(shè)計成用于工作在2.5GHz的CMOS蘭牙收發(fā)信機，分頻器70引用按照本發(fā)明的雙重重新時鐘同步。例如，分頻器70可代替圖5上的分頻器42。分數(shù)-N分頻器70包括一系列的六個除以N/M的單元71-76的鏈和一個輸入鎖存器77。在本例中，DFF 50的輸出信號Q2用作為分數(shù)-N分頻器70的輸出信號fdiv。
圖7B顯示分頻器70的某些模擬端信號(CK1，CK3，MD4，Q1，Q2.fdiv和md4)。最上面的圖顯示第一鎖存器51的信號(以毫伏計)相對于時間(t)的關(guān)系。下面的圖顯示第二鎖存器52的信號(以毫伏計)相對于時間(t)的關(guān)系。
分數(shù)-N分頻器70允許產(chǎn)生一個其頻率低于輸入信號CK1的頻率的輸出信號fdiv。如圖7A所示，分數(shù)-N分頻器70包括一系列的分頻單元71-76的鏈。每個分頻單元71-76具有五個端子CKin，CKout，MDout，MDin和P，如圖1所示。
分頻單元71-76具有預(yù)定的分頻比(M/N，諸如2/3，其中M＝2和N＝3)。五個端子中的一個端子用作為時鐘輸入端，該輸入端用于接收輸入時鐘(CKin)；一個端子是已分頻的時鐘輸出端，用于提供輸出時鐘(CKout)給后繼的分頻單元；一個端子是模式控制輸入端，用于接收來自后繼的分頻單元的模式控制輸入信號(MDin)；以及另一個端子是模式控制輸出端，用于提供模式控制輸出信號(MDout)給前面的分頻單元。端子P允許改變相關(guān)的單元的分頻比N/M。鎖存器77被提供來改變每個分頻單元71-76的分頻比。提供了D-觸發(fā)器電路50，它包括兩個鎖存器51，52。第一鎖存器51由第一信號CK3進行時鐘同步，以及第二鎖存器52由第二信號CK1進行時鐘同步。兩個時鐘信號從分頻鏈71-76內(nèi)的端子被抽頭。在圖7A所示的例子中，第一信號在單元72和單元73之間被抽頭，以及第二信號CK1在單元71的輸入端處被抽頭。第一信號CK3的頻率低于第二信號CK1的頻率，即，fCK3＜fCK1(例如，參閱圖2B)。在本例中，在單元74和單元75之間被抽頭的信號MD4被加到DFF 50的輸入端55。應(yīng)當指出，在MD4與CK3之間的時序關(guān)系以及在CK3與CK1之間的時序關(guān)系是可控制的，因為兩個信號對(MD4，CK3以及CK3，CK1)都是在分頻單元71-76內(nèi)相隔不大于4個單元的端子處被抽頭。優(yōu)選地，對信號對的信號進行抽頭的兩個端子的間隔應(yīng)當不大于2個單元(例如，參閱圖7A或圖8)。
當結(jié)合采用了傳統(tǒng)的全擺動(full-swing)DFF的其他電路使用按照本發(fā)明的雙重重新時鐘同步時，為了正確地運行，低擺動的和差分的CML信號必須被變換成全擺動的信號。某些相位-頻率-檢測器(例如，圖5上的PFD 48)可以用傳統(tǒng)的全擺動的DFF構(gòu)成。向全擺動的信號的變換可以由如圖8所示的變換器88來完成。按照圖8所示的實施例，輸出電路88，89被提供來處理DFF 50的輸出信號Q2，以便產(chǎn)生另一個輸出信號fdiv。信號fdiv可被饋送到PFD 48，例如，如圖5所示。
分頻單元81-86具有預(yù)定的分頻比(2/3)。鎖存器87被提供來改變每個分頻單元81-86的分頻比。利用了D觸發(fā)器電路50，它包括兩個鎖存器51，52。第一鎖存器51由第一信號CK3進行時鐘同步，以及第二鎖存器52由第二信號CK1進行時鐘同步。兩個時鐘信號從分頻鏈81-86內(nèi)的端子處進行抽頭。在圖8所示的例子中，第一信號CK3在單元82和單元83之間被抽頭，以及第二信號CK1在單元81的輸入端處被抽頭。第一信號CK3的頻率高于第二信號CK1的頻率，即，fCK3＞fCK1。在本例中，在單元83和單元84之間進行抽頭的信號MD3被加到DFF 50的輸入端55。應(yīng)當指出，在MD3與CK3之間的時序關(guān)系以及在CK3與CK1之間的時序關(guān)系是可控制的，因為兩個信號對(MD3，CK3以及CK3，CK1)都是在分頻單元鏈81-86內(nèi)相隔不大于2個單元的端子處被抽頭。
應(yīng)當指出，在雙重重新時鐘同步后，只有第二鎖存器52、變換器88和NOR門89會把抖動附加到輸出信號fdiv中。最后兩項是無法避免的，即使沒有任何重新時鐘同步，它們也已經(jīng)存在。然而，由這些門產(chǎn)生的抖動可以通過正確的設(shè)計而被最小化，從而，使得輸出信號fdiv幾乎沒有抖動。
按照這里給出的雙重重新時鐘同步方案，關(guān)鍵的時序關(guān)系被顯著而有利地減小為兩個分開的項，即，在MD4與CK3(或MD3與CK3，見圖8)之間的時序關(guān)系以及在CK3與CK1之間的時序關(guān)系。這兩個時序關(guān)系成為可容易控制的。另外，頻率差別現(xiàn)在是4倍，而不是16倍(如果單元71-76是2/3單元的話)，使得有可能避免重新時鐘同步在鎖存器的門限值附近進行，因此防止災(zāi)難性誤差的發(fā)生。
已顯示了這里給出的雙重重新時鐘同步的非?？煽康暮驼_的運行。在某些環(huán)境下，抖動可通過雙重重新時鐘同步而被完全消除。
應(yīng)當指出，通過本重新時鐘同步方案來實現(xiàn)抖動降低或甚至抖動消除，只是在抖動是小的和在一定的限制范圍內(nèi)才是可能的。
對于現(xiàn)有的、限于同步電路的重新時鐘同步技術(shù)，該限制值等于時鐘信號的周期。這意味著，時鐘頻率把對允許的抖動設(shè)置上限。對于建議的雙重重新時鐘同步，已經(jīng)看到，甚至大于時鐘CK1的周期的抖動也被完全消除。
所以，雙重重新時鐘同步技術(shù)不僅可以減小或消除非同步電路(如圖7A的拉鏈式分頻器70或圖8的拉鏈式分頻器80)的抖動，而且可以減小或消除現(xiàn)有的重新時鐘同步技術(shù)不能克服的過于大的抖動。這個卓越的特性是人們非常需要的，因為它比起至今存在的重新時鐘同步技術(shù)具有廣泛得多的應(yīng)用。
按照本發(fā)明的雙重重新時鐘同步是用來減小或消除非同步電路中的抖動的非常有效和可靠的技術(shù)。當采用這里給出的雙重重新時鐘同步時，比起傳統(tǒng)的重新時鐘同步，可以很容易達到10倍和10倍以上的改進。取決于實施方案，大于1000倍的改進也是可能的。
必須指出，所建議的結(jié)構(gòu)可以無例外地被應(yīng)用到具有任意數(shù)目的單元的分頻器。
本發(fā)明適合于在通信系統(tǒng)和需要產(chǎn)生精確的頻率信號fdiv的其他系統(tǒng)中使用。本發(fā)明適合于在發(fā)射機和接收機中使用。本發(fā)明特別適合于在單片CMOS收發(fā)信機中使用。按照本發(fā)明的系統(tǒng)可在蜂窩電話(例如，GSM或UMTS)，DECT手機，個人通信系統(tǒng)，藍牙設(shè)備中被利用，這些僅僅是幾個例子。
按照本發(fā)明的分頻器可以與其他電路相組合，以便實現(xiàn)收發(fā)信機，射頻(RF)集成電路(IC)，GSM解決方案，DECT設(shè)備，PCS，和蘭牙解決方案的節(jié)省功率的實施方案。
應(yīng)當看到，為了簡明起見，本發(fā)明的各種特性是結(jié)合分開的實施例被描述的，但是它們也可以以組合成單個實施例的方式被提供。相反，為了概括起見，本發(fā)明的各種特性是結(jié)合單個實施例被描述的，但是它們也可以分開地或以任何適當分解的方式被提供。
在附圖和說明書中闡述了本發(fā)明的優(yōu)選實施例，雖然使用了特定的術(shù)語，但這樣給出的說明僅僅是在通用的和說明的意義上使用這些術(shù)語，而不是為了構(gòu)成限制。
權(quán)利要求
1.用于產(chǎn)生其頻率低于輸入信號(CK1)的頻率的輸出信號(fdiv)的設(shè)備(70；80)，該設(shè)備(70；80)包括-分頻單元鏈(71-76；81-86)，其中每個分頻單元(71-76；81-86)具有預(yù)定的分頻比，以及包括-時鐘輸入端(CKi)，用于接收輸入時鐘(CKin)；-已分頻的時鐘輸出端(CKi+1)，用于提供輸出時鐘(CKout)給后繼的分頻單元；-模式控制輸入端(MDi)，用于接收來自后繼的分頻單元的模式控制輸入信號(MDin)；以及-模式控制輸出端，用于提供模式控制輸出信號(MDout)給前面的分頻單元；-鎖存器(77；87)，用于改變分頻比，-D觸發(fā)器(50)電路，它具有兩個鎖存器(51，52)，第一鎖存器(51)由第一信號(CK3)進行時鐘同步，以及第二鎖存器(52)由第二信號(CK3)進行時鐘同步，-由此，第一信號(CK3)的頻率低于第二信號(CK1)的頻率。
2.權(quán)利要求1的設(shè)備，其中第二信號是從輸入信號(CK1)抽頭的信號。
3.權(quán)利要求1的設(shè)備，其中第一信號(CK3)是在分頻單元鏈(71-76；81-86)內(nèi)的一個已分頻的時鐘輸出端(78；90)處抽頭的信號。
4.權(quán)利要求1或2的設(shè)備，其中D觸發(fā)器電路(50)具有一個輸入端(55)，它被連接到在分頻單元鏈(71-76；81-86)內(nèi)的一個模式控制輸入端(78；90)。
5.權(quán)利要求1，2，3或4的設(shè)備，包括輸出電路(88；89)，用于處理在第二鎖存器(52)的輸出端(56)處提供的輸出信號(Q2)，以便提供另一個輸出信號(fdiv)。
6.權(quán)利要求1的設(shè)備，其中-要被分頻的信號(CK1)可應(yīng)用于分頻單元鏈(71-76；81-86)的一個分頻單元(71，81)的時鐘輸入端，-分頻單元鏈(71-76；81-86)的一個分頻單元(71，81)的已分頻的時鐘輸出端(CK2)被連接到分頻單元鏈(71-76；81-86)的后繼的分頻單元(72；82)的時鐘輸入端，-分頻單元鏈(71-76；81-86)的一個分頻單元(71，81)的模式控制輸入端(MD1)被連接到分頻單元鏈(71-76；81-86)的后繼的分頻單元(72，82)的模式控制輸出端。
7.權(quán)利要求1或2的設(shè)備，其中分頻單元是除以2/3單元，其中分頻比(N/M)可以在2和3之間切換。
8.權(quán)利要求1，2，或3的設(shè)備，包括以電流模式邏輯(CML)實現(xiàn)的鎖存器。
9.權(quán)利要求1，2，或3的設(shè)備，其中分頻單元鏈(71-76；81-86)的每個分頻單元包括用于應(yīng)用二進制碼字(P)的編程輸入端，它允許與模式控制輸入信號(MDin)一起切換分頻單元鏈(71-76；81-86)的分頻比(N/M)。
10.權(quán)利要求1到9之一的設(shè)備，其中分頻單元鏈(71-76；81-86)按照拉鏈式分頻器結(jié)構(gòu)而被實現(xiàn)。
11.包括按照前面的權(quán)利要求之一的設(shè)備的發(fā)射機或接收機系統(tǒng)，特別是CMOS系統(tǒng)。
全文摘要
用于產(chǎn)生一種頻率低于輸入信號(CK1)的頻率的輸出信號(fdiv)的設(shè)備(70)。設(shè)備(70)包括分頻單元鏈(71－76)，其中每個分頻單元(71－76)具有預(yù)定的分頻比以及包括用于接收輸入時鐘(CKin)的時鐘輸入端(CKi)；分頻的時鐘輸出端(CKi+1)，用于提供輸出時鐘(CKout)到以后的分頻單元；模式控制輸入端(MDi)，用于接收來自以后的分頻單元的模式控制輸入信號(MDin)；和模式控制輸出端，用于提供模式控制輸出信號(MDout)到以前的分頻單元。設(shè)備還包括鎖存器(77)，用于改變分頻比，以及具有兩個鎖存器(51，52)的D觸發(fā)器(50)電路。第一鎖存器(51)由第一信號(CK3)進行時鐘同步，以及第二鎖存器(52)由第二信號(CK3)進行時鐘同步，由此第一信號(CK3)的頻率低于第二信號(CK1)的頻率。
文檔編號H03L7/197GK1593008SQ02801715
公開日2005年3月9日 申請日期2002年5月17日 優(yōu)先權(quán)日2001年5月17日
發(fā)明者Z·王 申請人:皇家菲利浦電子有限公司