專利名稱：高速濾波器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號處理，尤其涉及實現(xiàn)電子濾波的方法和電路。
背景技術(shù)：
一種已知級別的DSP濾波器通過對輸入信號連續(xù)取樣而工作，并實現(xiàn)下列離散傅里葉近似法R=SS·SS+Sc·Sc]]>其中，SS=Σn=0mXn·sin(f·k·n)1Sc=Σn=0mXn·cos(f·k·n)]]>已知如此的一種濾波器是有限脈沖響應(yīng)(FIR)濾波器。對輸入信號進(jìn)行取樣，并依次把每個取樣饋送到一系列乘法器，這些乘法器的另一個輸入是傅里葉系數(shù)中之一或其模擬值。當(dāng)一個取樣從第一乘法器移位到下一個乘法器時，在第一乘法器上出現(xiàn)在時間上的下一個取樣，依此類推。
在已經(jīng)證明上述方法對于要求中等取樣速率的較低頻率是有用的同時，它們對于接近1Ghz的頻率是不現(xiàn)實的。這主要是由于在高取樣速率時要求的模數(shù)轉(zhuǎn)換和計算的數(shù)目以及在所包括的數(shù)字分量的處理速度方面的限制。
本發(fā)明的目的是提供一種手段，用于使用離散近似分析法來識別或獲得信號，但是對于超過1Ghz的頻率也是適用的。
發(fā)明概要本發(fā)明依靠大致模擬于離散傅里葉近似的模擬信號的離散傅里葉近似分析法，但是更恰當(dāng)?shù)奶匦允亲鳛橄嚓P(guān)器。
把模數(shù)轉(zhuǎn)換器結(jié)合到近似計算本身中，從而還大大地提高使電路有效和實用的頻率。
使用模擬電路作為積分計算中的處理單元，它使用輸入信號的移相取樣來減輕ADC(模數(shù)轉(zhuǎn)換器)的速度負(fù)擔(dān)，最終可以把它修改成使用許多單個數(shù)據(jù)位的模數(shù)轉(zhuǎn)換器，使之進(jìn)一步簡化模擬處理單元。
提供取樣和保持電路(或單數(shù)據(jù)位比較器模數(shù)轉(zhuǎn)換器)的陣列。在本揭示中，術(shù)語“SHA”是指“取樣和保持放大器”，是取樣電路。把取樣和保持放大器的輸出中的每一個饋送到乘法器，乘法器的另一個輸入是所要求頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)值。每個取樣和保持放大器在時間上順序取樣，并保持其取樣，直到在另一個周期中再次被調(diào)用來進(jìn)行取樣。因此取樣點通過陣列在時間上旋轉(zhuǎn)，并對每個新取樣饋送不同的系數(shù)，在總線上使輸出相加以用于估算。
一方面，本發(fā)明包括用于對輸入信號進(jìn)行相關(guān)的電路。所述電路包括平行陣列的處理單元，每一個所述處理單元都包括用于根據(jù)定時信號而對輸入信號取樣的模擬取樣電路，以及用于根據(jù)預(yù)定比例因子對所產(chǎn)生的取樣取比例的電路。定時電路導(dǎo)致要提供的定時信號對于順序的各個處理單元在時間上依次延遲。使處理單元的比例輸出相加。
另一方面，本發(fā)明在順序處理單元中的比例因子相應(yīng)于所要求頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)。
定時電路可以包括多個延遲單元，把它們的輸出提供給各個順序的處理單元。
另一方面，本發(fā)明的取比例電路包括具有取樣電路的輸出作為其輸入以及預(yù)定比例因子的乘法器，使乘法器的輸出相加。
再一方面，本發(fā)明在順序的處理單元中的比例因子相應(yīng)于所要求頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)。定時電路包括多個延遲單元，把它們的輸出提供給各個順序的處理單元，用于取比例的電路包括具有取樣電路的輸出作為其輸入以及預(yù)定比例因子的乘法器，使乘法器的輸出相加。
另一方面，本發(fā)明是一種方法，用于使輸入信號與一個視在參考信號進(jìn)行相關(guān)，所述方法包括產(chǎn)生輸入信號的一系列移相模擬取樣，通過表示參考信號的系數(shù)值對順序的各個取樣取比例，并使經(jīng)取比例的取樣相加。
另一方面，產(chǎn)生一系列相移模擬取樣的步驟包括把相移定時信號提供給多個模擬取樣和保持電路。
再一方面，系數(shù)值包括參考信號的頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)。
又一方面，產(chǎn)生一系列相移模擬取樣的步驟包括把相移定時信號提供給多個模擬取樣和保持電路。
另一方面，本發(fā)明是一個使輸入信號與所要求頻率響應(yīng)進(jìn)行相關(guān)的電路。所述電路包括第一和第二陣列的平行處理單元，每一所述處理單元包括用于根據(jù)定時信號對輸入信號進(jìn)行取樣的模擬取樣電路，以及用于根據(jù)預(yù)定比例因子對所產(chǎn)生取樣取比例的電路。定時電路使得定時信號出現(xiàn)在時間上相互延遲并且順序并聯(lián)連接的各對處理元件中。加法器將包括第一陣列的處理單元的經(jīng)取比例的輸出進(jìn)行相加，而一個加法器對包括第二陣列的處理單元的經(jīng)取比例的輸出進(jìn)行相加。
另一方面，第一陣列代表正常信道，而第二陣列代表正交信道。
另一方面，本發(fā)明是一種方法，用于使輸入信號與一個視在參考信號進(jìn)行相關(guān)，所述方法包括產(chǎn)生輸入信號的一系列移相模擬取樣，通過表示參考信號的正常分量的系數(shù)值對順序的各個取樣取比例，通過表示參考信號的正交分量的系數(shù)值對順序的各個取樣取比例，并使正常的經(jīng)取比例的取樣相加，正交的經(jīng)取比例的取樣相加，并得到所述正常和正交總和的均方根值。
另一方面，本發(fā)明是一個電路，用于使包括平行陣列的處理單元的輸入信號進(jìn)行相關(guān)，每個所述處理單元包括一個比較器，用于根據(jù)定時信號對所述輸入信號與預(yù)定參考值進(jìn)行比較，并輸出+1或-1的值，定時電路導(dǎo)致要提供的定時信號對于順序的各個所述處理單元在時間上依次延遲。乘法器用于對所述比較器的輸出用表示正?；蛘徽也ǖ念A(yù)定比例因子取比例，以及加法器使所述處理單元的經(jīng)取比例的輸出相加。
通過參考下面的詳細(xì)說明以及權(quán)利要求書，將理解本發(fā)明的其它方面。
附圖簡述通過參考較佳實施例的詳細(xì)說明和其中的附圖，將理解本發(fā)明，其中
圖1是本發(fā)明的一個實施例的電路圖，其中，在模擬的基礎(chǔ)上對信號進(jìn)行取樣；圖2是本發(fā)明的另一個實施例的電路圖，其中，通過一個一位數(shù)據(jù)位的比較器對信號進(jìn)行取樣；圖3是本發(fā)明較佳實施例的電路圖，其中，把順序取樣之間的差信號提供給乘法器；
圖4是圖1中的實施例的一對正交陣列的RMS(均方根值)輸出的曲線圖，具有2.4Ghz和0db信噪比的輸入信號；圖5是圖1和圖2中的實施例的一對正交陣列的經(jīng)濾波的RMS輸出的比較曲線圖；圖6是實施圖3較佳實施例的電路的示意圖；圖7是用于實施圖6的電路的接線圖；以及圖8是圖6和圖7的電路的SPICE仿真的一對曲線。
較佳實施例的詳述這是傅里葉積分的典型形式H(ω)=∫-∞∞X(t)·ej·w·tdt]]>盡管傅里葉積分的實施對于檢測特定頻率是理想的，但對所有時間內(nèi)進(jìn)行積分以及積分規(guī)則的連續(xù)特性的需求超出了它的應(yīng)用。然而，也可以采用H(ω)項的離散傅里葉近似為R=SS·SS+Sc·Sc]]>其中，SS=Σn=0mXn·sin(f·k·n)1Sc=Σn=0mXn·cos(f·k·n)]]>f項是感興趣的頻率，而常數(shù)k與取樣n之間的時間間隔有關(guān)。需要兩個總和，一個表示積分中的實數(shù)項，一個表示虛數(shù)項。Xn是X的第n個取樣?？偤褪窍旅嫘蛄械睦印?Xn·sn+Xn+1·sn+1+Xn+2·sn+2+Xn+3·sn+3…其中，sn是固定的(特定接收機(jī)頻率的不變量)正弦和余弦項，而Xn是來自無線電天線的輸入信號的取樣。
在現(xiàn)有技術(shù)濾波器中，Xn表示模數(shù)轉(zhuǎn)換器的順序輸出，并在數(shù)字信號處理器(DSP)芯片中執(zhí)行相加。然而，需要取樣之間的時間是極短的，以便捕獲當(dāng)前感興趣的高頻率。例如，相應(yīng)于運(yùn)在5Ghz上的模數(shù)轉(zhuǎn)換器，為了處理在2.4Ghz范圍內(nèi)的無線電信號，取樣n之間的時間間隔必需是200pS數(shù)量級或更小。如在本申請的提交日期，最快的、可大批量得到的模數(shù)轉(zhuǎn)換器單個芯片約為2Ghz。如果接收機(jī)是藍(lán)牙接收機(jī)，則在信道中發(fā)送數(shù)據(jù)作為1.0Mhz數(shù)據(jù)速率的GPSK信號。至少必需每隔1μS執(zhí)行相加，以從信道得到數(shù)據(jù)位。為了選擇高達(dá)2.4Ghz的頻率，奈奎斯特(Nyquist)取樣理論需要至少這樣快的兩倍的取樣。例如，所要求的取樣速率將是10Ghz。
沒有本發(fā)明的優(yōu)點，模數(shù)轉(zhuǎn)換器將需要運(yùn)行在10GS/s(每秒的取樣)的極高速率上，而數(shù)字信號處理器將需要累加10,000個如此的取樣，并在1μS中計算20,000次乘法/加法。因此，需要10GS/s的模數(shù)轉(zhuǎn)換器和40,000MIPS(百萬條指令每秒)的數(shù)字信號處理器芯片來完成這個任務(wù)。這大大地超出當(dāng)今的技術(shù)狀態(tài)。威力強(qiáng)大的奔騰(Pentium)可以達(dá)到200MIPS，而可得到的最快的模數(shù)轉(zhuǎn)換器是2Ghz。與現(xiàn)有技術(shù)狀態(tài)相比，需要200倍的奔騰芯片和快5倍的模數(shù)轉(zhuǎn)換器。
然而，這沒有超過模擬電路的性能。本發(fā)明實施的某些內(nèi)容與傅里葉積分極相似但是實質(zhì)上作為模擬信號處理陣列。在一個實施例中，處理輸入信號的模擬取樣。在第二實施例中，處理輸入信號的單數(shù)據(jù)位的取樣。
圖1示出根據(jù)處理輸入信號的模擬取樣的本發(fā)明的較佳實施例。從SHA(SHA)11、模擬乘法器12和常數(shù)項Cn的組合形成一個單位處理單元10，所述常數(shù)項Cn可以以常數(shù)方式來表示，作為電流源、電阻器或相似物的值；或作為寄存器或數(shù)模轉(zhuǎn)換器(DAC)形式的可編程單元。常數(shù)項Cn表示要檢測的信號的頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)。
配置每個單位處理單元10使之對輸入信號Ain進(jìn)行取樣，并把取樣施加到模擬乘法器12，另一個輸入來自常數(shù)(半—常數(shù)數(shù)模轉(zhuǎn)換器/寄存器)單元Cn。使多個單位處理單元10成為陣列，使之在時間上順序?qū)δM輸入信號取樣。配置乘法器的輸出，使之相加到公共總線13中?？偩€可以是簡單的節(jié)點對，模擬乘法器的輸出是流入這些節(jié)點的差分電流，總線也可以是任何其它裝置，通過所述裝置可以進(jìn)行或發(fā)生固有的相加。
設(shè)計延遲電路14，以把取樣信號Din施加到SHA，然后，在把信號傳遞到下一個單位處理單元之前施加已知的時間延遲。如此，使SHA在時間上順序進(jìn)行取樣。雖然在鄰近單位處理單元處實施連接單元15的級聯(lián)而方便地實現(xiàn)順序取樣，但是可以按系統(tǒng)設(shè)計師可得到的任何形式來提供順序取樣裝置。本申請的順序取樣可能發(fā)生得極塊—按當(dāng)今的技術(shù)狀態(tài)，可以從門電路或相似物以及取樣之間的延遲的鏈得到順序取樣器，因此做到小于100pS是沒有多大困難的。熟悉本技術(shù)領(lǐng)域的人員會理解，當(dāng)取樣裝置正在再捕獲信號時需要提供一個時間間隔本揭示認(rèn)識到SHA可能需要一對裝置，因此SHA單元的說明可能包括兩個傳統(tǒng)SHA裝置的等效物。由于提供數(shù)目為M個的單位處理單元，所以只要求每個等效取樣器按信號取樣速率除以M的速率來循環(huán)。
通過使用與每個模擬取樣器相鄰的時間延遲(或相移)單元15來傳統(tǒng)地提供模擬取樣器陣列的取樣。例如，使用鎖延遲環(huán)(或鎖相環(huán))的時間延遲單元的控制是本技術(shù)領(lǐng)域中眾知的。在一個工作周期中取得輸入的許多取樣在所述周期中每個單位處理單元取樣一次。陣列的輸出等效于在更傳統(tǒng)的模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器實施中的單個模數(shù)轉(zhuǎn)換器按工作周期速率的M倍進(jìn)行的操作(其中M是取樣器單元的數(shù)目)。
在所有時間都可得到輸出量、乘積的總和。SHA裝置是順序取樣的。在所有時間中都可得到正弦(正常)或余弦(正交)信號的傅里葉分量的估計值，因為一組單位處理單元的常數(shù)構(gòu)成正常信道，而第二組單位處理單元的常數(shù)表示正交信道。系統(tǒng)設(shè)計師可以選擇是否估計RMS輸出，或按數(shù)字方式還是按模擬方式。熟悉本技術(shù)領(lǐng)域的人員會明白這可以如何完成。本揭示認(rèn)識到把半—可編程常數(shù)應(yīng)用到單位處理單元的乘法器的第二輸入將允許動態(tài)切換所接收的頻率，并可能順序提供正常和正交輸出。熟悉本技術(shù)領(lǐng)域的人員會明白，通過應(yīng)用傳統(tǒng)技術(shù)來修改順序的SHA定時，可以改變等效的傅里葉頻率。
這個明顯簡單的模擬電路如何執(zhí)行(outperform)等效技術(shù)狀態(tài)的數(shù)字部件？它是通過數(shù)的真正的權(quán)重來完成的。為了執(zhí)行所述類型的一個接收機(jī)信道，需要20,000個這樣的模擬單元。這仿佛是許多單元，但是事實上，這是十分實際的。如果我們假定需要30個晶體管來構(gòu)成單位處理單元，那么我們會有大約5個靜態(tài)RAM存儲單元那樣的復(fù)雜度。結(jié)果，我們有約100K靜態(tài)RAM存儲單元的等效物當(dāng)今在一個芯片上的靜態(tài)RAM可以制造到512K，所以這個設(shè)計相當(dāng)于可行的芯片大小。每個存儲單元約以1μA來工作，因此該芯片約消耗20mA。
圖4中示出圖1中的電路的響應(yīng)。使用具有0dB信噪比的2.4Ghz的輸入信號。使用10Ghz的取樣速率。曲線表示每個具有10,000個單位處理單元的一對正交陣列的RMS輸出。
在圖2中的另一個實施例中，用通過取樣脈沖作為時鐘觸發(fā)的經(jīng)選通的比較器20來代替SHA裝置，輸出單個位，以表示模擬輸入是否在任意的參考電平之上還是之下。它對經(jīng)取樣的輸入信號與一個參考進(jìn)行比較，并把表示{1，-1}的數(shù)字信號輸出到模擬乘法器?，F(xiàn)在可以使模擬乘法器退化到提供形式為{C，-C}的非線性輸出，其中C是表示正?；蛘徽也ǖ某?shù)或半—常數(shù)項的局部值。這在接收機(jī)靈敏度方面有較小的降質(zhì)效應(yīng)。當(dāng)考慮實施的實際性時，經(jīng)選通的比較器單元的進(jìn)一步優(yōu)點變得更明顯不可能產(chǎn)生具有相同零偏移電壓的比較器—這是重要的，因為偏移電壓把較低的極限強(qiáng)加于裝置的靈敏度上。為了防止偏移對靈敏度的限制，熟悉本技術(shù)領(lǐng)域的人員會明白，可以把平均濾波器施加于比較器的輸出(輸出量的序列{-1，1})，致使平均輸出為零，因此保證在每個比較器的輸出數(shù)據(jù)中沒有直流分量。結(jié)果，在接收無限小的小輸入信號(現(xiàn)在僅受到比較器輸入級的噪聲的限制，而不是直流偏移)時，比較器將開始工作，并且在處理單元的陣列的輸出中，靈敏度的實質(zhì)性提高將變得明顯。
圖5是圖1和圖2中的第一和另一個實施例的一對正交陣列的經(jīng)濾波的RMS輸出的比較曲線圖。曲線圖50示出圖1和圖2的實施之間的差異。曲線圖51和52分別示出構(gòu)成正交對的余弦和正弦信道的輸出?？梢钥吹剑敵鲂盘柕馁|(zhì)量事實上是相同的。
圖3示出本發(fā)明的較佳實施例。在這個實施例中，乘法器在順序取樣之間的差值上進(jìn)行操作。使用確定順序取樣之間的電壓差值的單元30，致使向乘法單元12提供的輸入是與相鄰SHA單元之間的差值成正比的。這種方法的優(yōu)點是消除了SHA中的任何系統(tǒng)性誤差，由于它是出現(xiàn)在每個輸入路徑中的。
熟悉本技術(shù)領(lǐng)域的人員會注意到本發(fā)明的電路與典型的FIR(有限脈沖響應(yīng))濾波器的模擬型的相似性。然而，在傳統(tǒng)的意義上，本發(fā)明不是模擬的FIR。依次裝載在本發(fā)明的單位處理單元的陣列中的SHA，但是保持系數(shù)值不變。在傳統(tǒng)的FIR中，在鏈上推進(jìn)輸入的取樣，當(dāng)它們進(jìn)行時，經(jīng)歷各種的系數(shù)值。這導(dǎo)致眾知的觀察，即，在FIR中，施加到FIR輸入的Diracδ函數(shù)(零的無限序列在單個“1”之前，以及零的無限序列在單個“1”之后)使FIR的輸出按次序提供它的系數(shù)。本發(fā)明不是這樣的情況把Diracδ函數(shù)應(yīng)用于本發(fā)明導(dǎo)致堅持時間間隔M·dt的單個輸出值，其中，M是單位處理單元的數(shù)目，而dt是在陣列中的順序SHA的取樣之間的延遲。明顯地，本發(fā)明的脈沖響應(yīng)是矩形的，進(jìn)一步的考慮將示出對于時間不是恒定的。
在每一個方面，本發(fā)明是一個相關(guān)器，但是不象現(xiàn)有技術(shù)相關(guān)器那樣，要相關(guān)的兩個信號不是兩個輸入信號，而是使輸入信號與一個視在的或標(biāo)稱的正弦波相關(guān)，所述正弦波是由陣列系數(shù)和由通過陣列推進(jìn)的SHA取樣點來表示的。通過純粹的靜態(tài)系數(shù)安排來得到相關(guān)信號的產(chǎn)生具有重要的優(yōu)點，即，乘法的動作是在等于Fin/M的速率處進(jìn)行操作的，其中M是陣列中的單元數(shù)目。事實上，M只涉及相關(guān)時間間隔，所述相關(guān)時間間隔依次涉及所要求的相關(guān)輸出數(shù)據(jù)的帶寬。在1Mhz數(shù)據(jù)速率和按10Ghz取樣的2.4Ghz輸入信號的藍(lán)牙例子中，M是10,000。一般，M＝Fin·OSR/BW，其中Fin是輸入信號頻率，OSR是要求至少為2的過取樣比(Over-sampling ratio)，而BW是輸出帶寬。
因此，本發(fā)明得到傳統(tǒng)混頻器或任何種類的任何離散濾波器(極高輸入頻率的“直接到基帶轉(zhuǎn)換”)而無需使用本地振蕩器；正確度與取樣之間的延遲有關(guān)。熟悉本技術(shù)領(lǐng)域的人員會清楚，除此之外，由于非相關(guān)信號的RMS總和，在系統(tǒng)中提供 的噪聲抑制因子，進(jìn)一步，在視在相關(guān)信號中出現(xiàn)的相位噪聲(可能通過SHA取樣時間差異中的干擾產(chǎn)生)在時間間隔M·dt上進(jìn)行平均。
圖6是實施圖3的較佳實施例的一個電路的示意圖。在圖6中示出另外的單元，致使可以顯示所揭示的本發(fā)明的清楚的工作例子。尤其，示出為了方便地產(chǎn)生到SHA 60的脈沖而使用附加的或非門63。還有，介紹了一種連接方案(相關(guān)于圖7中的描述)，所述連接方案使用在信號路徑中引入邏輯倒置的延遲單元，以表明本揭示不是限于特定的手段來構(gòu)成延遲單元，而且重復(fù)單元的物理連接次序不需要對應(yīng)于提供給陣列的經(jīng)延遲信號的邏輯次序。
包括M3和C1的單元60形成SHA單元。包括M1和M2的單元61形成乘法器單元，并依靠標(biāo)有“Aleft”和“Aright”的連接而連接到相鄰的SHA裝置。圖3中的單元30隱含在到裝置M1和M2的連接中，所述裝置M1和M2對Aleft和Aright上的電壓之間的差敏感?；蚍情T62構(gòu)成延遲單元，并包括可以有利地用來預(yù)置陣列的一個輸入Rst。在陣列中的各個點處，單元63和標(biāo)有“Sample(取樣)”的導(dǎo)線連接到延遲單元62的序列，結(jié)果，63的輸出產(chǎn)生功能如同信號一樣的脈沖，使SHA 60對出現(xiàn)在標(biāo)有“Ain”的導(dǎo)線上的模擬輸入取樣。標(biāo)有“Aout”和“Aoutb”的導(dǎo)線構(gòu)成乘法單元61的輸出。從標(biāo)有“Ico”的導(dǎo)線取得的電流構(gòu)成施加到存儲單元的系數(shù)值的量值。通過到輸出總線的Aout和Aoutb的連接可以調(diào)節(jié)系數(shù)值的符號?？梢钥紤]把Aout直接連接到輸出端，Aoutb到反相輸出端來表示正的系數(shù)值。相反地連接它們。即，Aoutb到輸出端而Aout到反相輸出端，就將表示負(fù)的系數(shù)值。取在標(biāo)有“DGnd”的導(dǎo)線上的電壓來表示標(biāo)稱零電壓。Din和Doutb是如此的手段，延遲單元62的序列通過它們連接到SHA，以產(chǎn)生在時間上分布的脈沖序列。
圖7示出圖6的單元的較佳互連。取標(biāo)有Correlator_1[101](70)的圖標(biāo)來表示圖6的電路單元的一組101實例，在圖標(biāo)70外圍的標(biāo)號表示具有相似于圖6中的標(biāo)號的導(dǎo)線。已經(jīng)使用電子示意的“總線結(jié)構(gòu)”來闡明這里示出的較佳實施例的連通性。熟悉本技術(shù)領(lǐng)域的人員對于這些總線結(jié)構(gòu)是熟悉的，然而，這里會給出更詳細(xì)的描述。尤其，作為單線示出的連接表示單根導(dǎo)線，作為窄的矩形示出的連接表示導(dǎo)線集或“總線”。取鄰近有整數(shù)的斜切線來表示如此標(biāo)志的總線中的導(dǎo)線數(shù)目。取在窄的矩形中以45°出現(xiàn)的線來表示“分支”到總線的手段—就是說，通過所述手段可以訪問總線中的某些特定導(dǎo)線。由冒號()定界限的整數(shù)或成對整數(shù)表示通過分支訪問的總線中的特定導(dǎo)線。在分支處的單個整數(shù)表示總線中的導(dǎo)線之一，由從0開始的數(shù)來表示。例如，通過使用斜切線表示總線包含101個單元，而相關(guān)聯(lián)的整數(shù)將包含101根獨立的導(dǎo)線，可以通過指數(shù)0到100來指定。例如，取定界限的整數(shù)對30按次序表示具有指數(shù)3、指數(shù)2、指數(shù)1、和指數(shù)0的導(dǎo)線。
單元70是圖6的電路的101個實例的圖標(biāo)表示。例如，在標(biāo)志為“Sample”的外圍區(qū)域中把圖標(biāo)70附加到101根導(dǎo)線的總線上的情況中，這表示總線中的101根導(dǎo)線中的每一根連接到圖6的101個獨立的實例中的每一個實例上標(biāo)有“Sample”的導(dǎo)線。在標(biāo)志為“Ain”的外圍區(qū)域中把圖標(biāo)70附加到單根導(dǎo)線的情況中，取單根導(dǎo)線來連接圖6的電路的101個實例中所有標(biāo)有“Ain”的導(dǎo)線。結(jié)果很清楚，模擬輸入連接到圖6中的所有SHA單元60?？偩€和分支上的指數(shù)完成連通性。例如，考慮出現(xiàn)在標(biāo)有Aleft和Aright區(qū)域鄰近的總線，表示把Aleft總線單元指數(shù)0連接到Aright總線單元指數(shù)100，Aleft總線單元指數(shù)1連接到Aright總線單元指數(shù)99。其它的連接，即，把Aleft總線單元指數(shù)100向下到2連接到Aright總線單元指數(shù)98向下到0。應(yīng)用于導(dǎo)線Din和Doutb的相似考慮將示出按次序連接它們，從圖6的單元的開始(第0)到最后(第100)迭代。連接標(biāo)有Sample的導(dǎo)線，致使到圖6的電路的第N迭代的Sample輸入將連接到它的Din連接上的電路的第(N-11)迭代，而當(dāng)N小于11時，連接到第(N+101-11)迭代。因此，在考慮Din和Doutb連接而得到的圖6的實例的環(huán)形連接中，把Sample連接到在鏈中的單元上，在該單元本身之前出現(xiàn)11個實例。如此提供，以致當(dāng)信號通過延遲單元(或非門62)傳播時，信號的“波前”將激勵60的取樣裝置M3長達(dá)等于11個單位延遲時間的時間間隔。選擇11是任意的，只是用于表示從延遲單元得到取樣脈沖的一種可能的手段。取結(jié)構(gòu)“DGnd#100”來表示相關(guān)聯(lián)的總線中的100根導(dǎo)線中的每一根導(dǎo)線與DGnd(地)端子的連接。出現(xiàn)如圖所示連接的Start(開始)端子是為了脈沖應(yīng)用，起初在邏輯高電平處，當(dāng)?shù)竭壿嫷碗娖綍r，就開始在單元62的環(huán)形連接中產(chǎn)生延遲的序列。最后，把在71中示出的輸出導(dǎo)線的集合合并為考慮輸出和反相輸出的輸出導(dǎo)線的公共對。這些導(dǎo)線提供在Aout和Aoutb導(dǎo)線上合并的信號的附加功能，作出正確的連接，Aout連接到輸出端子，Aoutb連接到反相輸出端子；或通過上述系數(shù)值的符號按需要把Aoutb連接到輸出端子，Aout連接到反相輸出端子。
圖8示出圖6和7中描述的電路的SPICE仿真的結(jié)果。已經(jīng)把系數(shù)值施加于陣列，致使在101個單元中發(fā)生系數(shù)值的25次循環(huán)，把通過單元62的延遲設(shè)置成293.86pS。因此，要與輸入信號相關(guān)的虛擬信號在頻率25/(101·293.86pS)＝842.32Mhz處。
系數(shù)值是序列的量值，所述序列是從表達(dá)式Cn＝sin(n·25·2·π/101)產(chǎn)生的，其中n＝0...100；用序列的符號修改Aout和Aoutb的連通性，所述連接為Cn|<0Aout→inverse_output;Aoutb→output>0Aout→output;Aoutb→inverse→output]]>在Cn＝0的條件下，由于沒有電流流過而不需要連接，但是為了便于實施，可以選擇一種連接。如此，雖然Cn的量值清楚地都是正的數(shù)，但是在輸出連接中考慮符號。在這個較佳實施例中，指數(shù)為n的系數(shù)Cn的序列不是在如同通過Din和Doutb連接的實例組的相同的序列中。尤其，因為延遲單元62引入邏輯倒置，實例62的任何例子的輸出(它對于它的輸入有一個變化)不是時間上的下一個延遲，因為邊緣是在“錯誤”的方向上。當(dāng)然，邏輯上的下一個輸出發(fā)生在序列中的前面步驟的門電路50中，因為當(dāng)與這個示例門電路比較時，該門電路剛傳遞反相邏輯信號，因此構(gòu)成在時間上的下一個邏輯輸出的是在鏈中前面步驟的門電路50的輸出。因此，由Cn作為指數(shù)的系數(shù)與圖6中的電路的實例的連接如下。取In來表示在鏈中通過Din和Doutb連接的的n個實例50n=0|Izn=Cn;49n=0|I2n+1=Cn+51]]>在如此連接之后，把在853Mhz處峰值為100mV的輸入信號施加到圖7的Ain導(dǎo)線，圖8示出仿真結(jié)果。曲線80是根據(jù)輸出端子和反相輸出端子中的電流之間的電流差而產(chǎn)生的時間域。曲線81是這個信號的傅里葉分析，示出在輸出處出現(xiàn)預(yù)期的、接近100Mhz的差信號。[由于乘法器單元中的非線性，產(chǎn)生所示出的其它諧振，即在更高頻率處以及低于-120dB軸標(biāo)志的那些諧振，這不在本揭示的主題中]。
因此，本發(fā)明是連續(xù)估計乘積的至少一個總和的互連模擬部件的一種系統(tǒng)。這個乘積的總和表示視在信號的相關(guān)，所述數(shù)字信號是通過故意避免推進(jìn)具有信號傳遞途徑的系數(shù)權(quán)重而產(chǎn)生的。這產(chǎn)生了一種結(jié)構(gòu)，所述結(jié)構(gòu)可以實現(xiàn)信號傳遞途徑，作為到取樣和保持單元的輸入信號的分布序列，其特性可以是連續(xù)的或數(shù)字的，小到單個位的分辨率。因此過程與現(xiàn)有技術(shù)方法的不同在于連續(xù)積分的分立時間近似，因為缺少推進(jìn)系數(shù)傳遞途徑。
通過模擬取樣單元的多重性方便地實現(xiàn)在指數(shù)n上的相加操作，其中n是在時間上到取樣陣列中的一個指數(shù)，所述模擬取樣單元的取樣信號相對于其它取樣單元在時間上有偏移。
雖然這里已經(jīng)描述了有關(guān)無線電濾波器實施的較佳實施例，但是，本發(fā)明不限于這種應(yīng)用。例如，在實際無線電應(yīng)用中，對于具有RMS估計的正常和正交信道，可以實施本發(fā)明作為陣列的平行組。然而，這里的說明包括相關(guān)器的揭示，其中，創(chuàng)建要相關(guān)的信號中的至少一個信號作為鄰近陣列中不同系數(shù)的順序取樣的結(jié)果。在大量應(yīng)用中，這種相關(guān)器是有用的。
還應(yīng)該理解，可以對較佳實施例和另外的實施例作出變更和修改，可以實現(xiàn)它們不同的應(yīng)用而不偏離本發(fā)明的較寬廣的原理。
權(quán)利要求
1.一種用于對輸入信號進(jìn)行相關(guān)的電路，其特征在于，它包括平行陣列的處理單元，每一所述處理單元包括用于根據(jù)定時信號對輸入信號取樣的模擬取樣電路，以及用于根據(jù)預(yù)定比例因子對所產(chǎn)生的取樣取比例的電路；定時電路，用于把所述定時信號提供給時間上延遲的一個接連一個的所述處理單元；以及一種裝置，用于對所述處理單元的比例輸出進(jìn)行相加。
2.如權(quán)利要求1所述的電路，其特征在于，在接連的處理單元中的比例因子對應(yīng)于所要求頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)。
3.如權(quán)利要求1所述的電路，其特征在于，所述定時電路包括多個延遲單元，把所述延遲單元的輸出提供給各個接連的所述處理單元。
4.如權(quán)利要求1所述的電路，其特征在于，用于取比例的所述電路包括乘法器，所述乘法器具有作為輸入的所述取樣電路的輸出，以及預(yù)定的比例因子，使所述乘法器的輸出相加。
5.如權(quán)利要求1所述的電路，其特征在于，在接連的處理單元中的比例因子對應(yīng)于所要求頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)，所述定時電路包括多個延遲單元，把所述延遲單元的輸出提供給各個接連的所述處理單元，并且用于取比例的所述電路包括乘法器，所述乘法器具有作為輸入的所述取樣電路的輸出，以及預(yù)定的比例因子，使所述乘法器的輸出相加。
6.一種使輸入信號與視在參考信號進(jìn)行相關(guān)的方法，其特征在于，所述方法包括下列步驟產(chǎn)生輸入信號的一系列相移模擬取樣；通過代表所述參考信號的系數(shù)值對各個接連的所述取樣取比例；以及對經(jīng)取比例的所述取樣進(jìn)行相加。
7.如權(quán)利要求6所述的方法，其特征在于，產(chǎn)生一系列相移模擬取樣的所述步驟包括把相移定時信號提供給多個模擬取樣和保持電路。
8.如權(quán)利要求6所述的方法，其特征在于，所述系數(shù)值包括所述參考信號的頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)。
9.如權(quán)利要求8所述的方法，其特征在于，產(chǎn)生一系列相移模擬取樣的所述步驟包括把相移定時信號提供給多個模擬取樣和保持電路。
10.一種用于用所要求的頻率響應(yīng)對輸入信號進(jìn)行相關(guān)的電路，其特征在于，它包括第一和第二陣列的平行處理單元，每一個所述處理單元包括用于根據(jù)定時信號對輸入信號取樣的模擬取樣電路，以及用于根據(jù)預(yù)定比例因子對所產(chǎn)生的取樣取比例的電路；定時電路，用于把所述定時信號提供給時間上延遲的一個接連一個的所述處理單元；加法器，用于使包括所述第一陣列的所述處理單元的經(jīng)取比例的輸出相加；以及加法器，用于使包括所述第二陣列的所述處理單元的經(jīng)取比例的輸出相加。
11.如權(quán)利要求10所述的電路，其特征在于，在所述第一陣列的接連的處理單元中的比例因子對應(yīng)于所述所要求的頻率響應(yīng)的正常分量的傅里葉數(shù)列近似的系數(shù)，而在所述第二陣列的接連的處理單元中的比例因子對應(yīng)于所述所要求的頻率響應(yīng)的正交分量的傅里葉數(shù)列近似的系數(shù)。
12.如權(quán)利要求10所述的電路，其特征在于，所述第一陣列代表正常信道，而所述第二陣列代表正交信道。
13.如權(quán)利要求10、11或12所述的電路，其特征在于，所述定時電路包括多個延遲單元，把所述延遲單元的輸出提供給各個接連的所述處理單元。
14.一種使輸入信號與視在參考信號進(jìn)行相關(guān)的方法，所述方法包括下列步驟產(chǎn)生輸入信號的一系列相移模擬取樣；通過代表所述參考信號的正常分量的系數(shù)值對各個接連的所述取樣取比例；通過代表所述參考信號的正交分量的系數(shù)值對各個接連的所述取樣取比例；對所述正常的經(jīng)取比例的取樣進(jìn)行相加；對所述正交的經(jīng)取比例的取樣進(jìn)行相加；以及得到所述正常和正交總和的均方根值。
15.如權(quán)利要求14所述的方法，其特征在于，產(chǎn)生一系列相移模擬取樣的所述步驟包括把相移定時信號提供給多個模擬取樣和保持電路。
16.如權(quán)利要求14所述的方法，其特征在于，所述系數(shù)值包括所述參考信號的頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)。
17.如權(quán)利要求1、2、3、4或5所述的電路，其特征在于，調(diào)節(jié)所述比例因子，使之在交替地表示所述所要求的頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)的正常和正交信道組的比例因子之間變化。
18.一種用于對輸入信號進(jìn)行相關(guān)的電路，其特征在于，它包括平行陣列的處理單元，每一個所述處理單元包括比較器，用于根據(jù)定時信號將所述輸入信號與預(yù)定的參考值進(jìn)行比較，并輸出+1或-1的值；定時電路，用于把所述定時信號提供給時間上延遲的一個接連一個的所述處理單元；乘法器，用于用表示正常或正交正弦波的預(yù)定比例因子對所述比較器的輸出取比例；以及加法器，用于使所述處理單元的經(jīng)取比例的輸出相加。
19.如權(quán)利要求18所述的電路，其特征在于，進(jìn)一步包括在所述比較器輸出端上的取平均濾波器。
20.一種用于使輸入信號與視在參考信號進(jìn)行相關(guān)的電路，其特征在于，通過表示所述參考信號特征的比例因子把所述視在參考信號嵌入模擬取樣電路的陣列中，并且其中，輸入信號的取樣點通過接連的取樣電路而推進(jìn)。
全文摘要
作為相關(guān)器操作的一種電子濾波器，它提供模擬信號的離散近似。把模數(shù)轉(zhuǎn)換直接結(jié)合近似計算。取樣和保持電路的陣列或單個位的比較器把輸出提供給一系列乘法器，乘法器的另一個輸入是所要求頻率響應(yīng)的傅里葉數(shù)列近似的系數(shù)值。取樣和保持電路的每一個在時間上順序取樣，并保持它的取樣直到下一個周期。因此取樣點在時間上通過陣列旋轉(zhuǎn)，并使每個新的取樣乘以不同的系數(shù)。把乘法器的輸出相加，用于估算。
文檔編號H03H17/06GK1489701SQ02804250
公開日2004年4月14日 申請日期2002年1月26日 優(yōu)先權(quán)日2001年1月29日
發(fā)明者M·馬林森, M 馬林森 申請人:Ess技術(shù)股份有限公司