專利名稱：輸出和輸入電路、電子電路、多路復(fù)用器和去多路復(fù)用器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輸出電路、輸入電路、電子電路、多路復(fù)用器、去多路復(fù)用器、布線OR電路、脈沖處理電路、多相時(shí)鐘處理電路、和時(shí)鐘倍增電路，尤其適合用于降低信號(hào)路徑的傳播延遲時(shí)間偏離的情況。
背景技術(shù)：
在以往的LSI工藝中，進(jìn)行細(xì)微化，減少LSI的布線寬度，同時(shí)也進(jìn)行LSI的高速化。
為此，在以往的LSI中，布線延遲的影響增大了，為抑制信號(hào)的傳播時(shí)間偏離，進(jìn)行電路配置等設(shè)計(jì)，以使得信號(hào)路徑的長(zhǎng)度盡可能變得相同。
圖17是表示以往的4輸入多路復(fù)用器的構(gòu)成的電路圖。
圖17中，各發(fā)射柵極TG21～TG28上分別設(shè)置輸入端子、輸出端子、選擇信號(hào)輸入端子和反轉(zhuǎn)信號(hào)輸入端子。
并且，串聯(lián)連接發(fā)射柵極TG21和發(fā)射柵極TG22，串聯(lián)連接發(fā)射柵極TG23和發(fā)射柵極TG24，串聯(lián)連接發(fā)射柵極TG25和發(fā)射柵極TG26，串聯(lián)連接發(fā)射柵極TG27和發(fā)射柵極TG28。
發(fā)射柵極TG21上輸入輸入信號(hào)A，發(fā)射柵極TG23上輸入輸入信號(hào)B，發(fā)射柵極TG25上輸入輸入信號(hào)C，發(fā)射柵極TG27上輸入輸入信號(hào)D，發(fā)射柵極TG22、TG24、TG26、TG28的輸出端子連接一起，從那里輸出輸出信號(hào)OUT。
在發(fā)射柵極TG21的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG21的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG22的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG22的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG23的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG23的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG24的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG24的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，在發(fā)射柵極TG25的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG25的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG26的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG26的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG27的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG27的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG28的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG28的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2。
而且，2比特的選擇輸入信號(hào)(S1，S2)＝(1，1)的情況下，發(fā)射柵極TG21、TG22接通，作為輸出信號(hào)OUT輸出輸入信號(hào)A，2比特的選擇輸入信號(hào)(S1，S2)＝(1，0)的情況下，發(fā)射柵極TG23、TG24接通，作為輸出信號(hào)OUT輸出輸入信號(hào)B，2比特的選擇輸入信號(hào)(S1，S2)＝(0，1)的情況下，發(fā)射柵極TG25、TG26接通，作為輸出信號(hào)OUT輸出輸入信號(hào)C，2比特的選擇輸入信號(hào)(S1，S2)＝(0，0)的情況下，發(fā)射柵極TG27、TG28接通，作為輸出信號(hào)OUT輸出輸入信號(hào)D。
圖18是表示以往的4輸出去多路復(fù)用器的構(gòu)成的電路圖。
圖18中，各發(fā)射柵極TG31～TG38上分別設(shè)置輸入端子、輸出端子、選擇信號(hào)輸入端子和反轉(zhuǎn)信號(hào)輸入端子。
并且，串聯(lián)連接發(fā)射柵極TG31和發(fā)射柵極TG32，串聯(lián)連接發(fā)射柵極TG33和發(fā)射柵極TG34，串聯(lián)連接發(fā)射柵極TG35和發(fā)射柵極TG36，串聯(lián)連接發(fā)射柵極TG37和發(fā)射柵極TG38。
把發(fā)射柵極TG31、TG33、TG35、TG37的輸入端子連接一起，輸入信號(hào)IN輸入到發(fā)射柵極TG31、TG33、TG35、TG37的輸入端子上，同時(shí)，從發(fā)射柵極TG32輸出輸出信號(hào)A，從發(fā)射柵極TG34上輸出輸出信號(hào)B，從發(fā)射柵極TG36上輸出輸出信號(hào)C，從發(fā)射柵極TG38上輸出輸出信號(hào)D。
在發(fā)射柵極TG31的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG31的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG32的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG32的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG33的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG33的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG34的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG34的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，在發(fā)射柵極TG35的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG35的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG36的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG36的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG37的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG37的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG38的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG38的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2。
而且，2比特的選擇輸入信號(hào)(S1，S2)＝(1，1)的情況下，發(fā)射柵極TG31、TG32接通，輸入信號(hào)IN作為輸出信號(hào)A輸出，2比特的選擇輸入信號(hào)(S1，S2)＝(1，0)的情況下，發(fā)射柵極TG33、TG34接通，輸入信號(hào)IN作為輸出信號(hào)B輸出，2比特的選擇輸入信號(hào)(S1，S2)＝(0，1)的情況下，發(fā)射柵極TG35、TG36接通，輸入信號(hào)IN作為輸出信號(hào)C輸出，2比特的選擇輸入信號(hào)(S1，S2)＝(0，0)的情況下，發(fā)射柵極TG37、TG38接通，輸入信號(hào)IN作為輸出信號(hào)D輸出。
然而，在圖17的多路復(fù)用器中，將發(fā)射柵極TG21～TG28配置在硅襯底上，從發(fā)射柵極TG22、TG24、TG26、TG28的輸出節(jié)點(diǎn)中央取出輸出信號(hào)OUT時(shí)，將輸入信號(hào)A、D作為輸出信號(hào)OUT取出情況下的布線長(zhǎng)與將輸入信號(hào)B、C作為輸出信號(hào)OUT取出情況下的布線長(zhǎng)相比變長(zhǎng)了。
因此，輸入信號(hào)A、D的傳播延遲大于輸入信號(hào)B、C的傳播延遲，每當(dāng)根據(jù)選擇輸入信號(hào)(S1，S2)切換輸出信號(hào)OUT時(shí)，出現(xiàn)產(chǎn)生與輸入信號(hào)A～D的傳播時(shí)間差相當(dāng)?shù)亩秳?dòng)(邊緣的搖動(dòng))的問(wèn)題。
另一方面，為使將輸入信號(hào)A～D作為輸出信號(hào)OUT取出情況下的布線長(zhǎng)相等而變更電路配置設(shè)計(jì)時(shí)，設(shè)計(jì)工作麻煩，尤其是信號(hào)輸入數(shù)目多的情況下，出現(xiàn)實(shí)際不能實(shí)現(xiàn)的問(wèn)題。
在為降低傳播延遲而使用銅布線等的低電阻處理的方法中，不僅帶來(lái)成本上升，而且布線長(zhǎng)度差別過(guò)大時(shí)，還存在不能消除傳播時(shí)間差的問(wèn)題。
此外，圖18的去多路復(fù)用器也有同樣的問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供不用進(jìn)行電路配置的設(shè)計(jì)就可使布線長(zhǎng)度相同、或者不用使用低電阻處理，從而使得各信號(hào)路徑的傳播延遲時(shí)間大致一致的輸出電路、輸入電路、電子電路、多路復(fù)用器、去多路復(fù)用器、布線OR電路、脈沖處理電路、多相時(shí)鐘處理電路、和時(shí)鐘倍增電路。
為解決上述問(wèn)題，根據(jù)本發(fā)明的第一方面，提供一種輸出電路，其特征在于包括將輸出信號(hào)分配給多個(gè)路徑的分配部件；合成上述分配了的信號(hào)并向外部輸出的合成部件。
由此，可經(jīng)布線長(zhǎng)度不同的多個(gè)路徑取出輸出信號(hào)，可使輸出信號(hào)的傳播延遲時(shí)間平均化。
從而，不用進(jìn)行電路配置的設(shè)計(jì)、或者不用使用低電阻處理就可使取出輸出信號(hào)的布線長(zhǎng)度相同，從而使得各信號(hào)路徑的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)的負(fù)擔(dān)，同時(shí)可降低制造成本。
此外，根據(jù)本發(fā)明的第二方面，提供一種輸出電路，其特征在于包括按等間隔配置的信號(hào)輸出端子；把相鄰的信號(hào)輸出端子彼此連接起來(lái)的第一連接線；把兩端的信號(hào)輸出端子連接起來(lái)的第二連接線；在上述第二連接線的中間點(diǎn)上設(shè)置的公共輸出端子。
由此，在設(shè)置多個(gè)信號(hào)輸出端子的情況下，也可使得從各信號(hào)輸出端子到公共輸出端子的距離的平均值時(shí)常一致。
從而，通過(guò)向信號(hào)輸出端子上附加簡(jiǎn)單的構(gòu)成，可使得各信號(hào)路徑的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)的負(fù)擔(dān)，同時(shí)由于使得各信號(hào)路徑的傳播延遲時(shí)間大致一致，不需要使用低電阻處理，所以可降低制造成本。
本發(fā)明的第三方面的輸出電路，其特征在于在從上述信號(hào)輸出端子到上述公共輸出端子的上述第二連接線上，在上述信號(hào)輸出端子附近設(shè)置緩沖電路。
由此，不僅在設(shè)置多個(gè)輸出信號(hào)端子的情況下，可使得從各信號(hào)輸出端子到公共輸出端子的距離的平均值時(shí)常一致，而且可進(jìn)一步降低從各信號(hào)輸出端子到公共輸出端子的各信號(hào)路徑的傳播延遲時(shí)間差。
另外，根據(jù)本發(fā)明的第四方面，提供一種輸入電路，其特征在于包括將輸入信號(hào)分配給多個(gè)路徑的分配部件；合成上述分配了的信號(hào)并向內(nèi)部輸入的合成部件。
由此，可經(jīng)布線長(zhǎng)度不同的多個(gè)路徑取出輸入信號(hào)，可使輸入信號(hào)的傳播延遲時(shí)間平均化。
從而，不用進(jìn)行電路配置的設(shè)計(jì)、就可使取出輸入信號(hào)的布線長(zhǎng)度相同或者不用使用低電阻處理，從而使得各信號(hào)路徑的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)的負(fù)擔(dān)，同時(shí)可降低制造成本。
此外，根據(jù)本發(fā)明的第五方面，輸入電路，其特征在于包括按等間隔配置的信號(hào)輸入端子；把相鄰的信號(hào)輸入端子彼此連接起來(lái)的第一連接線；把兩端的信號(hào)輸入端子連接起來(lái)的第二連接線；在上述第二連接線的中間點(diǎn)上設(shè)置的公共輸入端子。
由此，在設(shè)置多個(gè)信號(hào)輸入端子的情況下，也可使得從公共輸入輸出端子到各信號(hào)輸入端子的距離的平均值時(shí)常一致。
從而，通過(guò)向信號(hào)輸入端子上附加簡(jiǎn)單的構(gòu)成，可使得各信號(hào)路徑的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)的負(fù)擔(dān)，同時(shí)由于使得各信號(hào)路徑的傳播延遲時(shí)間大致一致，不需要使用低電阻處理，所以可降低制造成本。
此外，根據(jù)本發(fā)明的第六方面的輸入電路，其特征在于在從上述公共輸入端子到上述信號(hào)輸入端子的上述第二連接線上，在上述信號(hào)輸入端子附近設(shè)置緩沖電路。
由此，不僅在設(shè)置多個(gè)信號(hào)輸出入端子的情況下，可使得從公共輸入端子到各信號(hào)輸入端子的距離的平均值時(shí)常一致，而且可進(jìn)一步降低從公共輸入端子到各信號(hào)輸入端子的各信號(hào)路徑的傳播延遲時(shí)間差。
還有，根據(jù)本發(fā)明的第七方面，提供一種電子電路，其特征在于包括輸出端子等間隔的配置地多個(gè)柵極電路；將來(lái)自上述柵極電路的各輸出信號(hào)分配給多個(gè)路徑的分配部件；合成上述分配了的信號(hào)并向外部輸出的合成部件。
由此，在電路配置中不用特別考慮使用于從柵極電路取出輸出信號(hào)的布線長(zhǎng)度相同，可把輸出信號(hào)的傳播延遲時(shí)間平均化，從而在包含柵極電路的各種電子電路中，可使各信號(hào)路徑的傳播延遲時(shí)間大致一致，同時(shí)不用采用低電阻處理，可降低制造成本。
此外，根據(jù)本發(fā)明的第八方面，提供一種子電路，其特征在于包括輸出端子等間隔地配置地多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子彼此連接起來(lái)的第一連接線；把上述柵極電路的兩端的輸出端子連接起來(lái)的第二連接線；在上述第二連接線的中間點(diǎn)上設(shè)置的公共輸出端子。
由此，在包含柵極電路的各種電子電路中，即便在設(shè)置多個(gè)信號(hào)輸出端子的情況下，可通過(guò)向所述信號(hào)輸出端子附加簡(jiǎn)單的構(gòu)成，使得從各信號(hào)輸出端子到公共輸出端子的距離平均值常常一致。
從而，對(duì)各種電子電路具有通用性，使各信號(hào)路徑的傳播延遲時(shí)間大致一致，同時(shí)不需要使用低電阻處理，所以可降低制造成本。
另外，根據(jù)本發(fā)明的第九方面的電子電路，其特征在于在從上述信號(hào)輸出端子到上述公共輸出端子的上述第二連接線上，在上述信號(hào)輸出端子附近設(shè)置緩沖電路。
由此，在包含柵極電路的各種電子電路中，不僅使從各信號(hào)輸出端子到公共輸出端子的距離平均值常常一致，而且可進(jìn)一步降低從各信號(hào)輸出端子到公共輸出端子的各信號(hào)路徑的傳播延遲時(shí)間差。
另外，根據(jù)本發(fā)明的第十方面，提供一種電子電路，其特征在于包括輸入端子等間隔地配置地多個(gè)柵極電路；將到上述柵極電路的各輸入信號(hào)分配給多個(gè)路徑的分配部件；合成上述分配了的信號(hào)并向上述柵極電路的輸入端子輸出的合成部件。
由此，在電路配置中不用特別考慮使用于向柵極電路中取入輸入信號(hào)的布線長(zhǎng)度相同，可把輸入信號(hào)的傳播延遲時(shí)間平均化，從而在包含柵極電路的各種電子電路中，可使各信號(hào)路徑的傳播延遲時(shí)間大致一致，同時(shí)不用采用低電阻處理，可降低制造成本。
此外，根據(jù)本發(fā)明的第十一方面，提供一種電子電路，其特征在于包括輸入端子等間隔的配置地多個(gè)柵極電路；把上述柵極電路的相鄰的輸入端子彼此連接起來(lái)的第一連接線；把上述柵極電路的兩端的輸入端子連接起來(lái)的第二連接線；在上述第二連接線的中間點(diǎn)上設(shè)置的公共輸入端子。
由此，在包含柵極電路的各種電子電路中，即便在設(shè)置多個(gè)信號(hào)輸入端子的情況下，可通過(guò)向所述信號(hào)輸入端子附加簡(jiǎn)單的構(gòu)成，使得從公共輸入端子到各信號(hào)輸入端子的距離平均值常常一致。
從而，對(duì)各種電子電路具有通用性，使各信號(hào)路徑的傳播延遲時(shí)間大致一致，同時(shí)不需要使用低電阻處理，所以可降低制造成本。
此外，在根據(jù)本發(fā)明的第十二方面的電子電路，其特征在于在從上述公共輸入端子到上述信號(hào)輸入端子的上述第二連接線上，在上述信號(hào)輸入端子附近設(shè)置緩沖電路。
由此，在包含柵極電路的各種電子電路中，不僅使從公共輸入端子到各信號(hào)輸入端子的距離平均值常常一致，而且可進(jìn)一步降低從公共輸入端子到各信號(hào)輸入端子的各信號(hào)路徑的傳播延遲時(shí)間差。
此外，根據(jù)本發(fā)明的第十三方面，提供一種多路復(fù)用器，其特征在于包括輸出端子等間隔的配置地多個(gè)發(fā)射柵極；把上述發(fā)射柵極的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸出端子。
由此，在多輸入多路復(fù)用器中，可使從多個(gè)輸出端子輸出的輸出信號(hào)的傳播延遲時(shí)間平均化。
從而，可使從各信號(hào)輸出端子的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)負(fù)擔(dān)，同時(shí)不用低電阻處理，可降低制造成本。
根據(jù)本發(fā)明的第十四方面，提供一種的去多路復(fù)用器，其特征在于包括輸入端子等間隔的配置地多個(gè)發(fā)射柵極；把上述發(fā)射柵極的相鄰的輸入端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸入端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸入端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸入端子。
由此，在多輸出去多路復(fù)用器中，可使經(jīng)多個(gè)輸入端子輸入的輸入信號(hào)的傳播延遲時(shí)間平均化。
從而，可使到各信號(hào)輸入端子的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)負(fù)擔(dān)，同時(shí)不用低電阻處理，可降低制造成本。
還有，根據(jù)本發(fā)明的第十五方面，提供一種布線OR電路，其特征在于包括連接在高電平電位和低電平電位之間、輸出端子等間隔的配置地多個(gè)CMOS晶體管；把上述CMOS晶體管的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述CMOS晶體管的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述CMOS晶體管的兩端的輸出端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸出端子；把構(gòu)成上述CMOS晶體管的P溝道MOS晶體管的各柵極連接于低電平電位的第三布線；對(duì)應(yīng)構(gòu)成上述CMOS晶體管的N溝道MOS晶體管的各柵極來(lái)等間隔地配置的輸入端子。
由此，在布線OR電路中，可把輸出信號(hào)的傳播延遲時(shí)間平均化。
從而，可使從各信號(hào)輸出端子的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)負(fù)擔(dān)，同時(shí)不用低電阻處理，可降低制造成本。
此外，根據(jù)本發(fā)明的第十六方面，提供一種布線AND電路，其特征在于包括連接在高電平電位和低電平電位之間、輸出端子等間隔的配置地多個(gè)CMOS晶體管；把上述CMOS晶體管的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述CMOS晶體管的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述CMOS晶體管的兩端的輸出端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸出端子；把構(gòu)成上述CMOS晶體管的N溝道MOS晶體管的各柵極連接于高電平電位的第三布線；對(duì)應(yīng)構(gòu)成上述CMOS晶體管的P溝道MOS晶體管的各柵極來(lái)等間隔地配置的輸入端子。
由此，在布線AND電路中，可把輸出信號(hào)的傳播延遲時(shí)間平均化。
從而，可使從各信號(hào)輸出端子的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)負(fù)擔(dān)，同時(shí)不用低電阻處理，可降低制造成本。
此外，根據(jù)本發(fā)明的第十七方面，提供一種脈沖處理電路，其特征在于包括與輸入的上升沿或下降沿同步地將輸出變化為高電平或低電平后，把其輸出保持在漂移狀態(tài)，輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子之間連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸出端子。
由此，在多個(gè)輸入的任何一個(gè)輸入的輸入電平變化的情況下也可對(duì)應(yīng)該電平變化改變輸出電平的脈沖處理電路中，可將輸出信號(hào)的傳播延遲時(shí)間平均化。
從而，可使從各信號(hào)輸出端子的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)負(fù)擔(dān)，同時(shí)不用低電阻處理，可降低制造成本。
此外，根據(jù)根據(jù)本發(fā)明第十八方面的脈沖處理電路，其特征在于上述柵極電路包括在輸出端子上設(shè)置的電荷儲(chǔ)存部；與輸入的上升沿或下降沿同步地將電荷供給上述電荷儲(chǔ)存部的切換元件；從上述輸入的上升沿或下降沿開(kāi)始經(jīng)過(guò)規(guī)定的延遲時(shí)間后，從上述電荷儲(chǔ)存部切斷上述切換元件的切斷部件。
因此，可把輸出信號(hào)的傳播延遲時(shí)間平均化，同時(shí)對(duì)應(yīng)輸入的電平變化改變輸出電平后，可將輸出端子置于漂移狀態(tài)，在將多個(gè)輸出端子連接一起的情況下，也可使傳播延遲時(shí)間大致一致，使整體的輸出電平跟隨任何一個(gè)輸出電平。
此外，根據(jù)本發(fā)明的第十九方面的脈沖處理電路，其特征在于上述柵極電路包括串聯(lián)連接在高電平電位和輸出端子之間的第一和第二P溝道型場(chǎng)效應(yīng)晶體管；以及串聯(lián)連接在上述輸出端子和低電平電位之間的第一和第二N溝道型場(chǎng)效應(yīng)晶體管，上述第一P溝道型場(chǎng)效應(yīng)晶體管和上述第一N溝道型場(chǎng)效應(yīng)晶體管的各自的柵極連接輸入端子，上述第二P溝道型場(chǎng)效應(yīng)晶體管和上述第二N溝道型場(chǎng)效應(yīng)晶體管的各自的柵極經(jīng)反相器連接上述輸入端子。
因此，通過(guò)在電源端子和接地端子之間串聯(lián)連接4個(gè)晶體管，可對(duì)應(yīng)輸入電平的變化來(lái)改變輸出電平，使輸出端子置于漂移狀態(tài)。
借助串聯(lián)連接4個(gè)晶體管改變輸入電平的情況下，可防止高電平電位和低電平電位之間流過(guò)貫通電流，可實(shí)現(xiàn)低功耗。
此外，根據(jù)本發(fā)明第二十方面，提供一種多相時(shí)鐘處理電路，其特征在于包括與多相時(shí)鐘的上升沿或下降沿同步地切換輸出電平后，把其輸出電平保持在漂移狀態(tài)，所述電路包括輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸出端子。
因此，使用多相時(shí)鐘的上升沿或下降沿生成脈沖信號(hào)的多相時(shí)鐘處理電路中，可把輸出信號(hào)的傳播延遲時(shí)間平均化。
從而，可使從各信號(hào)輸出端子的傳播延遲時(shí)間大致一致，可減輕設(shè)計(jì)作業(yè)負(fù)擔(dān)，同時(shí)不用低電阻處理，可降低制造成本。
此外，根據(jù)本發(fā)明第二十一方面的的多相時(shí)鐘處理電路，其特征在于上述柵極電路包括在輸出端子上設(shè)置的電荷儲(chǔ)存部；與多相時(shí)鐘的任何一個(gè)時(shí)鐘的上升沿或下降沿同步地把上述輸出端子導(dǎo)通到高電平電位且僅導(dǎo)通規(guī)定時(shí)間的第一切換元件；與多相時(shí)鐘的另外一個(gè)時(shí)鐘的上升沿或下降沿同步地把上述輸出端子導(dǎo)通到低電平電位且僅導(dǎo)通規(guī)定時(shí)間的第二切換元件。
從而，可把輸出信號(hào)的傳播延遲時(shí)間平均化，可根據(jù)多相時(shí)鐘的上升沿或下降沿生成脈沖信號(hào)，將該脈沖信號(hào)的輸出電平設(shè)在漂移狀態(tài)，可原樣維持該輸出電平。
此外，根據(jù)本發(fā)明第二十二方面的多相時(shí)鐘處理電路，其特征在于上述規(guī)定時(shí)間比多相時(shí)鐘的相位偏差量短。
從而分別并聯(lián)連接多個(gè)第一切換元件或第二切換元件的情況下，可僅將各切換元件中的任何一個(gè)設(shè)為導(dǎo)通狀態(tài)，使剩余的切換元件為漂移狀態(tài)，防止同時(shí)把多個(gè)切換元件置于導(dǎo)通狀態(tài)，防止多個(gè)切換元件的輸出電平相互干擾。
此外，根據(jù)本發(fā)明第二十三方面的多相時(shí)鐘處理電路中，其特征在于并聯(lián)連接多個(gè)上述第一切換元件和上述第二切換元件，使它們分別等間隔地配置，與上述多相時(shí)鐘的各相的上升沿或下降沿同步地交互導(dǎo)通上述第一切換元件和上述第二切換元件。
因此，每當(dāng)多相時(shí)鐘的各相上升或下降時(shí)，可交互地把輸出端子的輸出電平切換為高電平和低電平。
此外，僅根據(jù)上升沿或下降沿中的任何一方的輸入定時(shí)，就可規(guī)定倍增時(shí)鐘的占空比，在多相時(shí)鐘的占空比偏離的情況下，通過(guò)將上升沿或下降沿中的任何一方的輸入定時(shí)對(duì)齊可使倍增時(shí)鐘的占空比對(duì)齊。
還有，根據(jù)本發(fā)明的第二十四方面的多相時(shí)鐘處理電路，其特征在于上述第一切換元件和上述第二切換元件分別每N個(gè)地來(lái)并聯(lián)連接，與2N個(gè)多相時(shí)鐘的第(2n-1)相的上升沿或下降沿同步地導(dǎo)通第n(n＝1～N)個(gè)第一切換元件，與2N個(gè)多相時(shí)鐘的第(2n)相的上升沿或下降沿同步地導(dǎo)通第n(n＝1～N)個(gè)第二切換元件。
因此，僅通過(guò)分別每N個(gè)地并聯(lián)連接第一切換元件和第二切換元件，就可生成多相時(shí)鐘的N倍頻率的倍增時(shí)鐘。
在根據(jù)本發(fā)明的第二十五方面的多相時(shí)鐘處理電路，其特征在于上述第一切換元件包括串聯(lián)連接在上述高電平電位和輸出端子之間的第一和第二P溝道型場(chǎng)效應(yīng)晶體管；以及把上述第一和第二P溝道型場(chǎng)效應(yīng)晶體管的任一方的柵極端子上輸入的任一多相時(shí)鐘的反轉(zhuǎn)信號(hào)延遲上述規(guī)定時(shí)間后輸出到另一方的柵極端子上的第一反相器，上述第二切換元件包括串聯(lián)連接在上述低電平電位和輸出端子之間的第一和第二N溝道型場(chǎng)效應(yīng)晶體管；以及把上述第一和第二N溝道型場(chǎng)效應(yīng)晶體管的任一方的柵極端子上輸入的任一多相時(shí)鐘的反轉(zhuǎn)信號(hào)延遲上述規(guī)定時(shí)間后輸出到另一方的柵極端子上的第二反相器。
因此，通過(guò)串聯(lián)連接4個(gè)晶體管，每當(dāng)多相時(shí)鐘的各相上升或下降時(shí)，把輸出端子的輸出電平交互地切換為高電平和低電平后，可把該輸出電平設(shè)為漂移狀態(tài)。
此外，根據(jù)本發(fā)明的第二十六方面，提供一種的時(shí)鐘倍增電路，其特征在于包括生成多相時(shí)鐘的多相時(shí)鐘生成電路；根據(jù)上述多相時(shí)鐘生成非重疊脈沖的脈沖生成電路；輸出上述非重疊脈沖的邏輯或的脈沖處理電路，上述脈沖處理電路包括與輸入的上升沿或下降沿同步地將輸出變化為高電平或低電平后，把其輸出保持在漂移狀態(tài)，同時(shí)輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸出端子。
因此，不管非重疊脈沖的輸入數(shù)目如何，可維持輸入的對(duì)稱結(jié)構(gòu)，并且可把輸出信號(hào)的傳播延遲時(shí)間平均化，抑制抖動(dòng)的增大，防止時(shí)鐘品質(zhì)的惡化，同時(shí)，可實(shí)現(xiàn)低功耗和低成本。
還有，根據(jù)本發(fā)明的第二十七方面，提供一種時(shí)鐘倍增電路，其特征在于包括生成多相時(shí)鐘的多相時(shí)鐘生成電路；從上述多相時(shí)鐘直接生成倍增時(shí)鐘的多相時(shí)鐘處理電路；上述多相時(shí)鐘處理電路包括與多相時(shí)鐘的上升沿或下降沿同步地切換輸出電平后，把其輸出電平保持在漂移狀態(tài)，同時(shí)輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子彼此連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)上設(shè)置的公共輸出端子。
從而，由于從多相時(shí)鐘生成倍增時(shí)鐘，不需要生成非重疊時(shí)鐘，所以不需要使用RS觸發(fā)器，同時(shí)可把輸出信號(hào)的傳播延遲時(shí)間平均化，使傳播延遲時(shí)間大致一致。
因此，可以容易地采用微型化處理，避免電路尺寸增大，制止芯片面積及功耗增大，限制抖動(dòng)，并達(dá)到更高的時(shí)鐘頻率。
此外，根據(jù)本發(fā)明的第二十八方面的時(shí)鐘倍增電路，其特征在于上述多相時(shí)鐘生成電路是PLL電路或DLL電路。
這里，通過(guò)使用PLL電路或DLL電路，可容易地生成多相時(shí)鐘。
尤其，通過(guò)使用PLL電路，可容易地生成相位偏差量均勻的多相時(shí)鐘。
另一方面，通過(guò)使用DLL電路，不用使用振蕩器，可生成N倍頻率的時(shí)鐘，可防止振蕩器中固有的低頻率噪聲的產(chǎn)生。


圖1是表示根據(jù)本發(fā)明的第一實(shí)施例的4輸入多路復(fù)用器的構(gòu)成的電路圖；圖2是說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的4輸入多路復(fù)用器的信號(hào)路徑的距離的圖；圖3是說(shuō)明根據(jù)本發(fā)明的第二實(shí)施例的4輸入多路復(fù)用器的信號(hào)路徑的距離的圖；圖4是說(shuō)明根據(jù)本發(fā)明的第三實(shí)施例的4輸入多路復(fù)用器的布線電阻的圖；圖5(a)是表示圖2的4輸入多路復(fù)用器的信號(hào)路徑的距離計(jì)算結(jié)果的圖，圖5(b)是表示圖3的4輸入多路復(fù)用器的信號(hào)路徑的距離計(jì)算結(jié)果的圖，圖5(c)是表示圖4的4輸入多路復(fù)用器的布線電阻計(jì)算結(jié)果的圖；圖6是表示根據(jù)本發(fā)明的第四實(shí)施例的4輸出去多路復(fù)用器的構(gòu)成的電路圖；圖7是表示根據(jù)本發(fā)明的第五實(shí)施例的4輸入布線OR電路的構(gòu)成的電路圖；圖8是表示根據(jù)本發(fā)明的第六實(shí)施例的4輸入布線AND電路的構(gòu)成的電路圖；圖9是表示根據(jù)本發(fā)明的第七實(shí)施例的4輸入脈沖處理電路的構(gòu)成的電路圖；圖10是表示根據(jù)本發(fā)明的第七實(shí)施例的4輸入脈沖處理電路的動(dòng)作的定時(shí)圖；圖11是表示根據(jù)本發(fā)明的第八實(shí)施例的時(shí)鐘倍增電路的構(gòu)成的框圖；圖12是表示從圖11的多相時(shí)鐘發(fā)生電路輸出的多相時(shí)鐘的一例的圖；圖13是表示圖11的時(shí)鐘倍增電路中使用的多相時(shí)鐘發(fā)生電路的構(gòu)成的框圖；圖14是表示根據(jù)本發(fā)明的第九實(shí)施例的多相時(shí)鐘處理電路的構(gòu)成的電路圖；圖15是表示根據(jù)本發(fā)明的第九實(shí)施例的多相時(shí)鐘處理電路的動(dòng)作的定時(shí)圖；圖16是表示根據(jù)本發(fā)明的第十實(shí)施例的時(shí)鐘倍增電路的構(gòu)成的框圖；圖17是表示以往的4輸入多路復(fù)用器的構(gòu)成的電路圖；圖18是表示以往的4輸入去多路復(fù)用器的構(gòu)成的電路圖。
具體實(shí)施例方式
下面參考

根據(jù)本發(fā)明的實(shí)施例的輸出電路和輸入電路的適用例。
圖1是表示根據(jù)本發(fā)明的第一實(shí)施例的4輸入多路復(fù)用器的構(gòu)成的電路圖。
圖1中，各發(fā)射柵極TG1～TG8上分別設(shè)置輸入端子、輸出端子、選擇信號(hào)輸入端子和反轉(zhuǎn)信號(hào)輸入端子。
這里，等間隔配置發(fā)射柵極TG1、TG3、TG5、TG7，同時(shí)，等間隔配置發(fā)射柵極TG2、TG4、TG6、TG8，發(fā)射柵極TG1和發(fā)射柵極TG2、發(fā)射柵極TG3和發(fā)射柵極TG4、發(fā)射柵極TG5和發(fā)射柵極TG6、發(fā)射柵極TG7和發(fā)射柵極TG8彼此等間隔配置。
并且，串聯(lián)連接發(fā)射柵極TG1和發(fā)射柵極TG2，串聯(lián)連接發(fā)射柵極TG3和發(fā)射柵極TG4，串聯(lián)連接發(fā)射柵極TG5和發(fā)射柵極TG6，串聯(lián)連接發(fā)射柵極TG7和發(fā)射柵極TG8。
此外，發(fā)射柵極TG1上輸入輸入信號(hào)A，發(fā)射柵極TG3上輸入輸入信號(hào)B，發(fā)射柵極TG5上輸入輸入信號(hào)C，發(fā)射柵極TG7上輸入輸入信號(hào)D。
還有，發(fā)射柵極TG2、TG4、TG6、TG8的輸出側(cè)上分別設(shè)置輸出節(jié)點(diǎn)a～d，這些輸出節(jié)點(diǎn)a～d連接成相鄰的節(jié)點(diǎn)間的布線長(zhǎng)度相等。
兩端的輸出節(jié)點(diǎn)a、d上分別設(shè)置反相器IV11、IV12，IV11、IV12的各輸出連接公共節(jié)點(diǎn)e，從公共節(jié)點(diǎn)e經(jīng)反相器IV13輸出輸出信號(hào)OUT。
這里，公共節(jié)點(diǎn)e設(shè)置在距自各反相器IV11、IV12的布線長(zhǎng)度相等的位置上。
在發(fā)射柵極TG1的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG1的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG2的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG2的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG3的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG3的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG4的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG4的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，在發(fā)射柵極TG5的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG5的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG6的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG6的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG7的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG7的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG8的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG8的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2。
而且，2比特的選擇輸入信號(hào)(S1，S2)＝(1，1)的情況下，發(fā)射柵極TG1、TG2接通，作為輸出信號(hào)OUT輸出輸入信號(hào)A，2比特的選擇輸入信號(hào)(S1，S2)＝(1，0)的情況下，發(fā)射柵極TG3、TG4接通，作為輸出信號(hào)OUT輸出輸入信號(hào)B，2比特的選擇輸入信號(hào)(S1，S2)＝(0，1)的情況下，發(fā)射柵極TG5、TG6接通，作為輸出信號(hào)OUT輸出輸入信號(hào)C，2比特的選擇輸入信號(hào)(S1，S2)＝(0，0)的情況下，發(fā)射柵極TG7、TG8接通，作為輸出信號(hào)OUT輸出輸入信號(hào)D。
這里，作為輸出信號(hào)OUT輸出輸入信號(hào)A的情況下，輸出節(jié)點(diǎn)a到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)a→反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)a→輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)d→反相器IV12→公共節(jié)點(diǎn)e的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)A在公共節(jié)點(diǎn)e合成，經(jīng)反相器IV13，作為輸出信號(hào)OUT輸出。
作為輸出信號(hào)OUT輸出輸入信號(hào)B的情況下，輸出節(jié)點(diǎn)b到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)a→反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)d→反相器IV12→公共節(jié)點(diǎn)e的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)B在公共節(jié)點(diǎn)e合成，經(jīng)反相器IV13，作為輸出信號(hào)OUT輸出。
作為輸出信號(hào)OUT輸出輸入信號(hào)C的情況下，輸出節(jié)點(diǎn)c到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)a→反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)d→反相器IV12→公共節(jié)點(diǎn)e的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)C在公共節(jié)點(diǎn)e合成，經(jīng)反相器IV13，作為輸出信號(hào)OUT輸出。
作為輸出信號(hào)OUT輸出輸入信號(hào)D的情況下，輸出節(jié)點(diǎn)d到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)d→輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)a→反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)d→反相器IV12→公共節(jié)點(diǎn)e的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)D在公共節(jié)點(diǎn)e合成，經(jīng)反相器IV13，作為輸出信號(hào)OUT輸出。
圖2是說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的4輸入多路復(fù)用器的信號(hào)路徑的距離的圖，圖5(a)是表示圖2的4輸入多路復(fù)用器的信號(hào)路徑的距離計(jì)算結(jié)果的圖。
圖2中，輸出節(jié)點(diǎn)a和輸出節(jié)點(diǎn)b之間的距離、輸出節(jié)點(diǎn)b和輸出節(jié)點(diǎn)c之間的距離、輸出節(jié)點(diǎn)c和輸出節(jié)點(diǎn)d之間的距離分別設(shè)為D。
那么，從各輸出節(jié)點(diǎn)a～d取出輸出信號(hào)OUT的情況下，成為傳播延遲不同的原因的充放電的時(shí)間常數(shù)與布線電阻成比例，如果線寬相同，布線電阻與布線距離成比例，因此可嘗試用布線距離的差來(lái)估計(jì)傳播延遲的差。
這里，由于從各反相器IV11、IV12到反相器IV13的距離相等，為估計(jì)布線距離的差，求出從各輸出節(jié)點(diǎn)a～d到各反相器IV11、IV12的距離時(shí)，從輸出節(jié)點(diǎn)a到反相器IV11的距離為0D，從輸出節(jié)點(diǎn)a到反相器IV12的距離為OD位3D。
并且，從輸出節(jié)點(diǎn)a送出的信號(hào)分為通過(guò)反相器IV11的信號(hào)和通過(guò)反相器IV12的信號(hào)后，在公共節(jié)點(diǎn)e合成，經(jīng)反相器IV13作為輸出信號(hào)OUT輸出。
因此，從輸出節(jié)點(diǎn)a送出的信號(hào)的傳播延遲在公共節(jié)點(diǎn)e合成時(shí)為平均化通過(guò)反相器IV11的路徑的傳播延遲和通過(guò)反相器IV12的路徑的傳播延遲的結(jié)果，與經(jīng)過(guò)距離為1.5D的路徑時(shí)的傳播延遲相等。
另外，由于從輸出節(jié)點(diǎn)b到反相器IV11的距離為1D，從輸出節(jié)點(diǎn)b到反相器IV12的距離為2D，從輸出節(jié)點(diǎn)b送出的信號(hào)的傳播延遲與把這些距離平均化、經(jīng)過(guò)距離為1.5D的路徑時(shí)的傳播延遲相等。
由于從輸出節(jié)點(diǎn)c到反相器IV11的距離為2D，從輸出節(jié)點(diǎn)c到反相器IV12的距離為1D，從輸出節(jié)點(diǎn)c送出的信號(hào)的傳播延遲與把這些距離平均化、經(jīng)過(guò)距離為1.5D的路徑時(shí)的傳播延遲相等。
由于從輸出節(jié)點(diǎn)d到反相器IV11的距離為3D，從輸出節(jié)點(diǎn)d到反相器IV12的距離為0D，從輸出節(jié)點(diǎn)d送出的信號(hào)的傳播延遲與把這些距離平均化、經(jīng)過(guò)距離為1.5D的路徑時(shí)的傳播延遲相等。
其結(jié)果如圖5(a)所示，從任一輸出節(jié)點(diǎn)a～d取出輸出信號(hào)OUT的情況下，都與經(jīng)過(guò)距離為1.5D的路徑時(shí)的傳播延遲一致。
圖3是說(shuō)明根據(jù)本發(fā)明的第二實(shí)施例的4輸入多路復(fù)用器的信號(hào)路徑的距離的圖，圖5(b)是表示圖3的4輸入多路復(fù)用器的信號(hào)路徑的距離計(jì)算結(jié)果的圖。
該第二實(shí)施例對(duì)應(yīng)輸出節(jié)點(diǎn)b、c的位置來(lái)設(shè)計(jì)反相器IV11、12的位置。
圖3中，對(duì)應(yīng)輸出節(jié)點(diǎn)b、c的位置來(lái)設(shè)計(jì)反相器IV11、12的位置時(shí)，從輸出節(jié)點(diǎn)a到公共節(jié)點(diǎn)e的信號(hào)分為兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)a→輸出節(jié)點(diǎn)b反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)a→輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)c→反相器IV12→公共節(jié)點(diǎn)e的路徑，通過(guò)了這兩個(gè)路徑的信號(hào)在公共節(jié)點(diǎn)e合成。
從輸出節(jié)點(diǎn)b到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)b→反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)c→反相器IV12→公共節(jié)點(diǎn)e的路徑，通過(guò)了這兩個(gè)路徑的信號(hào)在公共節(jié)點(diǎn)e合成。
從輸出節(jié)點(diǎn)c到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)b→反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)c→反相器IV12→公共節(jié)點(diǎn)e的路徑，通過(guò)了這兩個(gè)路徑的信號(hào)在公共節(jié)點(diǎn)e合成。
從輸出節(jié)點(diǎn)d到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)d→輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)b→反相器IV11→公共節(jié)點(diǎn)e的路徑和通過(guò)輸出節(jié)點(diǎn)d→輸出節(jié)點(diǎn)c→反相器IV12→公共節(jié)點(diǎn)e的路徑，通過(guò)了這兩個(gè)路徑的信號(hào)D在公共節(jié)點(diǎn)e合成。
因此，由于從輸出節(jié)點(diǎn)a到反相器IV11的距離為1D，從輸出節(jié)點(diǎn)a到反相器IV12的距離為2D，從輸出節(jié)點(diǎn)a送出的信號(hào)的傳播延遲與把這些距離平均化、經(jīng)過(guò)距離為1.5D的路徑時(shí)的傳播延遲相等。
由于從輸出節(jié)點(diǎn)b到反相器IV11的距離為0D，從輸出節(jié)點(diǎn)b到反相器IV12的距離為1D，從輸出節(jié)點(diǎn)b送出的信號(hào)的傳播延遲與把這些距離平均化、經(jīng)過(guò)距離為0.5D的路徑時(shí)的傳播延遲相等。
由于從輸出節(jié)點(diǎn)c到反相器IV11的距離為1D，從輸出節(jié)點(diǎn)c到反相器IV12的距離為0D，從輸出節(jié)點(diǎn)c送出的信號(hào)的傳播延遲與把這些距離平均化、經(jīng)過(guò)距離為0.5D的路徑時(shí)的傳播延遲相等。
由于從輸出節(jié)點(diǎn)d到反相器IV11的距離為2D，從輸出節(jié)點(diǎn)d到反相器IV12的距離為1D，從輸出節(jié)點(diǎn)d送出的信號(hào)的傳播延遲與把這些距離平均化、經(jīng)過(guò)距離為1.5D的路徑時(shí)的傳播延遲相等。
其結(jié)果，如圖5(b)所示，對(duì)應(yīng)輸出節(jié)點(diǎn)b、c的位置設(shè)計(jì)反相器IV11、12的位置的情況下，從輸出節(jié)點(diǎn)a～d取出輸出信號(hào)OUT時(shí)的傳播延遲不一致。
因此，反相器IV11、12的位置離兩端的輸出節(jié)點(diǎn)a、d越遠(yuǎn)，傳播延遲的不一致增大，為使從輸出節(jié)點(diǎn)a～d取出輸出信號(hào)OUT時(shí)的傳播延遲一致，最好對(duì)應(yīng)兩端的輸出節(jié)點(diǎn)a、d的位置來(lái)設(shè)置反相器IV11、12。
圖4是說(shuō)明根據(jù)本發(fā)明的第三實(shí)施例的4輸入多路復(fù)用器的布線電阻的圖，圖5(c)是表示圖4的4輸入多路復(fù)用器的布線電阻計(jì)算結(jié)果的圖；
該第三實(shí)施例按圖1的布線原樣布置，去除反相器IV11、12，同時(shí)為反轉(zhuǎn)從反相器IV13輸出的信號(hào)設(shè)置反相器IV14。
圖4中，從圖1的構(gòu)成去除反相器IV11、12的情況下的輸出節(jié)點(diǎn)a和輸出節(jié)點(diǎn)b之間的距離、輸出節(jié)點(diǎn)b和輸出節(jié)點(diǎn)c之間的距離、輸出節(jié)點(diǎn)c和輸出節(jié)點(diǎn)d之間的距離分別為D，同時(shí)，輸出節(jié)點(diǎn)a和輸出節(jié)點(diǎn)e之間的距離、輸出節(jié)點(diǎn)d和輸出節(jié)點(diǎn)e之間的距離分別為E。
這里，從圖1的構(gòu)成去除反相器IV11、12時(shí)，從輸出節(jié)點(diǎn)a到輸出節(jié)點(diǎn)e的信號(hào)分為兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)a→公共節(jié)點(diǎn)e的路徑I和通過(guò)輸出節(jié)點(diǎn)a→輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)d→公共節(jié)點(diǎn)e的路徑II，通過(guò)了這兩個(gè)路徑I、II的信號(hào)在公共節(jié)點(diǎn)e合成。
從輸出節(jié)點(diǎn)b到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)a→公共節(jié)點(diǎn)e的路徑I和通過(guò)輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)d→公共節(jié)點(diǎn)e的路徑II，通過(guò)了這兩個(gè)路徑I、II的信號(hào)在公共節(jié)點(diǎn)e合成。
從輸出節(jié)點(diǎn)c到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)a→公共節(jié)點(diǎn)e的路徑I和通過(guò)輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)d→公共節(jié)點(diǎn)e的路徑II，通過(guò)了這兩個(gè)路徑I、II的信號(hào)在公共節(jié)點(diǎn)e合成。
從輸出節(jié)點(diǎn)d到公共節(jié)點(diǎn)e的信號(hào)分給兩個(gè)路徑通過(guò)輸出節(jié)點(diǎn)d→輸出節(jié)點(diǎn)c→輸出節(jié)點(diǎn)b→輸出節(jié)點(diǎn)a→公共節(jié)點(diǎn)e的路徑I和通過(guò)輸出節(jié)點(diǎn)d→公共節(jié)點(diǎn)e的路徑II，通過(guò)了這兩個(gè)路徑I、II的信號(hào)在公共節(jié)點(diǎn)e合成。
因此，從各輸出節(jié)點(diǎn)a～d到公共節(jié)點(diǎn)e的距離與圖1的構(gòu)成同樣，但從各輸出節(jié)點(diǎn)a～d到公共節(jié)點(diǎn)e的各布線電阻為傳播路徑I、II的布線電阻的并聯(lián)電阻。
其結(jié)果是，假設(shè)每單位布線距離的電阻值為1，如圖5(c)所示，從輸出節(jié)點(diǎn)a到公共節(jié)點(diǎn)e的布線電阻為(E2+3DE)/(3D+2E)、從輸出節(jié)點(diǎn)b到公共節(jié)點(diǎn)e的布線電阻為(2D2+E2+3DE)/(3D+2E)、從輸出節(jié)點(diǎn)c到公共節(jié)點(diǎn)e的布線電阻為(2D2+E2+3DE)/(3D+2E)、從輸出節(jié)點(diǎn)d到公共節(jié)點(diǎn)e的布線電阻為(+E2+3DE)/(3D+2E)。
因此，從圖1的構(gòu)成去除反相器IV11、12時(shí)，從各輸出節(jié)點(diǎn)a～d到公共節(jié)點(diǎn)e的布線電阻不一致，但與圖17的已有例相比，可縮小布線電阻差，從兩端的輸出節(jié)點(diǎn)a、d引出布線，簡(jiǎn)單地連接于公共節(jié)點(diǎn)e，就可降低傳播延遲差。
圖6是表示根據(jù)本發(fā)明的第四實(shí)施例的4輸出去多路復(fù)用器的構(gòu)成的電路圖。
圖6中，各發(fā)射柵極TG11～TG18上分別設(shè)置輸入端子、輸出端子、選擇信號(hào)輸入端子和反轉(zhuǎn)信號(hào)輸入端子。
這里等間隔配置發(fā)射柵極TG11、TG13、TG15、TG17，同時(shí)等間隔配置發(fā)射柵極TG12、TG14、TG16、TG18，發(fā)射柵極TG11和發(fā)射柵極TG12、發(fā)射柵極TG13和發(fā)射柵極TG14、發(fā)射柵極TG15和發(fā)射柵極TG16、發(fā)射柵極TG17和發(fā)射柵極TG18彼此按等間隔配置。
并且，串聯(lián)連接發(fā)射柵極TG11和發(fā)射柵極TG12，串聯(lián)連接發(fā)射柵極TG13和發(fā)射柵極TG14，串聯(lián)連接發(fā)射柵極TG15和發(fā)射柵極TG16，串聯(lián)連接發(fā)射柵極TG17和發(fā)射柵極TG18。
發(fā)射柵極TG11、TG13、TG15、TG17的輸入側(cè)上分別設(shè)置輸入節(jié)點(diǎn)a’～d’，這些輸入節(jié)點(diǎn)a’～d’按相鄰節(jié)點(diǎn)之間的布線長(zhǎng)度相等地方式連接。
兩端的輸入節(jié)點(diǎn)a’、d’上分別設(shè)置反相器IV21、IV22，IV21、IV22的各輸入連接公共節(jié)點(diǎn)e’，公共節(jié)點(diǎn)e’上經(jīng)反相器IV23輸入輸入信號(hào)IN。
這里，公共節(jié)點(diǎn)e’設(shè)置在自各反相器IV21、IV22的布線長(zhǎng)度相等的位置上。
從發(fā)射柵極TG12上輸出輸出信號(hào)A，從發(fā)射柵極TG14上輸出輸出信號(hào)B，從發(fā)射柵極TG16上輸出輸出信號(hào)C，從發(fā)射柵極TG18上輸出輸出信號(hào)D。
在發(fā)射柵極TG11的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG11的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG12的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG12的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG13的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，同時(shí)在發(fā)射柵極TG13的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，在發(fā)射柵極TG14的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG14的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，在發(fā)射柵極TG15的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG15的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG16的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2，同時(shí)在發(fā)射柵極TG16的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，在發(fā)射柵極TG17的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S1的反轉(zhuǎn)信號(hào)S1B，同時(shí)在發(fā)射柵極TG17的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S1，在發(fā)射柵極TG18的選擇信號(hào)輸入端子上輸入選擇輸入信號(hào)S2的反轉(zhuǎn)信號(hào)S2B，同時(shí)在發(fā)射柵極TG18的反轉(zhuǎn)信號(hào)輸入端子上輸入選擇輸入信號(hào)S2。
而且，2比特的選擇輸入信號(hào)(S1，S2)＝(1，1)的情況下，發(fā)射柵極TG11、TG12接通，輸入信號(hào)IN作為輸出信號(hào)A輸出，2比特的選擇輸入信號(hào)(S1，S2)＝(1，0)的情況下，發(fā)射柵極TG13、TG14接通，輸入信號(hào)IN作為輸出信號(hào)B輸出，2比特的選擇輸入信號(hào)(S1，S2)＝(0，1)的情況下，發(fā)射柵極TG15、TG16接通，輸入信號(hào)IN作為輸出信號(hào)C輸出，2比特的選擇輸入信號(hào)(S1，S2)＝(0，0)的情況下，發(fā)射柵極TG17、TG18接通，輸入信號(hào)IN作為輸出信號(hào)D輸出。
這里，作為輸出信號(hào)A輸出輸入信號(hào)IN的情況下，公共節(jié)點(diǎn)e’到輸入節(jié)點(diǎn)a’的信號(hào)分給兩個(gè)路徑通過(guò)公共節(jié)點(diǎn)e’→反相器IV21→輸入節(jié)點(diǎn)a’的路徑和通過(guò)公共節(jié)點(diǎn)e’→反相器IV22→輸入節(jié)點(diǎn)d’→輸入節(jié)點(diǎn)c’→輸入節(jié)點(diǎn)b’→輸入節(jié)點(diǎn)a’的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)IN在輸入節(jié)點(diǎn)a’合成，經(jīng)發(fā)射柵極TG11、TG12，作為輸出信號(hào)A輸出。
作為輸出信號(hào)B輸出輸入信號(hào)IN的情況下，公共節(jié)點(diǎn)e’到輸入節(jié)點(diǎn)b’的信號(hào)分給兩個(gè)路徑通過(guò)公共節(jié)點(diǎn)e’→反相器IV21→輸入節(jié)點(diǎn)a’→輸入節(jié)點(diǎn)b’的路徑和通過(guò)公共節(jié)點(diǎn)e’→反相器IV22→輸入節(jié)點(diǎn)d’→輸入節(jié)點(diǎn)c’→輸入節(jié)點(diǎn)b’的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)IN在輸入節(jié)點(diǎn)b’合成，經(jīng)發(fā)射柵極TG13、TG14，作為輸出信號(hào)B輸出。
作為輸出信號(hào)C輸出輸入信號(hào)IN的情況下，公共節(jié)點(diǎn)e’到輸入節(jié)點(diǎn)c’的信號(hào)分給兩個(gè)路徑通過(guò)公共節(jié)點(diǎn)e’→反相器IV21→輸入節(jié)點(diǎn)a’→輸入節(jié)點(diǎn)b’→輸入節(jié)點(diǎn)c’的路徑和通過(guò)公共節(jié)點(diǎn)e’→反相器IV22→輸入節(jié)點(diǎn)d’→輸入節(jié)點(diǎn)c’的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)IN在輸入節(jié)點(diǎn)c’合成，經(jīng)發(fā)射柵極TG15、TG16，作為輸出信號(hào)C輸出。
作為輸出信號(hào)D輸出輸入信號(hào)IN的情況下，公共節(jié)點(diǎn)e’到輸入節(jié)點(diǎn)d’的信號(hào)分給兩個(gè)路徑通過(guò)公共節(jié)點(diǎn)e’→反相器IV21→輸入節(jié)點(diǎn)a’→輸入節(jié)點(diǎn)b’→輸入節(jié)點(diǎn)c’→輸入節(jié)點(diǎn)d’的路徑和通過(guò)公共節(jié)點(diǎn)e’→反相器IV22→輸入節(jié)點(diǎn)d’的路徑。
然后，通過(guò)了這兩個(gè)路徑的輸入信號(hào)IN在輸入節(jié)點(diǎn)d’合成，經(jīng)發(fā)射柵極TG17、TG18，作為輸出信號(hào)D輸出。
因此，可使從公共節(jié)點(diǎn)e’到輸入節(jié)點(diǎn)a’～d’的距離平均值彼此一致，向任一輸入節(jié)點(diǎn)a’～d’輸入輸入信號(hào)IN的情況下，可使傳播延遲平均化，使傳播延遲彼此一致。
圖7是表示根據(jù)本發(fā)明的第五實(shí)施例的4輸入布線OR電路的構(gòu)成的電路圖。
圖7中，在高電平電位和低電平電位之間并聯(lián)連接分別串聯(lián)連接的P溝道MOS晶體管P1～P4和N溝道MOS晶體管N1～N4構(gòu)成的4個(gè)CMOS晶體管，并且這4個(gè)CMOS晶體管被等間隔配置。
然后，P溝道MOS晶體管P1～P4的各柵極連接低電平電位，構(gòu)成P溝道MOS晶體管P1～P4作為常通負(fù)載(normally-on)的布線OR電路，同時(shí)N溝道MOS晶體管N1的柵極上輸入輸入信號(hào)A，N溝道MOS晶體管N2的柵極上輸入輸入信號(hào)B，N溝道MOS晶體管N3的柵極上輸入輸入信號(hào)C，N溝道MOS晶體管N4的柵極上輸入輸入信號(hào)D。
另外，在距P溝道MOS晶體管P1～P4和N溝道MOS晶體管N1～N4之間的連接點(diǎn)等距離的位置上分別設(shè)置輸出節(jié)點(diǎn)a2～d2，這些輸出節(jié)點(diǎn)a2～d2按相鄰節(jié)點(diǎn)間的布線長(zhǎng)度相等來(lái)設(shè)置。
兩端的輸出節(jié)點(diǎn)a2、d2上分別設(shè)置反相器IV31、IV32，IV31、IV32的各輸出連接公共節(jié)點(diǎn)e2，從公共節(jié)點(diǎn)e2輸出輸出信號(hào)OUT。
這里，公共節(jié)點(diǎn)e2設(shè)置在距各反相器IV31、IV32的布線長(zhǎng)度相等的位置上。
并且，輸入信號(hào)A～D之一為高電平時(shí)，N溝道MOS晶體管N1～N4的某一個(gè)接通，與該N溝道MOS晶體管N1～N4對(duì)應(yīng)的輸出節(jié)點(diǎn)a2～d2的其中一個(gè)變?yōu)榈碗娖健?br> 然后，經(jīng)該輸出節(jié)點(diǎn)a2～d2輸出的信號(hào)分給通過(guò)反相器IV31的路徑和通過(guò)反相器IV32的路徑，通過(guò)反相器IV31的信號(hào)和通過(guò)反相器IV32的信號(hào)在公共節(jié)點(diǎn)e2合成，作為輸出信號(hào)OUT輸出。
因此，可使從各輸出節(jié)點(diǎn)a2～d2到公共節(jié)點(diǎn)e2的距離平均值彼此一致，從任一輸出節(jié)點(diǎn)a2～d2取出輸出信號(hào)OUT時(shí)，可使傳播延遲平均化，使傳播延遲彼此一致。
圖8是表示根據(jù)本發(fā)明的第六實(shí)施例的4輸入布線AND電路的構(gòu)成的電路圖。
圖8中，在高電平電位和低電平電位之間并聯(lián)連接分別串聯(lián)連接的P溝道MOS晶體管P1’～P4’和N溝道MOS晶體管N1’～N4’構(gòu)成的4個(gè)CMOS晶體管，并且這4個(gè)CMOS晶體管被等間隔配置。
然后，N溝道MOS晶體管N1’～N4’的各柵極連接高電平電位，N溝道MOS晶體管N1’～N4’作為常通負(fù)載(normally-on)的布線AND電路，同時(shí)P溝道MOS晶體管P1’的柵極上輸入輸入信號(hào)A，P溝道MOS晶體管P2’的柵極上輸入輸入信號(hào)B，P溝道MOS晶體管P3’的柵極上輸入輸入信號(hào)C，P溝道MOS晶體管P4’的柵極上輸入輸入信號(hào)D。
另外，在距P溝道MOS晶體管P1’～P4’和N溝道MOS晶體管N1’～N4’之間的各連接點(diǎn)等距離的位置上分別設(shè)置輸出節(jié)點(diǎn)a2’～d2’，這些輸出節(jié)點(diǎn)a2’～d2’按相鄰節(jié)點(diǎn)間的布線長(zhǎng)度相等來(lái)設(shè)置。
兩端的輸出節(jié)點(diǎn)a2’、d2’上分別設(shè)置反相器IV31’、IV32’，IV31’、IV32’的各輸出連接公共節(jié)點(diǎn)e2’，從公共節(jié)點(diǎn)e2’輸出輸出信號(hào)OUT。
這里，公共節(jié)點(diǎn)e2’設(shè)置在距各反相器IV31’、IV32’的布線長(zhǎng)度相等的位置上。
并且，輸入信號(hào)A～D之一為低電平時(shí)，P溝道MOS晶體管P1’～P4’的某一個(gè)接通，與該P(yáng)溝道MOS晶體管P1’～P4’對(duì)應(yīng)的輸出節(jié)點(diǎn)a2’～d2’之一變?yōu)楦唠娖健?br> 然后，經(jīng)該輸出節(jié)點(diǎn)a2’～d2’輸出的信號(hào)分給通過(guò)反相器IV31’的路徑和通過(guò)反相器IV32’的路徑，通過(guò)反相器IV31’的信號(hào)和通過(guò)反相器IV32’的信號(hào)在公共節(jié)點(diǎn)e2’合成，作為輸出信號(hào)OUT輸出。
因此，可使從各輸出節(jié)點(diǎn)a2’～d2’到公共節(jié)點(diǎn)e2’的距離平均值彼此一致，從任一輸出節(jié)點(diǎn)a2’～d2’取出輸出信號(hào)OUT時(shí)，可使傳播延遲平均化，使傳播延遲彼此一致。
圖9是表示根據(jù)本發(fā)明的第七實(shí)施例的4輸入脈沖處理電路的構(gòu)成的電路圖。
圖9中，該脈沖處理電路對(duì)應(yīng)N＝4個(gè)的非重疊脈沖S1～S4，由N＝4個(gè)的電路塊BL1～BL4構(gòu)成，同時(shí)這些電路塊BL1～BL4等間隔配置，各電路塊BL1～BL4上設(shè)置彼此串聯(lián)連接的2個(gè)P溝道MOS晶體管，同時(shí)，設(shè)置彼此串聯(lián)連接的2個(gè)N溝道MOS晶體管。
即，在各電路塊BL1～BL4中，在高電平電位和各輸出端子之間分別串聯(lián)連接P溝道MOS晶體管P11～P14和P溝道MOS晶體管P11’～P14’，在各輸出端子和低電平電位之間分別串聯(lián)連接N溝道MOS晶體管N11～N14和N溝道MOS晶體管N11’～N14’。
另外，P溝道MOS晶體管P11～P14和N溝道MOS晶體管N11～N14的柵極上分別輸入非重疊脈沖S1～S4，同時(shí)P溝道MOS晶體管P11’～P14’和N溝道MOS晶體管N11’～N14’的柵極上分別經(jīng)反相器IV41～I(xiàn)V44輸入非重疊脈沖S1～S4。
這里，各反相器IV41～I(xiàn)V44使非重疊脈沖S1～S4反轉(zhuǎn)，同時(shí)確保最低限度需要的非重疊脈沖S1～S4的延遲時(shí)間，為確保必要的延遲時(shí)間，反相器IV41～I(xiàn)V44可故意降低驅(qū)動(dòng)能力來(lái)設(shè)計(jì)。
圖9的例子中，說(shuō)明了P溝道MOS晶體管P11’～P14’的柵極和N溝道MOS晶體管N11’～N14’的柵極的前級(jí)上一級(jí)一級(jí)地分開(kāi)設(shè)置反相器IV41～I(xiàn)V44的方法，但為調(diào)整非重疊脈沖S1～S4的延遲量，P溝道MOS晶體管P11’～P14’的柵極和N溝道MOS晶體管N11’～N14’的柵極的前級(jí)上可多級(jí)連接奇數(shù)個(gè)反相器。
距各電路塊BL1～BL4的輸出端子等距離的位置上分別設(shè)置輸出節(jié)點(diǎn)a3～d3，這些輸出節(jié)點(diǎn)a3～d3按相鄰節(jié)點(diǎn)間的布線長(zhǎng)度相等來(lái)設(shè)置。
兩端的輸出節(jié)點(diǎn)a3、d3上分別設(shè)置反相器IV51、IV52，IV51、IV52的各輸出連接公共節(jié)點(diǎn)e3，從公共節(jié)點(diǎn)e3輸出輸出信號(hào)OUT。
這里，公共節(jié)點(diǎn)e3設(shè)置在距各反相器IV51、IV52的布線長(zhǎng)度相等的位置上。
圖10是表示根據(jù)本發(fā)明的第七實(shí)施例的4輸入脈沖處理電路的動(dòng)作的定時(shí)圖。
在圖10的時(shí)刻T1，非重疊脈沖S1從低電平變化為高電平時(shí)，P溝道MOS晶體管P11斷開(kāi)，同時(shí)N溝道MOS晶體管N11接通。
另一方面，P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極上經(jīng)反相器IV41輸入非重疊脈沖S1，延遲反相器IV41的延遲時(shí)間t，由于進(jìn)行非重疊脈沖S1的反轉(zhuǎn)信號(hào)S1B的電平變化，在時(shí)刻T1，P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極仍保持高電平。
其結(jié)果是P溝道MOS晶體管P11’維持?jǐn)嚅_(kāi)，N溝道MOS晶體管N11’維持接通。
因此，高電平電位和電路塊BL1的輸出端子之間的路徑變?yōu)榉菍?dǎo)通狀態(tài)，同時(shí)，電路塊BL1的輸出端子和低電平電位之間的路徑變?yōu)閷?dǎo)通狀態(tài)，電路塊BL1的輸出信號(hào)OUTB1從高電平變化為低電平。
另一方面，在時(shí)刻T1，輸入其他電路塊BL2～BL4的非重疊脈沖S2～S4維持低電平，同時(shí)非重疊脈沖S2～S4的反轉(zhuǎn)信號(hào)S2B～S4B維持高電平。P溝道MOS晶體管P12’～P14’和N溝道MOS晶體管N12～N14斷開(kāi)。
因此，電路塊BL2～BL4的輸出端子都由于低電平電位和高電平電位而截?cái)?，電路塊BL2～BL4的輸出端子維持漂移狀態(tài)。
其結(jié)果是在時(shí)刻T1，全部電路塊BL1～BL4的輸出信號(hào)OUTB1～OUTB4的電平用電路塊BL1的輸出信號(hào)OUTB1的電平規(guī)定，電路塊BL1的輸出信號(hào)OUTB1從高電平變?yōu)榈碗娖綍r(shí)，其他電路塊BL2～BL4的輸出信號(hào)OUTB2～OUTB4的電平也從高電平變?yōu)榈碗娖健?br> 這里，電路塊BL1的輸出信號(hào)OUTB1在輸出節(jié)點(diǎn)a3上分給通過(guò)反相器IV51的路徑和通過(guò)反相器IV52的路徑，通過(guò)反相器IV51的信號(hào)和通過(guò)反相器IV52的信號(hào)在公共節(jié)點(diǎn)e3合成，作為輸出信號(hào)OUT輸出。
并且，從電路塊BL1輸出的輸出信號(hào)OUTB1由反相器IV51、IV52反轉(zhuǎn)，輸出信號(hào)OUT從低電平變化為高電平。
接著，在時(shí)刻T2，從時(shí)刻T1經(jīng)過(guò)反相器IV41的延遲時(shí)間t后，非重疊脈沖S1的反轉(zhuǎn)信號(hào)S1B的電平變化傳遞到P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極，P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極從高電平變化為低電平。
其結(jié)果是P溝道MOS晶體管P11’接通，同時(shí)N溝道MOS晶體管N11’斷開(kāi)，高電平電位和電路塊BL1的輸出端子之間的路徑保持非導(dǎo)通狀態(tài)，電路塊BL1的輸出端子和低電平電位之間的路徑也變?yōu)榉菍?dǎo)通狀態(tài)。
因此，電路塊BL1的輸出端子為漂移狀態(tài)，由于電路塊BL1的輸出端子上存在的寄生電容的電荷保持作用，電路塊BL1的輸出信號(hào)OUTB1維持低電平，輸出信號(hào)OUT維持高電平。
接著，在時(shí)刻T3，非重疊脈沖S1從高電平變化為低電平時(shí)，P溝道MOS晶體管P11為接通，同時(shí)N溝道MOS晶體管N11斷開(kāi)。
另一方面，P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極上經(jīng)反相器IV41輸入非重疊脈沖S1，延遲反相器IV41的延遲時(shí)間t，由于進(jìn)行非重疊脈沖S1的反轉(zhuǎn)信號(hào)S1B的電平變化，在時(shí)刻T3，P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極仍保持低電平。
其結(jié)果是P溝道MOS晶體管P11’維持接通，N溝道MOS晶體管N11’維持?jǐn)嚅_(kāi)。
因此，高電平電位和電路塊BL1的輸出端子之間的路徑變?yōu)閷?dǎo)通狀態(tài)，同時(shí)，電路塊BL1的輸出端子和低電平電位之間的路徑變?yōu)榉菍?dǎo)通狀態(tài)，電路塊BL1的輸出信號(hào)OUTB1從低電平變化為高電平。
另一方面，在時(shí)刻T3，輸入其他電路塊BL2～BL4的非重疊脈沖S2～S4維持低電平，同時(shí)非重疊脈沖S2～S4的反轉(zhuǎn)信號(hào)S2B～S4B維持高電平。P溝道MOS晶體管P12’～P14’和N溝道MOS晶體管N12～N14斷開(kāi)。
因此，電路塊BL2～BL4的輸出端子都由于低電平電位和高電平電位而截?cái)?，電路塊BL2～BL4的輸出端子維持漂移狀態(tài)。
其結(jié)果是在時(shí)刻T3，全部電路塊BL1～BL4的輸出信號(hào)OUTB1～OUTB4的電平用電路塊BL1的輸出信號(hào)OUTB1的電平規(guī)定，電路塊BL1的輸出信號(hào)OUTB1從低電平變?yōu)楦唠娖綍r(shí)，其他電路塊BL2～BL4的輸出信號(hào)OUTB2～OUTB4的電平也從低電平變?yōu)楦唠娖健?br> 這里，電路塊BL1的輸出信號(hào)OUTB1在輸出節(jié)點(diǎn)a3上分給通過(guò)反相器IV51的路徑和通過(guò)反相器IV52的路徑，通過(guò)反相器IV51的信號(hào)和通過(guò)反相器IV52的信號(hào)在公共節(jié)點(diǎn)e3合成，作為輸出信號(hào)OUT輸出。
并且，從電路塊BL1輸出的輸出信號(hào)OUTB1由反相器IV51、IV52反轉(zhuǎn)，輸出信號(hào)OUT從高電平變化為低電平。
接著，在時(shí)刻T4，從時(shí)刻T3經(jīng)過(guò)延遲時(shí)間t后，非重疊脈沖S1的電平變化傳遞到P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極，P溝道MOS晶體管P11’和N溝道MOS晶體管N11’的柵極從低電平變化為高電平。
其結(jié)果是P溝道MOS晶體管P11’斷開(kāi)，同時(shí)N溝道MOS晶體管N11’接通，電路塊BL1的輸出端子和低電平電位之間的路徑保持非導(dǎo)通狀態(tài)，電路塊BL1的輸出端子和高電平電位之間的路徑也變?yōu)榉菍?dǎo)通狀態(tài)。
因此，電路塊BL1的輸出端子為漂移狀態(tài)，由于電路塊BL1的輸出端子上存在的寄生電容的電荷保持作用，電路塊BL1的輸出信號(hào)OUTB1維持高電平，輸出信號(hào)OUT維持低電平。
其他的非重疊脈沖S2～S4，也和電路塊BL1的動(dòng)作同樣，由電路塊BL2～BL4處理(時(shí)刻T5～T16)。
因此，圖9的脈沖處理電路中，非重疊脈沖S1～S4之一的電平變?yōu)楦唠娖綍r(shí)，電路塊BL1～BL4之一使對(duì)應(yīng)的輸出節(jié)點(diǎn)a3～d3變?yōu)榈碗娖?，非重疊脈沖S1～S4之一的電平變?yōu)榈碗娖綍r(shí)，電路塊BL1～BL4之一可使對(duì)應(yīng)的輸出節(jié)點(diǎn)a3～d3變?yōu)楦唠娖健?br> 并且，輸出到該輸出節(jié)點(diǎn)a3～d3的信號(hào)分給通過(guò)反相器IV51的路徑和通過(guò)反相器IV52的路徑，通過(guò)反相器IV51的信號(hào)和通過(guò)反相器IV52的信號(hào)在公共節(jié)點(diǎn)e3合成，作為輸出信號(hào)OUT輸出。
因此，即便是距各電路塊BL1～BL4的輸出端子的布線長(zhǎng)度不同的情況下，也可抑制抖動(dòng)，取非重疊脈沖S1～S4的邏輯和。
圖9的脈沖處理電路在增加非重疊脈沖數(shù)的情況下，也可不增加高電平電位和低電平電位之間串聯(lián)的晶體管數(shù)，取非重疊脈沖的邏輯和，容易使用低電壓IC處理。
通過(guò)串聯(lián)連接4個(gè)晶體管，在非重疊脈沖S1～S4的電平變化時(shí)，可防止高電平電位和低電平電位之間流過(guò)貫通電流，可實(shí)現(xiàn)低功耗。
另外，僅并聯(lián)連接4個(gè)與各非重疊脈沖S1～S4對(duì)應(yīng)的塊，所述電路就可用作4輸入脈沖處理電路，可維持輸入非重疊脈沖S1～S4時(shí)的對(duì)稱結(jié)構(gòu)。
因此，在將圖9的脈沖處理電路用于時(shí)鐘倍增電路的情況下，在電路配置中不用特別考慮，就可抑制抖動(dòng)的增加，同時(shí)可不增大電源電壓，使非重疊脈沖的輸入端子數(shù)增加，能夠容易地得到N倍頻率的時(shí)鐘。
圖11是表示根據(jù)本發(fā)明的第八實(shí)施例的時(shí)鐘倍增電路的構(gòu)成的框圖。
圖11中，時(shí)鐘倍增電路中，設(shè)置多相時(shí)鐘發(fā)生電路CG、RS觸發(fā)器FF1～FF4和圖9的脈沖處理電路PS。
這里，在多項(xiàng)時(shí)鐘發(fā)生電路CG中，如圖12所示，輸入基準(zhǔn)信號(hào)Sref，可輸出每一個(gè)的相位都偏離1/8周期的8個(gè)相的多相時(shí)鐘Ck1～Ck8。
并且，多相時(shí)鐘Ck1、Ck2輸入RS觸發(fā)器FF1，多相時(shí)鐘Ck3、Ck4輸入RS觸發(fā)器FF2，多相時(shí)鐘Ck5、Ck6輸入RS觸發(fā)器FF3，多相時(shí)鐘Ck7、Ck8輸入RS觸發(fā)器FF4。
然后，在各RS觸發(fā)器FF1～FF4中，檢測(cè)出各多相時(shí)鐘Ck1～Ck8的上升沿，輸出與各多相時(shí)鐘Ck1～Ck8的相位偏離對(duì)應(yīng)的非重疊脈沖S1～S4。
該非重疊脈沖S1～S4分別輸出到脈沖處理電路PS，在該脈沖處理電路PS中，取這些非重疊脈沖S1～S4的邏輯和。
其結(jié)果如圖10所示，作為輸出信號(hào)OUT輸出基準(zhǔn)信號(hào)Sref的4倍的頻率的時(shí)鐘信號(hào)。
此外，對(duì)于多相時(shí)鐘發(fā)生電路CG，可使用DLL電路或PLL電路。
這里，通過(guò)使用DLL電路，可不使用振蕩器就生成4倍頻率的倍增時(shí)鐘，可防止振蕩器固有的低頻噪聲的產(chǎn)生。
圖13是表示圖11的時(shí)鐘倍增電路中使用的多相時(shí)鐘發(fā)生電路的構(gòu)成的框圖。
圖13中，在圖11的多相時(shí)鐘發(fā)生電路CG上設(shè)置相位比較器PD、充電泵(charge pump)電路CP、電容C和延遲電路H1～H8，構(gòu)成DLL電路。
這里，串聯(lián)連接延遲電路H1～H8，從各延遲電路H1～H8輸出多相時(shí)鐘Ck1 ～Ck8，同時(shí)在延遲電路H1～H8的初級(jí)上輸入基準(zhǔn)信號(hào)Sref，延遲電路H1～H8的最終級(jí)的信號(hào)Ck8反饋回相位比較器PD。
然后，反饋回到相位比較器PD的信號(hào)Ck8在相位比較器PD中與基準(zhǔn)信號(hào)Sref進(jìn)行比較，對(duì)應(yīng)信號(hào)Ck8與基準(zhǔn)信號(hào)Sref的相位偏離，將Up信號(hào)或Down信號(hào)輸出到充電泵電路CP。
在充電泵電路CP中，接收到Up信號(hào)輸出時(shí)，向電容C充電，接收到Down信號(hào)輸出時(shí)釋放電容C上儲(chǔ)存的電荷。并且，把電容C上儲(chǔ)存的電荷規(guī)定的電壓作為控制電壓Vc輸出到各延遲電路H1～H8。
各延遲電路H1～H8根據(jù)控制電壓Vc變化延遲量，從各延遲電路H1～H8輸出的多相時(shí)鐘Ck1～Ck8控制延遲量，使得信號(hào)Ck8與基準(zhǔn)信號(hào)Sref的相位一致。
其結(jié)果如圖12所示，可生成每一個(gè)的相位都偏離1/8周期的8個(gè)相的多相時(shí)鐘Ck1～Ck8。
圖14是表示根據(jù)本發(fā)明的第九實(shí)施例的多相時(shí)鐘處理電路的構(gòu)成的電路圖。
圖14中，該多相時(shí)鐘處理電路對(duì)應(yīng)2N＝2×4＝8個(gè)多相時(shí)鐘信號(hào)Ck1～Ck8，由N＝4個(gè)電路塊BL11～BL14構(gòu)成，同時(shí)這些電路塊BL11～BL14等間隔配置，各電路塊BL11～BL14上設(shè)置彼此串聯(lián)連接的2個(gè)P溝道MOS晶體管，同時(shí)，設(shè)置彼此串聯(lián)連接的2個(gè)N溝道MOS晶體管。
即，在各電路塊BL11～BL14中，在高電平電位和各輸出端子之間分別串聯(lián)連接P溝道MOS晶體管P21～P24和P溝道MOS晶體管P21’～P24’，在各輸出端子和低電平電位之間分別串聯(lián)連接N溝道MOS晶體管N21～N24和N溝道MOS晶體管N21’～N24’。
這里，P溝道MOS晶體管P21的柵極上輸入時(shí)鐘信號(hào)Ck1的反轉(zhuǎn)信號(hào)Ck1B，同時(shí)P溝道MOS晶體管P21’的柵極上經(jīng)反相器IV61輸入時(shí)鐘信號(hào)Ck1的反轉(zhuǎn)信號(hào)Ck1B，N溝道MOS晶體管N21的柵極上輸入時(shí)鐘信號(hào)Ck2，同時(shí)N溝道MOS晶體管N21’的柵極上經(jīng)反相器IV62輸入時(shí)鐘信號(hào)Ck2。
P溝道MOS晶體管P22的柵極上輸入時(shí)鐘信號(hào)Ck3的反轉(zhuǎn)信號(hào)Ck3B，同時(shí)P溝道MOS晶體管P22’的柵極上經(jīng)反相器IV63輸入時(shí)鐘信號(hào)Ck3的反轉(zhuǎn)信號(hào)Ck3B，N溝道MOS晶體管N22的柵極上輸入時(shí)鐘信號(hào)Ck4，同時(shí)N溝道MOS晶體管N22’的柵極上經(jīng)反相器IV64輸入時(shí)鐘信號(hào)Ck4。
P溝道MOS晶體管P23的柵極上輸入時(shí)鐘信號(hào)Ck5的反轉(zhuǎn)信號(hào)Ck5B，同時(shí)P溝道MOS晶體管P23’的柵極上經(jīng)反相器IV65輸入時(shí)鐘信號(hào)Ck5的反轉(zhuǎn)信號(hào)Ck5B，
N溝道MOS晶體管N23的柵極上輸入時(shí)鐘信號(hào)Ck6，同時(shí)N溝道MOS晶體管N23’的柵極上經(jīng)反相器IV66輸入時(shí)鐘信號(hào)Ck6。
P溝道MOS晶體管P24的柵極上輸入時(shí)鐘信號(hào)Ck7的反轉(zhuǎn)信號(hào)Ck7B，同時(shí)P溝道MOS晶體管P24’的柵極上經(jīng)反相器IV67輸入時(shí)鐘信號(hào)Ck7的反轉(zhuǎn)信號(hào)Ck7B，N溝道MOS晶體管N24的柵極上輸入時(shí)鐘信號(hào)Ck8，同時(shí)N溝道MOS晶體管N24’的柵極上經(jīng)反相器IV68輸入時(shí)鐘信號(hào)Ck8。
這里，反相器IV61～I(xiàn)V68使時(shí)鐘信號(hào)Ck2、Ck4、Ck6、Ck8和反轉(zhuǎn)信號(hào)Ck1B、Ck3B、Ck5B、Ck7B反轉(zhuǎn)，同時(shí)確保最低限度需要的輸入信號(hào)的延遲時(shí)間，為確保必要的延遲時(shí)間，反相器IV61～I(xiàn)V68可故意降低驅(qū)動(dòng)能力來(lái)設(shè)計(jì)。
圖14的例子中，說(shuō)明了分別經(jīng)一級(jí)的反相器IV61～I(xiàn)V68把輸入信號(hào)輸入P溝道MOS晶體管P21’～P24’和N溝道MOS晶體管N21’～N24’的各柵極的方法，但為調(diào)整這些輸入信號(hào)的延遲量，可分別經(jīng)奇數(shù)個(gè)反相器把輸入信號(hào)輸入P溝道MOS晶體管P21’～P24’和N溝道MOS晶體管N21’～N24’的各柵極。
圖14的例子中，說(shuō)明了在P溝道MOS晶體管P21’～P24’和N溝道MOS晶體管N21’～N24’的各柵極上分別設(shè)置反相器IV61～I(xiàn)V68的方法，但可在P溝道MOS晶體管P21～P24和N溝道MOS晶體管N21～N24的各柵極上分別設(shè)置反相器IV61～I(xiàn)V68。
此外，距各電路塊BL11～BL14的輸出端子等距離的位置上分別設(shè)置輸出節(jié)點(diǎn)a4～d4，這些輸出節(jié)點(diǎn)a4～d4按相鄰節(jié)點(diǎn)間的布線長(zhǎng)度相等來(lái)設(shè)置。
兩端的輸出節(jié)點(diǎn)a4、d4上分別設(shè)置反相器IV71、IV72，IV71、IV72的各輸出連接公共節(jié)點(diǎn)e4，從公共節(jié)點(diǎn)e4輸出輸出信號(hào)OUT。
這里，公共節(jié)點(diǎn)e4設(shè)置在距各反相器IV71、IV72的布線長(zhǎng)度相等的位置上。
圖15是表示根據(jù)本發(fā)明的第九實(shí)施例的多相時(shí)鐘處理電路的動(dòng)作的定時(shí)圖。下面的說(shuō)明中，各反相器IV61～I(xiàn)V68的延遲時(shí)間設(shè)為t。
在圖15的時(shí)刻t1，時(shí)鐘信號(hào)Ck1上升時(shí)(即從低電平變化為高電平時(shí))，其反轉(zhuǎn)信號(hào)Ck1B下降(即從高電平變化為低電平)。
并且由于該反轉(zhuǎn)信號(hào)Ck1B輸入P溝道MOS晶體管P21的柵極，P溝道MOS晶體管P21接通。
另一方面，P溝道MOS晶體管P21’的柵極上連接反相器IV61，反轉(zhuǎn)信號(hào)Ck1B經(jīng)反相器IV61輸入P溝道MOS晶體管P21’的柵極。
因此輸入P溝道MOS晶體管P21’的柵極的時(shí)鐘信號(hào)Ck1’從反轉(zhuǎn)信號(hào)Ck1B的下降時(shí)刻t1延遲過(guò)延遲時(shí)間t1后上升(即從低電平變化為高電平)，在時(shí)刻t1，P溝道MOS晶體管P21’的柵極仍維持低電平。
其結(jié)果是在時(shí)刻t1，P溝道MOS晶體管P21接通，同時(shí)P溝道MOS晶體管P21’的接通狀態(tài)原樣維持，電路塊BL11的輸出端子導(dǎo)通到高電平電位。
另一方面，在時(shí)刻t1，時(shí)鐘信號(hào)Ck2的電平處于恒定狀態(tài)，N溝道MOS晶體管N21、N21’至少之一斷開(kāi)，因此電路塊BL11的輸出端子因低電平電位而截?cái)唷?br> 在時(shí)刻t1，其他電路塊BL12～BL14的時(shí)鐘信號(hào)Ck3～Ck8除時(shí)鐘信號(hào)Ck5外處于恒定狀態(tài)，在時(shí)刻t1，輸入P溝道MOS晶體管P23’的柵極的時(shí)鐘信號(hào)Ck5’為高電平，因此P溝道MOS晶體管P23’斷開(kāi)。
因此，在時(shí)刻t1，其他電路塊BL12～BL14的各輸出端子都由于低電平電位和高電平電位的電位而截?cái)?，成為漂移狀態(tài)。
其結(jié)果是電路塊BL11～BL14的輸出端子連接一起的情況下，在時(shí)刻t1，可防止電路塊BL11的輸出端子的輸出與其他電路塊BL12～BL14的輸出干涉，根據(jù)來(lái)自電路塊BL11的輸出端子的輸出信號(hào)，可規(guī)定全部電路塊BL11～BL14的輸出OUTB。
這里，電路塊BL11的輸出信號(hào)在輸出節(jié)點(diǎn)a4上分給通過(guò)反相器IV71的路徑和通過(guò)反相器IV72的路徑，通過(guò)反相器IV71的信號(hào)和通過(guò)反相器IV72的信號(hào)在公共節(jié)點(diǎn)e4合成，作為輸出信號(hào)OUT輸出。
并且，從電路塊BL11輸出的輸出信號(hào)OUTB由反相器IV71、IV72反轉(zhuǎn)，輸出信號(hào)OUT從高電平變化為低電平。
接著，到達(dá)從時(shí)刻t1開(kāi)始經(jīng)過(guò)延遲時(shí)間t的時(shí)刻t2時(shí)，經(jīng)過(guò)反相器IV61延遲的時(shí)鐘信號(hào)Ck1’上升，P溝道MOS晶體管P21’變化為高電平，因此P溝道MOS晶體管P21’斷開(kāi)。
其結(jié)果是，電路塊BL11的輸出端子由于高電平電位而截?cái)啵娐穳KBL11的輸出端子為漂移狀態(tài)。
這里，電路塊BL11的輸出端子上存在寄生電容，電路塊BL11的輸出端子為漂移狀態(tài)的情況下，由于該寄生電容的電荷保持作用，整體電路塊BL11～BL14的輸出OUTB維持高電平，倍增時(shí)鐘OUT維持低電平。
接著，到達(dá)時(shí)刻T3，時(shí)鐘信號(hào)Ck2上升(即從低電平變化為高電平)，其時(shí)鐘信號(hào)Ck2輸入到N溝道MOS晶體管N21的柵極，因此N溝道MOS晶體管N21接通。
另一方面，N溝道MOS晶體管N21’的柵極上連接反相器IV62，該時(shí)鐘信號(hào)Ck2經(jīng)反相器IV62輸入N溝道MOS晶體管N21’的柵極。
因此輸入N溝道MOS晶體管N21’的柵極的時(shí)鐘信號(hào)Ck2B’從時(shí)鐘信號(hào)Ck2上升的時(shí)刻t3延遲過(guò)延遲時(shí)間t后下降(即從高電平變化為低電平)，在時(shí)刻t3，N溝道MOS晶體管N21’的柵極仍維持高電平。
其結(jié)果是在時(shí)刻t3，N溝道MOS晶體管N21接通，同時(shí)N溝道MOS晶體管N21’的接通狀態(tài)原樣維持，電路塊BL11的輸出端子導(dǎo)通到低電平電位。
另一方面，在時(shí)刻t3，時(shí)鐘信號(hào)Ck1的電平處于恒定狀態(tài)，P溝道MOS晶體管P21、P21’至少之一斷開(kāi)，因此電路塊BL11的輸出端子因高電平電位而截?cái)唷?br> 在時(shí)刻t3，其他電路塊BL12～BL14的時(shí)鐘信號(hào)Ck3～Ck8除時(shí)鐘信號(hào)Ck6外處于恒定狀態(tài)，在時(shí)刻t3，輸入N溝道MOS晶體管P23’的柵極的反轉(zhuǎn)信號(hào)Ck6B’的電平為低電平，因此N溝道MOS晶體管P23’斷開(kāi)。
因此，在時(shí)刻t3，其他電路塊BL12～BL14的各輸出端子都由于低電平電位和高電平電位的電位而截?cái)?，成為漂移狀態(tài)。
其結(jié)果是電路塊BL12～BL14的輸出端子連接一起的情況下，在時(shí)刻t3，可防止電路塊BL11的輸出端子的輸出與其他電路塊BL12～BL14的輸出干涉，在時(shí)刻t3根據(jù)來(lái)自電路塊BL11的輸出端子的輸出信號(hào)，可規(guī)定全部電路塊BL12～BL14的輸出OUTB。
這里，電路塊BL11的輸出信號(hào)在輸出節(jié)點(diǎn)a4上分給通過(guò)反相器IV71的路徑和通過(guò)反相器IV72的路徑，通過(guò)反相器IV71的信號(hào)和通過(guò)反相器IV72的信號(hào)在公共節(jié)點(diǎn)e4合成，作為輸出信號(hào)OUT輸出。
并且，從電路塊BL11輸出的輸出信號(hào)由反相器IV71、IV72反轉(zhuǎn)，輸出信號(hào)OUT從低電平變化為高電平。
接著，到達(dá)從時(shí)刻t3開(kāi)始經(jīng)過(guò)延遲時(shí)間t的時(shí)刻t4時(shí)，經(jīng)過(guò)反相器IV62延遲的時(shí)鐘信號(hào)Ck2B’下降，N溝道MOS晶體管N21’的柵極變化為低電平，因此N溝道MOS晶體管N21’斷開(kāi)。
其結(jié)果是，電路塊BL11的輸出端子由于低電平電位而截?cái)?，電路塊BL11的輸出端子為漂移狀態(tài)。
這里，電路塊BL11的輸出端子上存在寄生電容，電路塊BL11的輸出端子為漂移狀態(tài)的情況下，由于該寄生電容的電荷保持作用，整體電路塊BL11～BL14的輸出OUTB維持低電平，倍增時(shí)鐘OUT維持高電平。
下面對(duì)于其他的時(shí)鐘信號(hào)Ck3～Ck8，由電路塊BL12～BL14反復(fù)同樣動(dòng)作。
因此，圖14的多相時(shí)鐘處理電路中，多相時(shí)鐘Ck1～Ck8順序上升時(shí)，順序?qū)⑿盘?hào)從電路塊BL11～BL14輸出到對(duì)應(yīng)的輸出節(jié)點(diǎn)a4～d4。
并且，輸出到該輸出節(jié)點(diǎn)a4～d4的信號(hào)分給通過(guò)反相器IV71的路徑和通過(guò)反相器IV72的路徑，通過(guò)反相器IV71的信號(hào)和通過(guò)反相器IV72的信號(hào)在公共節(jié)點(diǎn)e4合成，作為輸出信號(hào)OUT輸出。
因此，即便是距各電路塊BL11～BL14的輸出端子的布線長(zhǎng)度不同的情況下，也可抑制抖動(dòng)，生成多相時(shí)鐘Ck1～Ck8的4倍頻率的倍增時(shí)鐘。
這樣，各電路塊BL11～BL14的各輸出端子的電平變化后，將其輸出端子設(shè)在漂移狀態(tài)，同時(shí)實(shí)現(xiàn)傳播延遲的平均化，將布線長(zhǎng)度不同的電路塊BL11～BL14的輸出端子連接一起，在這種情況下，防止了各電路塊BL11～BL14的輸出干涉，還可將各電路塊BL11～BL14的輸出作為所有電路塊BL11～BL14的輸出，而且可抑制抖動(dòng)。
圖14的多相時(shí)鐘處理電路中，在增加多相時(shí)鐘的相數(shù)的情況下，也不需要增加串聯(lián)的晶體管數(shù)，容易使用低電壓IC處理。
增加多相時(shí)鐘的相數(shù)的情況下，可簡(jiǎn)單地并聯(lián)連接電路塊BL11～BL14，可維持各輸入端子的對(duì)稱結(jié)構(gòu)，因此可抑制抖動(dòng)增加，并實(shí)現(xiàn)更高的時(shí)鐘頻率。
僅使用多相時(shí)鐘Ck1～Ck8的上升沿就可直接生成倍增時(shí)鐘OUT，因此不需要從多相時(shí)鐘Ck1～Ck8生成非重疊脈沖的RS觸發(fā)器。
從而增加多相時(shí)鐘Ck1～Ck8的輸入端子數(shù)的情況下，可抑制電路規(guī)模增大，抑制芯片面積和功耗的增加，同時(shí)降低多相時(shí)鐘Ck1～Ck8的各相之間的各電路塊BL11～BL14的不匹配，抑制抖動(dòng)。
此外，僅使用多相時(shí)鐘Ck1～Ck8的上升沿就可生成倍增時(shí)鐘OUT，在多相時(shí)鐘Ck1～Ck8的占空比偏離50％時(shí)，可將倍增時(shí)鐘OUT的占空比維持50％，同時(shí)可以防止倍增時(shí)鐘OUT的占空比下降到0％或上升到100％時(shí)，以防止脈沖消失。
在把電路塊BL11～BL14的輸出端子連接一起時(shí)，為防止電路塊BL11～BL14之間的輸出干涉，需要將反相器IV61～I(xiàn)V68的各延遲量t設(shè)定得比多相時(shí)鐘的相位偏離量(π/N)小。
圖16是表示根據(jù)本發(fā)明的第十實(shí)施例的時(shí)鐘倍增電路的構(gòu)成的框圖。
圖16中，該時(shí)鐘倍增電路上設(shè)置多相時(shí)鐘發(fā)生電路CG、反相器IV81～I(xiàn)V84和圖14的多相時(shí)鐘處理電路CS。
這里，對(duì)于多相時(shí)鐘發(fā)生電路CG，可使用DLL電路或PLL電路，例如可使用圖13的構(gòu)成。
并且，多相時(shí)鐘發(fā)生電路CG中輸入基準(zhǔn)信號(hào)Sref，可輸出每一個(gè)的相位都偏開(kāi)1/8周期的8個(gè)相的多相時(shí)鐘Ck1～Ck8。
并且，多相時(shí)鐘發(fā)生電路CG輸出的多相時(shí)鐘Ck2、Ck4、Ck6、Ck8原樣輸入多相時(shí)鐘處理電路CS，多相時(shí)鐘發(fā)生電路CG輸出的多相時(shí)鐘Ck1、Ck3、Ck5、Ck7分別經(jīng)反相器IV81～I(xiàn)V84輸入多相時(shí)鐘處理電路CS。
其結(jié)果如圖15所示，作為輸出信號(hào)OUT輸出基準(zhǔn)信號(hào)Sref的4倍的頻率的時(shí)鐘信號(hào)。
發(fā)明效果如以上說(shuō)明，根據(jù)本發(fā)明，在包含柵極電路的各種電子電路中，可不變更電子電路的內(nèi)部設(shè)計(jì)，使各信號(hào)路徑的傳播延遲時(shí)間大致一致，對(duì)各種電子電路具有通用性，且使各信號(hào)路徑的傳播延遲時(shí)間大致一致，同時(shí)不需要使用低電阻處理，可降低制造成本。
權(quán)利要求
1.一種輸出電路，其特征在于包括將輸出信號(hào)分配給多個(gè)路徑的分配部件；和合成上述分配了的信號(hào)并向外部輸出的合成部件。
2.一種輸出電路，其特征在于包括按等間隔配置的信號(hào)輸出端子；把相鄰的信號(hào)輸出端子彼此連接起來(lái)的第一連接線；把兩端的信號(hào)輸出端子連接起來(lái)的第二連接線；和在上述第二連接線的中間點(diǎn)設(shè)置的公共輸出端子。
3.根據(jù)權(quán)利要求2所述的輸出電路，其特征在于，在從上述信號(hào)輸出端子到上述公共輸出端子的上述第二連接線上，在上述信號(hào)輸出端子附近設(shè)置緩沖電路。
4.一種輸入電路，其特征在于包括將輸入信號(hào)分配給多個(gè)路徑的分配部件；和合成上述分配了的信號(hào)并向內(nèi)部輸入的合成部件。
5.一種輸入電路，其特征在于包括按等間隔配置的信號(hào)輸入端子；把相鄰的信號(hào)輸入端子彼此連接起來(lái)的第一連接線；把兩端的信號(hào)輸入端子連接起來(lái)的第二連接線；和在上述第二連接線的中間點(diǎn)設(shè)置的公共輸入端子。
6.根據(jù)權(quán)利要求5所述的輸入電路，其特征在于，在從上述公共輸入端子到上述信號(hào)輸入端子的上述第二連接線上，在上述信號(hào)輸入端子附近設(shè)置緩沖電路。
7.一種電子電路，其特征在于包括輸出端子等間隔地配置的多個(gè)柵極電路；將來(lái)自上述柵極電路的各輸出信號(hào)分配給多個(gè)路徑的分配部件；和合成上述分配了的信號(hào)并向外部輸出的合成部件。
8.一種電子電路，其特征在于包括輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的信號(hào)輸出端子彼此連接起來(lái)的第一連接線；把上述柵極電路的兩端的輸出端子連接起來(lái)的第二連接線；和在上述第二連接線的中間點(diǎn)設(shè)置的公共輸出端子。
9.根據(jù)權(quán)利要求8所述的電子電路，其特征在于，在從上述信號(hào)輸出端子到上述公共輸出端子的上述第二連接線上，在上述信號(hào)輸出端子附近設(shè)置緩沖電路。
10.一種電子電路，其特征在于包括輸入端子等間隔地配置的多個(gè)柵極電路；將到上述柵極電路的輸入信號(hào)分配給多個(gè)路徑的分配部件；和合成上述分配了的信號(hào)并向上述柵極電路的輸入端子輸出的合成部件。
11.一種電子電路，其特征在于包括輸入端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的信號(hào)輸入端子彼此連接起來(lái)的第一連接線；把上述柵極電路的兩端的輸入端子連接起來(lái)的第二連接線；和在上述第二連接線的中間點(diǎn)設(shè)置的公共輸入端子。
12.根據(jù)權(quán)利要求11所述的電子電路，其特征在于，在從上述公共輸入端子到上述信號(hào)輸入端子的上述第二連接線上，在上述信號(hào)輸入端子附近設(shè)置緩沖電路。
13.一種多路復(fù)用器，其特征在于包括輸出端子等間隔地配置的多個(gè)發(fā)射柵極；把上述發(fā)射柵極的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述發(fā)射柵極的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述發(fā)射柵極的兩端的輸出端子連接起來(lái)的第二布線；和在上述第二布線的中間點(diǎn)設(shè)置的公共輸出端子。
14.一種去多路復(fù)用器，其特征在于包括輸入端子等間隔地配置的多個(gè)發(fā)射柵極；把上述發(fā)射柵極的相鄰的輸入端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述發(fā)射柵極的兩端的各輸入端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述發(fā)射柵極的兩端的輸入端子連接起來(lái)的第二布線；和在上述第二布線的中間點(diǎn)設(shè)置的公共輸入端子。
15.一種布線OR電路，其特征在于包括連接在高電平電位和低電平電位之間、輸出端子等間隔地配置的多個(gè)CMOS晶體管；把上述CMOS晶體管的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述CMOS晶體管的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述CMOS晶體管的兩端的輸出端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)設(shè)置的公共輸出端子；把構(gòu)成上述CMOS晶體管的P溝道MOS晶體管的各柵極連接于低電平電位的第三布線；和對(duì)應(yīng)構(gòu)成上述CMOS晶體管的N溝道MOS晶體管的各柵極來(lái)等間隔的配置的輸入端子。
16.一種布線AND電路，其特征在于包括連接在高電平電位和低電平電位之間、輸出端子等間隔地配置的多個(gè)CMOS晶體管；把上述CMOS晶體管的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述CMOS晶體管的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述CMOS晶體管的兩端的輸出端子連接起來(lái)的第二布線；在上述第二布線的中間點(diǎn)設(shè)置的公共輸出端子；把構(gòu)成上述CMOS晶體管的N溝道MOS晶體管的各柵極連接于高電平電位的第三布線；和對(duì)應(yīng)構(gòu)成上述CMOS晶體管的P溝道MOS晶體管的各柵極來(lái)等間隔地配置的輸入端子。
17.一種脈沖處理電路，其特征在于包括與輸入的上升沿或下降沿同步地將輸出變化為高電平或低電平后，把所述輸出保持在漂移狀態(tài)，所述脈沖處理電路包括輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子連接起來(lái)的第二布線；和在上述第二布線的中間點(diǎn)設(shè)置的公共輸出端子。
18.根據(jù)權(quán)利要求17所述的脈沖處理電路，其特征在于上述柵極電路包括在所述輸出端子上設(shè)置的電荷儲(chǔ)存部；與輸入的上升沿或下降沿同步地將電荷供給上述電荷儲(chǔ)存部的切換元件；和從上述輸入的上升沿或下降沿開(kāi)始經(jīng)過(guò)規(guī)定的延遲時(shí)間后，從上述電荷儲(chǔ)存部切斷上述切換元件的切斷部件。
19.根據(jù)權(quán)利要求17或18所述的脈沖處理電路，其特征在于上述柵極電路包括串聯(lián)連接在高電平電位和輸出端子之間的第一和第二P溝道型場(chǎng)效應(yīng)晶體管；以及串聯(lián)連接在上述輸出端子和低電平電位之間的第一和第二N溝道型場(chǎng)效應(yīng)晶體管，上述第一P溝道型場(chǎng)效應(yīng)晶體管和上述第一N溝道型場(chǎng)效應(yīng)晶體管的各自的柵極連接輸入端子，上述第二P溝道型場(chǎng)效應(yīng)晶體管和上述第二N溝道型場(chǎng)效應(yīng)晶體管的各自的柵極經(jīng)反相器連接上述輸入端子。
20.一種多相時(shí)鐘處理電路，其特征在于包括與多相時(shí)鐘的輸入上升沿或下降沿同步地切換輸出電平后，把所述輸出電平保持在漂移狀態(tài)，所述多相時(shí)鐘處理電路包括輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子連接起來(lái)的第二布線；和在上述第二布線的中間點(diǎn)設(shè)置的公共輸出端子。
21.根據(jù)權(quán)利要求20所述的多相時(shí)鐘處理電路，其特征在于上述柵極電路包括在所述輸出端子上設(shè)置的電荷儲(chǔ)存部；與多相時(shí)鐘的任何一個(gè)時(shí)鐘的輸入上升沿或下降沿同步地把上述輸出端子導(dǎo)通到高電平電位且僅導(dǎo)通規(guī)定時(shí)間的第一切換元件；和與多相時(shí)鐘的另外一個(gè)時(shí)鐘的輸入上升沿或下降沿同步地把上述輸出端子導(dǎo)通到低電平電位且僅導(dǎo)通規(guī)定時(shí)間的第二切換元件。
22.根據(jù)權(quán)利要求21所述的多相時(shí)鐘處理電路，其特征在于上述規(guī)定時(shí)間比多相時(shí)鐘的相位偏差量短。
23.根據(jù)權(quán)利要求20或21所述的多相時(shí)鐘處理電路，其特征在于并聯(lián)連接多個(gè)上述第一切換元件和上述第二切換元件，使它們分別等間隔地配置，與上述多相時(shí)鐘的各相的上升沿或下降沿同步地交互導(dǎo)通上述第一切換元件和上述第二切換元件。
24.根據(jù)權(quán)利要求22所述的多相時(shí)鐘處理電路，其特征在于并聯(lián)連接N個(gè)上述第一切換元件和N個(gè)上述第二切換元件，與多相時(shí)鐘的2N個(gè)相的第(2n-1)相的上升沿或下降沿同步地導(dǎo)通第n(n＝1～N)個(gè)第一切換元件，和與多相時(shí)鐘的2N個(gè)相的第(2n)相的上升沿或下降沿同步地導(dǎo)通第n(n＝1～N)個(gè)第二切換元件。
25.根據(jù)權(quán)利要求20～23之一所述的多相時(shí)鐘處理電路，其特征在于上述第一切換元件包括串聯(lián)連接在高電平電位和輸出端子之間的第一和第二P溝道型場(chǎng)效應(yīng)晶體管；以及把上述第一和第二P溝道型場(chǎng)效應(yīng)晶體管的任一方的柵極端子上輸入的任一多相時(shí)鐘的反轉(zhuǎn)信號(hào)延遲上述規(guī)定時(shí)間后輸出到另一方的柵極端子上的第一反相器，上述第二切換元件包括串聯(lián)連接在低電平電位和輸出端子之間的第一和第二N溝道型場(chǎng)效應(yīng)晶體管；以及把上述第一和第二N溝道型場(chǎng)效應(yīng)晶體管的任一方的柵極端子上輸入的任一多相時(shí)鐘的反轉(zhuǎn)信號(hào)延遲上述規(guī)定時(shí)間后輸出到另一方的柵極端子上的第二反相器。
26.一種時(shí)鐘倍增電路，其特征在于包括生成多相時(shí)鐘的多相時(shí)鐘生成電路；根據(jù)上述多相時(shí)鐘生成非重疊脈沖的脈沖生成電路；輸出上述非重疊脈沖的邏輯和的脈沖處理電路，上述脈沖處理電路包括與輸入的上升沿或下降沿同步地將輸出變化為高電平或低電平后，把所述輸出保持在漂移狀態(tài)，同時(shí)輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子連接起來(lái)的第二布線；和在上述第二布線的中間點(diǎn)設(shè)置的公共輸出端子。
27.一種時(shí)鐘倍增電路，其特征在于包括生成多相時(shí)鐘的多相時(shí)鐘生成電路；從上述多相時(shí)鐘直接生成倍增時(shí)鐘的多相時(shí)鐘處理電路；上述多相時(shí)鐘處理電路包括與上述多相時(shí)鐘的上升沿或下降沿同步地切換輸出電平后，把所述輸出電平保持在漂移狀態(tài)，同時(shí)輸出端子等間隔地配置的多個(gè)柵極電路；把上述柵極電路的相鄰的輸出端子用相等長(zhǎng)度的布線彼此連接起來(lái)的第一布線；在上述柵極電路的兩端的各輸出端子附近設(shè)置的緩沖電路；經(jīng)上述緩沖電路把上述柵極電路的兩端的輸出端子連接起來(lái)的第二布線；和在上述第二布線的中間點(diǎn)設(shè)置的公共輸出端子。
28.根據(jù)權(quán)利要求26或27所述的時(shí)鐘倍增電路，其特征在于上述多相時(shí)鐘生成電路是PLL電路或DLL電路。
全文摘要
在布線長(zhǎng)度不同的情況下，不使用低電阻處理(process)也可使得各信號(hào)路徑的傳播延遲時(shí)間大致一致。在發(fā)射柵極(transmission gate)TG2、TG4、TG6、TG8的輸出側(cè)上分別設(shè)置輸出節(jié)點(diǎn)a～d，把這些輸出節(jié)點(diǎn)a～d連接成布線長(zhǎng)度相等，同時(shí)，在兩端的輸出節(jié)點(diǎn)a、d上設(shè)置反相器IV11、IV12，在距各反相器IV11、IV12的布線長(zhǎng)度相等的位置上設(shè)置公共柵極e。
文檔編號(hào)H03K5/00GK1474507SQ03121779
公開(kāi)日2004年2月11日 申請(qǐng)日期2003年2月6日 優(yōu)先權(quán)日2002年2月6日
發(fā)明者神崎實(shí) 申請(qǐng)人:精工愛(ài)普生株式會(huì)社