專利名稱：可再程序化邏輯陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電路，尤其是一種能夠彈性地程序化及再程序化的可再程序化邏輯陣列(Programmable Loglc Array；PLA)。
背景技術(shù)：
在某些控制單元中，常需隨機地邏輯組合電路來產(chǎn)生控制信號，為實現(xiàn)此種功能，PLA成為一個常用的解決方法。傳統(tǒng)的PLA，例如圖1所示的PLA 10，被定義為一矩陣，其包含反相器(INV)陣列12、與(AND)門陣列14、或(OR)門陣列16及類似矩陣。在此類范例中，其邏輯門被電連接到其他的邏輯門。
程序化規(guī)則是通過斷開(例如，燒斷)實體連線的熔絲18，可程序化邏輯陣列的概念與實現(xiàn)因此是十分直接的。然而，一旦執(zhí)行程序化，PLA無法再修改，換言之，其缺乏再程序化的能力。此缺點因而帶來終端使用者與系統(tǒng)設(shè)計者的高成本與不便，設(shè)計者將因此被迫購買新的硬件以完成一新的設(shè)計改變或配合使用者的某些預(yù)定用途。

發(fā)明內(nèi)容
為克服前述技術(shù)的缺陷，特提出本發(fā)明的一種邏輯陣列電路，可輕易地被再程序化以因應(yīng)設(shè)計上的改變或終端使用者的目的。
因此，本發(fā)明的目的是提供可輕易地被再程序化的邏輯陣列電路，此邏輯陣列電路的可再程序化能力提供更彈性的設(shè)計選擇，并降低硬件及重復(fù)工程的成本。
為達成上述目的，本發(fā)明首先提出一種邏輯陣列，包括至少一輸入；至少一輸出；一輸入電容元件，被耦接到該至少一輸入；內(nèi)部邏輯門控元件，被耦接到該輸入電容元件；一輸出電容元件，被耦接到該內(nèi)部邏輯門控元件及該至少一輸出；以及控制該內(nèi)部邏輯門控元件的信號產(chǎn)生電路，該內(nèi)部邏輯門控元件受控以建立一連接在該至少一輸入其中之一與該至少一輸出其中之一之間。
本發(fā)明還有另一種技術(shù)方案一種可再程序化邏輯陣列，包括至少一輸入；復(fù)數(shù)個輸出；一輸入電容元件，被耦接到該至少一輸入；內(nèi)部邏輯門控元件，被耦接到該輸入電容元件；復(fù)數(shù)個輸出電容元件，每一該輸出電容元件被耦接到該內(nèi)部邏輯門控元件其中之一及該復(fù)數(shù)個輸出其中之一；以及控制該內(nèi)部邏輯門控元件的信號產(chǎn)生電路，該內(nèi)部邏輯門控元件受控以建立一連接在該至少一輸入其中之一與該復(fù)數(shù)個輸出其中之一之間。
本發(fā)明的又一技術(shù)方案為一種可再程序化邏輯陣列，包括一輸入；一輸出；一輸入電容元件，被耦接到該輸入；復(fù)數(shù)個可選擇的邏輯方塊，每一該可選擇的邏輯方塊被耦接到該輸入電容元件；復(fù)數(shù)個內(nèi)部邏輯門控元件，每一該內(nèi)部邏輯門控元件被耦接到該復(fù)數(shù)個可選擇的邏輯方塊的個別的邏輯方塊；一輸出電容元件，被耦接到每一該內(nèi)部邏輯門控元件及該輸出；以及控制該內(nèi)部邏輯門控元件的信號產(chǎn)生電路，該內(nèi)部邏輯門控元件受控以建立一連接在該輸入、該可選擇的邏輯方塊其中之一與該輸出之間。
本發(fā)明有很多優(yōu)點，最突出的是本發(fā)明的RPLA比必須燒斷溶絲以完成程序化設(shè)計的現(xiàn)有技術(shù)的PLA更具有彈性。通過本發(fā)明的取樣及保持(S/H)電路，所產(chǎn)生的控制信號能使RPLA快速且有效地程序化，此S/H電路能夠與系統(tǒng)時脈(CK)同步及應(yīng)用于管線式(pipeline)系統(tǒng)中。還有，該RPLA可再利用，這就使得硬件電路也可再利用，并有助于使系統(tǒng)成本降低。


圖1為一傳統(tǒng)的PLA，其為實體連線且不可再程序化；圖2為一高階的圖解一范例互連在一起存儲元件與多個處理器之間；圖3為更詳細(xì)的解說該可再程序化邏輯陣列的示范電路；圖4為根據(jù)本發(fā)明的一實施例的信號發(fā)生器的電路圖；圖5顯示該RPLA的另一實現(xiàn)方式以互連一可選擇的邏輯方塊在一輸入與一輸出之間；圖6顯示該RPLA的又一實現(xiàn)方式以互連多輸入其中之一到多輸出其中之一。
具體實施例方式
本發(fā)明描述可程序化邏輯陣列電路，其可輕易被再程序化。本發(fā)明的數(shù)個實施例的特定細(xì)節(jié)將描述如下，然而，對于熟習(xí)此項技藝的人士則可顯然易知地，沒有這些細(xì)節(jié)的部份或全部，本發(fā)明也可被實施。在其他情況下，已知的程序操作沒有被詳細(xì)地描述，以避免非必要地模糊本發(fā)明。
圖2說明一快閃(flash)存儲器22被耦接到可再程序化邏輯陣列(RPLA)24，此RPLA 24被配置為接收一時脈CK、信號A、B及C，RPLA 24更被耦接至數(shù)個中央處理單元(CPU)，例如，CPU1、CPU2及CPU3，RPLA 24被顯示提供一個以上的CPU存取單一存儲器(例如快閃存儲器22)。因此，RPLA 24被要求控制那一個CPU執(zhí)行存取操作該存儲器，此控制根據(jù)時間產(chǎn)生不同的結(jié)果。在一實施例中，RPLA 24能夠因應(yīng)不同的程序化控制信號被再程序化，這是在適當(dāng)?shù)臅r間實施的。相反的，圖1的習(xí)知技術(shù)PLA 10不能被再程序化，而且因此不能提供RPLA 24所提供的功能。
根據(jù)本發(fā)明的一特點，RPLA 24被設(shè)計成具有特別的取樣與保持(S/H)電路，此S/H電路被配置為一特殊設(shè)計的系統(tǒng)時脈(CK)同步，此電路也極適合應(yīng)用于管線式系統(tǒng)。
圖3解說根據(jù)本發(fā)明的一實施例的可再程序化邏輯陣列(RPLA)的電路圖。該RPLA 24被經(jīng)由一匯流排(bus)31耦接到該快閃存儲器22，匯流排31被耦接到與門32，與門32連接到晶體管34的一端，晶體管34作為致能晶體管，晶體管34的柵極連接到Φ1，晶體管34的另一端連接到節(jié)點36，節(jié)點36連接到電容C1，電容C1被接地，電容C1將因此作為暫時存儲器。節(jié)點36也耦接到晶體管38、39、及40的每一個的一端，晶體管38的柵極耦接到Φ2，晶體管40的柵極耦接到Φ3，晶體管39的柵極耦接到Φ4。
Φ1、Φ2、Φ3及Φ4的每一個被定義為控制信號，而且是由信號產(chǎn)生器52提供，如圖所示，信號產(chǎn)生器52被配置為接收信號Φ1、A、B、及C，晶體管38、晶體管39及晶體管40的另一端被分別耦接至節(jié)點42、44及46，節(jié)點42耦接至電容Ca，節(jié)點44耦接至電容Cb，節(jié)點46耦接至電容Ca，電容Ca、Cb、Cc每一個因此成為暫時存儲用的電容器，節(jié)點42、節(jié)點44及節(jié)點46因此而提供分別作為或(OR)門48、49及50的輸入，或門48、49及50的輸出將因此耦接至某些其他元件，或在此實施例中，耦接至中央處理單元(CPU)1、2及3。
繼續(xù)參照圖3，RPLA 24的架構(gòu)圖被提供具有前述的S/H電路。在操作中，當(dāng)資料要被快閃存儲器22傳送到一目的CPU(例如，CPU1、CPU、2及CPU3)時，Φ1是邏輯1。如同在此處所定義的，Φ1因此是一致能信號。在此狀態(tài)中，當(dāng)Φ2、Φ3及Φ4是邏輯0時，資料將被儲存在C1。另一方面，當(dāng)Φ1是邏輯0時，資料被傳送至該等CPU其中之一，取決于Φ2、Φ3及Φ4哪一個為邏輯1。如此，資料的目的地址可以被彈性地決定。同樣的，當(dāng)資料要被該等CPU其中之一傳送至快閃存儲器22時，被允許傳送此資料到快閃存儲器的CPU是基于Φ2、Φ3及Φ4哪一個為邏輯1而決定的。
圖4為解說圖3的信號發(fā)生器52在本發(fā)明的一實施例中的較詳細(xì)圖示；如圖所示，Φ1、A、B、及C被輸入到信號產(chǎn)生器信號產(chǎn)生器52，信號輸入A、B、及C分別通過反相器54、56及58，被反相的信號接著被輸入到反或(NOR)門60、62及64，控制信號Φ1作為第二個輸入被分別送至反或門60、62、及64；以此方式，反或門60將產(chǎn)生一輸出Φ2，反或門62將產(chǎn)生一輸出Φ3，反或門64將產(chǎn)生一輸出Φ4。因此，該輸出Φ2、Φ3及Φ4被提供至個別的晶體管，如同參照圖3的說明及討論。
仍然參照圖4，信號產(chǎn)生器52能夠有效的產(chǎn)生控制信號Φ2、Φ3及Φ4，結(jié)果，輸入信號Φ1、A、B及C將決定控制信號Φ2、Φ3及Φ4中的哪一個被致動。如前所述，Φ2、Φ3及Φ4將輪流轉(zhuǎn)移適當(dāng)?shù)某绦蚧竭壿嬯嚵?。此彈性的程序化能力將因此免去必須更換硬件邏輯陣列以達成新的操作架構(gòu)或單純地容許多輸入、多輸出或多輸入及多輸出的組合更彈性的介面，如同將參照圖5及圖6所討論的。
圖5說明另一實施例，其中邏輯方塊(LB)1、2、或3其中的一個被連接在一輸入(IN)與一輸出(OUT)之間，如圖所示，該輸入被提供至與門66，與門66輸出至晶體管68的一端，晶體管68的柵極被耦接至Φ1，晶體管68的另一端被耦接到節(jié)點70，一電容C1被耦接到節(jié)點70，節(jié)點70同樣地被連接到邏輯方塊LB1 72、LB2 74及LB3 76的每一個。
LB1 72輸出到晶體管78的一端， 晶體管78的柵極被連接到Φ2，晶體管78的另一端連接到節(jié)點84。LB2 74的輸出到晶體管80的一端，晶體管80的柵極連接到Φ3，晶體管80的另一端被連接到節(jié)點84。LB3 76輸出到晶體管82的一端，晶體管82的柵極被連接到Φ4，晶體管8 2的另一端被連接到節(jié)點84。因此，晶體管78、晶體管80、及晶體管82每一個的一端均被連接到節(jié)點84，節(jié)點84也耦接至一電容C2，節(jié)點84更被定義為或門86的輸入，然后或門86提供該輸出(OUT)。因此，在此范例中，當(dāng)程序化地連接多重邏輯方塊(LB)中想要的一個時，連接一輸入到一輸出是可能的4。
圖6說明根據(jù)本發(fā)明的又一實施例，在此實施例中，連接是被選擇從該等輸入(例如，IN1、IN2或IN3)其中之一到該等輸出(例如，OUT1、OUT2或OUT3)其中之一，如圖所示，輸入IN1被連接到與門92，與門92的輸出被耦接到晶體管晶體管98的一端，晶體管98的柵極被耦接到Φ1。輸入IN2被連接到與門94，與門94的輸出被耦接到晶體管100的一端，晶體管100的柵極被耦接到Φ2。輸入IN3被連接到與門96，與門96的輸出被耦接到晶體管102的一端，晶體管102的柵極被耦接到Φ3。一節(jié)點104因此被連接到晶體管98、100、102的另一端，節(jié)點104還被連接到邏輯方塊108的輸入端，而一電容C1亦被耦接至節(jié)點104。
一節(jié)點110被耦接到邏輯方塊108的輸出端，節(jié)點110因此被連接到晶體管112、114及116每一個的一端。晶體管112、114及116的柵極分別被耦接到Φ4、Φ5及Φ6，晶體管112、114及116的另一端分別被耦接至節(jié)點113、115及117。節(jié)點113被耦接到一電容Ca，節(jié)點113還被定義到或門118的輸入，其輸出(OUT1)。節(jié)點115被耦接到一電容Cb，節(jié)點115定義到或門120的輸入，其輸出(OUT2)。最后，節(jié)點117被耦接到一電容Cc，節(jié)點117更定義到或門122的輸入，其輸出(OUT3)。如此一來，通過控制提供給Φ1到Φ6的信號，可以定義一可程序化連接在輸入IN1-IN3其中之一到輸出OUT1-OUT3其中之一。
從以上敘述的實施例，證明本發(fā)明的RPLA在建立受控的再程序化狀態(tài)上非常彈性。當(dāng)S/H電路能夠與系統(tǒng)時脈(CK)同步時，這些再程序化狀態(tài)因此能夠精確地互連選擇的輸入與選擇的輸出，而且可應(yīng)用于管線系統(tǒng)。RPLA電路在不同用途的可再利用性因此有助于使系統(tǒng)硬件成本降低。
本發(fā)明可能使用各種電腦實現(xiàn)操作，涉及儲存在電腦中資料，這些操作要求實體處置物理量的操作，盡管是不必要的，這些量以電或磁信號的形式通常能夠被使用此處定義的RPLA電路儲存、轉(zhuǎn)移、結(jié)合、比較及其他在連接或介面中的處置。再者，該被執(zhí)行的處置通常被以下術(shù)語指稱例如產(chǎn)生、辨識、決定或比較。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉此項技藝者，在不脫離本發(fā)明之精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明之保護范圍當(dāng)視權(quán)利要求書范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種邏輯陣列，其特征是包括至少一輸入；至少一輸出；一輸入電容元件，被耦接到該至少一輸入；內(nèi)部邏輯門控元件，被耦接到該輸入電容元件；一輸出電容元件，被耦接到該內(nèi)部邏輯門控元件及該至少一輸出；以及控制該內(nèi)部邏輯門控元件的信號產(chǎn)生電路，該內(nèi)部邏輯門控元件受控以建立一連接在該至少一輸入其中之一與該至少一輸出其中之一之間。
2.如權(quán)利要求1所述的邏輯陣列，其特征是該邏輯門控元件為晶體管，該晶體管柵極被耦接至該信號產(chǎn)生電路。
3.如權(quán)利要求1所述的邏輯陣列，其特征是該至少一輸入被耦接至一與門，該與門輸出到一致能晶體管，該致能晶體管被耦接至該信號產(chǎn)生電路。
4.如權(quán)利要求1所述的邏輯陣列，其特征是該信號產(chǎn)生電路接收一致能信號以及復(fù)數(shù)個信號輸入，該復(fù)數(shù)個信號輸入被耦接至復(fù)數(shù)個反相器，該復(fù)數(shù)個反相器輸出至復(fù)數(shù)個反或門，且該反或門更被配置為接收輸入該致能信號。
5.如權(quán)利要求4所述的邏輯陣列，其特征是該反或門產(chǎn)生控制信號，被耦接至該內(nèi)部邏輯門控元件。
6.一種可再程序化邏輯陣列，其特征是包括至少一輸入；復(fù)數(shù)個輸出；一輸入電容元件，被耦接到該至少一輸入；內(nèi)部邏輯門控元件，被耦接到該輸入電容元件；復(fù)數(shù)個輸出電容元件，每一該輸出電容元件被耦接到該內(nèi)部邏輯門控元件其中之一及該復(fù)數(shù)個輸出其中之一；以及控制該內(nèi)部邏輯門控元件的信號產(chǎn)生電路，該內(nèi)部邏輯門控元件受控以建立一連接在該至少一輸入其中之一與該復(fù)數(shù)個輸出其中之一之間。
7.如權(quán)利要求6所述的可再程序化邏輯陣列，其特征是該邏輯門控元件為晶體管，該晶體管柵極被耦接至該信號產(chǎn)生電路。
8.如權(quán)利要求7所述的可再程序化邏輯陣列，其特征是該內(nèi)部邏輯門控元件的每一晶體管被耦接至該輸入電容元件與該輸出電容元件之間。
9.如權(quán)利要求6所述的可再程序化邏輯陣列，其特征是該至少一輸入被耦接至一與門，該與門輸出到一致能晶體管，該致能晶體管被耦接至該信號產(chǎn)生電路提供的一致能信號。
10.如權(quán)利要求6所述的可再程序化邏輯陣列，其特征是該信號產(chǎn)生電路接收一致能信號以及復(fù)數(shù)個信號輸入，該復(fù)數(shù)個信號輸入被耦接至復(fù)數(shù)個反相器，該復(fù)數(shù)個反相器輸出至復(fù)數(shù)個反或門，且該反或門更被配置為接收輸入該致能信號。
11.如權(quán)利要求6所述的可再程序化邏輯陣列，其特征是每一該輸出電容元件被耦接到復(fù)數(shù)個反或門其中之一，且每一該反或門的輸出定義該可再程序化邏輯陣列的一輸出。
12.如權(quán)利要求11所述的可再程序化邏輯陣列，其特征是每一該反或門輸出到一相對應(yīng)的中央處理單元，且該至少一輸入被連接到一快閃存儲器。
13.一種可再程序化邏輯陣列，其特征是包括一輸入；一輸出；一輸入電容元件，被耦接到該輸入；復(fù)數(shù)個可選擇的邏輯方塊，每一該可選擇的邏輯方塊被耦接到該輸入電容元件；復(fù)數(shù)個內(nèi)部邏輯門控元件，每一該內(nèi)部邏輯門控元件被耦接到該復(fù)數(shù)個可選擇的邏輯方塊的個別的邏輯方塊；一輸出電容元件，被耦接到每一該內(nèi)部邏輯門控元件及該輸出；以及控制該內(nèi)部邏輯門控元件的信號產(chǎn)生電路，該內(nèi)部邏輯門控元件受控以建立一連接在該輸入、該可選擇的邏輯方塊其中之一與該輸出之間。
14.如權(quán)利要求13所述的可再程序化邏輯陣列，其特征是該邏輯門控元件為晶體管，該晶體管柵極被耦接至該信號產(chǎn)生電路。
15.如權(quán)利要求13所述的可再程序化邏輯陣列，其特征是該信號產(chǎn)生電路接收一致能信號以及復(fù)數(shù)個信號輸入，該復(fù)數(shù)個信號輸入被耦接至復(fù)數(shù)個反相器，該復(fù)數(shù)個反相器輸出至復(fù)數(shù)個反或門，且該反或門更被配置為接收輸入該致能信號。
16.如權(quán)利要求13所述的可再程序化邏輯陣列，其特征是該輸入經(jīng)由一與門連接到該輸入電容元件。
17.如權(quán)利要求13所述的可再程序化邏輯陣列，其特征是該輸出電容元件經(jīng)由一反或門連接到該輸出。
全文摘要
一種可再程序化邏輯陣列(RPLA)，包括至少一輸入；至少一輸出；一輸入電容元件，被耦接到該至少一輸入；內(nèi)部邏輯門控元件，被耦接到該輸入電容元件；一輸出電容元件，被耦接到該內(nèi)部邏輯門控元件及該至少一輸出；以及控制該內(nèi)部邏輯門控元件的信號產(chǎn)生電路，該內(nèi)部邏輯門控元件受控以建立一連接在該至少一輸入其中之一與該至少一輸出其中之一之間；本發(fā)明比必須燒斷溶絲以完成程序化設(shè)計的現(xiàn)有技術(shù)的PLA更具有彈性，能使RPLA快速且有效地程序化；且該RPLA可再利用，這就使得硬件電路也可再利用，并有助于使系統(tǒng)成本降低。
文檔編號H03K19/177GK1482739SQ03121910
公開日2004年3月17日 申請日期2003年4月15日 優(yōu)先權(quán)日2002年4月23日
發(fā)明者盛鐸, 嚴(yán)敏男, 蔡壽昌, 劉康懋, 盛 鐸 申請人:旺宏電子股份有限公司