專利名稱：基于fpga的高精度任意波形發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種波形發(fā)生器，特別是指一種基于FPGA的高精度任意波形發(fā)生器。
背景技術(shù)：
基于DDS的任意波形發(fā)生器具有硬件要求低、頻率切換速度快、很容易提高頻率分辨率等優(yōu)點(diǎn)，現(xiàn)已廣泛應(yīng)用于自動測控系統(tǒng)、儀器儀表、通訊等領(lǐng)域。然而DDS波形存儲空間不可能很大，因而由于相位截?cái)?、非均勻采樣在重?gòu)波形時產(chǎn)生“寄生效應(yīng)”的同時，也勢必造成時域參數(shù)如頻率、周期、初相、占空比的誤差，當(dāng)信號頻率很低和較高時尤為突出。此外，在實(shí)際測量時，頻率計(jì)測頻測周一般為被測信號在設(shè)定的閘門時間或多個周期內(nèi)的平均值，因此頻率計(jì)測量值并不能反映微觀單個周期的誤差，而反映多周期的宏觀效應(yīng)。DDS任意波形發(fā)生器的頻率微觀(單周期)相對精度曲線見圖4，從圖中可看出，其頻率相對精度在頻率較低及較高時很不理想。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種高精度的任意波形發(fā)生器。
為實(shí)現(xiàn)上述目的，本發(fā)明包括PC、EPC2、接口電路、晶振、時標(biāo)控制器、相位累加器、波形RAM區(qū)、波形個數(shù)控制器、幅度直流分量控制電路、D/A轉(zhuǎn)換器、低通濾波器，所述PC用于輸入波形參數(shù)數(shù)據(jù)、顯示波形及控制波形的產(chǎn)生；EPC2為串行配置芯片，用于FPGA上電轉(zhuǎn)載文件；接口電路，用于完成PC高速并行口EPP信號到FPGA內(nèi)部三總線的轉(zhuǎn)換和地址譯碼；晶振，用于產(chǎn)生一個精確的時鐘信號，作為時標(biāo)控制器的基準(zhǔn)信號；時標(biāo)控制器，用于對晶振輸出的信號進(jìn)行分頻；相位累加器，用于在用戶頻率控制字、初相字的控制下，產(chǎn)生滿足用戶頻率、初相要求的準(zhǔn)相位字；波形RAM區(qū)，用于存儲量化的波形幅值；波形個數(shù)控制器，用于預(yù)置波形個數(shù)的控制；幅度直流分量控制電路，用于輸出幅度與直流分量的控制；D/A轉(zhuǎn)換器，用于將幅度直流分量控制電路數(shù)字波形信號轉(zhuǎn)換成模擬信號；低通濾波器，用于將D/A轉(zhuǎn)換器的輸出信號進(jìn)行濾波。
上述的時標(biāo)控制器是按z=fr/frz=fr/2p0f0]]>進(jìn)行分頻，式中f0為用戶所需信號頻率，fr為系統(tǒng)時標(biāo)信號頻率；p0＝2x，x為相位累加器位數(shù)。
由于本發(fā)明中的時標(biāo)控制器是按z=fr/frz=fr/2p0f0]]>對晶振信號進(jìn)行分頻，其輸出信號在低頻段的頻率相對精度可達(dá)到很高，并保持一致，大大提高了DDS任意波形發(fā)生器在低頻段的頻率相對精度。
下面結(jié)合附圖及具體實(shí)施例對本發(fā)明作進(jìn)一步的說明。
圖1為本發(fā)明的原理框圖。
圖2為本發(fā)明的具體電路圖(EDA)。
圖3為本發(fā)明的頻率單周期相對精度曲線圖。
圖4為現(xiàn)有DDS任意波形發(fā)生器的頻率單周期相對精度曲線圖。
具體實(shí)施例方式
參見圖1，本發(fā)明包括包括PC1、EPC2 2、接口電路3、晶振4、時標(biāo)控制器5、相位累加器6、波形RAM區(qū)7、波形個數(shù)控制器8、幅度直流分量控制電路9、D/A轉(zhuǎn)換器10、低通濾波器11，所述PC1用于輸入波形參數(shù)數(shù)據(jù)、顯示波形及控制波形的產(chǎn)生；EPC2 2為串行配置芯片，用于FPGA上電轉(zhuǎn)載文件；接口電路3，用于完成PC高速并行口EPP信號到FPGA內(nèi)部三總線的轉(zhuǎn)換和譯碼；晶振4，用于產(chǎn)生一個精確的時鐘信號，作為時標(biāo)控制器的基準(zhǔn)信號；時標(biāo)控制器5，用于對晶振輸出的信號進(jìn)行分頻；相位累加器6，用于輸出滿足用戶頻率、初相要求的準(zhǔn)相位字；波形RAM區(qū)7，用于存儲量化的波形幅值；波形個數(shù)控制器8，用于預(yù)置波形個數(shù)的控制；幅度直流分量控制電路9，用于輸出幅度與直流分量的控制；D/A轉(zhuǎn)換器10，用于將幅度直流分量控制電路數(shù)字波形信號轉(zhuǎn)換成模擬信號；低通濾波器11，用于將D/A轉(zhuǎn)換器的輸出信號進(jìn)行濾波。
參見圖2，圖2為FPGA核中各模塊的具體實(shí)施電路圖，圖中接口轉(zhuǎn)換模塊ZIEKOU完成PC機(jī)高速并行接口EPP模式信號到FPGA三總線的轉(zhuǎn)換，在該模塊中還對地址總線進(jìn)行譯碼，輸出其它模塊所需的片選信號CS[63..0]，在AA[1..0]的配合下共有256個I/O地址。
WR32-2模塊為2×32位寫模塊，它通過對端口D[7..0]的分時寫入實(shí)現(xiàn)輸出頻率控制字k與輸出信號初相字M(＝nk)的32位數(shù)字預(yù)置。ADD32A、ADD32B為2個32位加法器，DFF32為32位鎖存器，ADD32與DFF32在CLK時鐘下構(gòu)成了準(zhǔn)相位字(n+n)k生成電路，COUT為32位加法器溢出端，當(dāng)Q[31..0]大于232-1時，COUT自動輸出一個正跳變脈沖用于計(jì)數(shù)，可用來控制輸出波形個數(shù)。
該相位累加器的時鐘頻率，來自分頻模塊C1的輸出，CPU根據(jù)用戶所需頻率不同通過給C1預(yù)置相應(yīng)分頻系數(shù)，來輸出不同的時標(biāo)頻率，這樣可以通過調(diào)節(jié)DFF32相位累加速度和LPM-RAM的抽樣頻率，達(dá)到提高低頻段信號的頻率/周期相對精度的目的。
LPM-RAM為FPGA中的可重構(gòu)RAM存儲器，現(xiàn)設(shè)計(jì)成4K×12bit的存儲器，RDEN為三態(tài)輸出控制端，RDCLK為讀時鐘端，來自C1輸出，WRAD[11..0]為寫入地址，CNT12為寫入地址產(chǎn)生器，D8-12是寫入數(shù)據(jù)裝配器，將ZIEKOU分2次送來的12位數(shù)據(jù)，通過雙級緩沖后同步輸出12位數(shù)據(jù)到LPM_RAM的DD[11..0]，CPU通過CS25產(chǎn)生一個寫時鐘WRCLK將數(shù)據(jù)寫入，寫入完畢WR產(chǎn)生的上跳使CNT12地址自動加1。在用戶輸入初相、頻率、信號類型、幅度等參數(shù)后，CPU則自動產(chǎn)生一個4K×12bit的數(shù)據(jù)庫存入LPM_RAM中，這一過程大約需50ms的時間，寫完后在FPGA的控制下自動產(chǎn)生用戶所需的信號，用戶每改一次信號參數(shù)，RAM中數(shù)據(jù)都將被刷新。
WR32為預(yù)置波形個數(shù)模塊，COM32為一個32位比較器，在C[31..0]≥D[31..0]時有A＝0，否則A＝1，DFF為波形方式選擇器，在DFF輸出0時，在用戶將周期個數(shù)輸入到WR32后，隨著CNT32A對COUT的計(jì)數(shù)，當(dāng)D[31..0]＞C[31..0]時，A＝1，OUTEN＝1，使波形連續(xù)輸出，當(dāng)D[31..0]＝C[31..0]時A＝0，則OUTEN為零，LPM-RAM的Q[11..0]變?yōu)槿龖B(tài)禁止LPM-RAM輸出；DFF輸出1時恒有OUTEN＝1，故使DDS波形連續(xù)輸出。
MD32為輸出幅度和直流分量控制模塊，通過對MD32寫入輸出幅度控制字N(0到4095)和直流分量控制字VOZ(0到4095)，我們在MD32內(nèi)部設(shè)計(jì)了一個12位乘法器和1個12位加法器，乘法器實(shí)現(xiàn)N與LPM-RAM輸出的12位抽樣值相乘，得到24位結(jié)果，我們只取前12位即可完成它與4096的相除，再與12位直流分量控制字相加即為MD32的輸出，這樣實(shí)現(xiàn)了輸出幅度與直流分量的控制，巧妙地實(shí)現(xiàn)了除數(shù)為212的除法操作，避免了極其耗時且耗用FPGA大量資源的除法操作。
經(jīng)實(shí)驗(yàn)驗(yàn)證，本基于FPGA的高精度任意波形發(fā)生器性能指標(biāo)為波形利類為正弦波、方波、矩形波、三角波及用戶自定義的任意波形；頻率范圍為0.0116Hz～5MHz，步進(jìn)0.0116Hz，頻率小于539Hz時頻率微觀(單周期)和宏觀(多周期)精度均為2.5×10-5，頻率大于539Hz時頻率宏觀(多周期)精度為1.5×10-5；輸出幅度為-8V～8V、步進(jìn)5mV；初相0°～360°、步進(jìn)0.088°，初相誤差小于0.088°；占空比0～1，步進(jìn)0.025％，在頻率小于200KHz時占空比絕對誤差小于1％，400KHz～1MHz時占空比絕對誤差小于4.1％；波形個數(shù)和直流分量步進(jìn)可調(diào)。
權(quán)利要求
1.一種基于FPGA的高精度任意波形發(fā)生器，其特征在于包括PC、EPC2、接口電路、晶振、時標(biāo)控制器、相位累加器、波形RAM區(qū)、波形個數(shù)控制器、幅度直流分量控制電路、D/A轉(zhuǎn)換器、低通濾波器，所述PC用于輸入波形參數(shù)數(shù)據(jù)、顯示波形及控制波形的產(chǎn)生；EPC2為串行配置芯片，用于FPGA上電轉(zhuǎn)載文件；接口電路，用于完成PC高速并行口EPP信號到FPGA內(nèi)部三總線的轉(zhuǎn)換和地址譯碼；晶振，用于產(chǎn)生一個精確的時鐘信號，作為時標(biāo)控制器的基準(zhǔn)信號；時標(biāo)控制器，用于對晶振輸出的信號進(jìn)行分頻；相位累加器，用于在用戶頻率控制字、初相字的控制下，按其輸入的時鐘產(chǎn)生滿足用戶頻率、初相要求的準(zhǔn)相位字；波形RAM區(qū)，用于存儲量化的波形幅值；波形個數(shù)控制器，用于預(yù)置波形個數(shù)的控制；幅度直流分量控制電路，用于輸出幅度與直流分量的控制；D/A轉(zhuǎn)換器，用于將幅度直流分量控制電路數(shù)字波形信號轉(zhuǎn)換成模擬信號；低通濾波器，用于將D/A轉(zhuǎn)換器的輸出信號進(jìn)行濾波。
2.根據(jù)權(quán)利要求1所述的基于FPGA的高精度任意波形發(fā)生器，其特征在于所述的時標(biāo)控制器按z=fr/frz=fr/2p0f0]]>進(jìn)行分頻，式中f0為用戶所需信號頻率，fr為系統(tǒng)時標(biāo)信號頻率；p0＝2x，x為相位累加器位數(shù)。
全文摘要
一種基于FPGA的高精度任意波形發(fā)生器，包括PC、EPC2、接口電路、晶振、時標(biāo)控制器、相位累加器、波形RAM區(qū)、波形個數(shù)控制器、幅度直流分量控制電路、D/A轉(zhuǎn)換器、低通濾波器，其中波形發(fā)生器的核心電路如接口電路、時標(biāo)控制器、相位累加器、波形RAM區(qū)、波形個數(shù)控制器、幅度直流分量控制電路集成于FPGA中，且波形發(fā)生器中的時標(biāo)控制器是按
文檔編號H03K3/02GK1469547SQ0312452
公開日2004年1月21日 申請日期2003年6月10日 優(yōu)先權(quán)日2003年6月10日
發(fā)明者宋躍, 周明輝, 張小平, 宋 躍 申請人:湘潭師范學(xué)院