專利名稱：設(shè)有互補金屬氧化物半導(dǎo)體驅(qū)動電路的半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明具體涉及設(shè)有CMOS驅(qū)動電路的半導(dǎo)體裝置。
背景技術(shù)：
近年來，設(shè)有多個處理電路的半導(dǎo)體裝置已作為單片微機而被產(chǎn)品化，這種半導(dǎo)體裝置被用于便攜式電話機等電子線路的電器。便攜式電話機等的便攜式設(shè)備需要以電池作為電源，為了滿足小型輕量化的要求，電池也必須小型輕量化。
除了電池的小型輕量化要求之外，對于長時間使用的電池還提出來減少電池耗電的極高要求。另一方面，數(shù)字方式的便攜式電話機等場合，為了對語音信號進(jìn)行實時數(shù)字處理，還要求該半導(dǎo)體裝置能高速動作。
為了滿足上述種種要求，用由電流驅(qū)動力小的晶體管來構(gòu)成電路內(nèi)的信號處理部，以將經(jīng)處理的信號傳送給內(nèi)部電路；而在向外部輸出的電路中，一般采用電流驅(qū)動力大的晶體管構(gòu)成驅(qū)動電路。
圖31是傳送輸入信號的傳統(tǒng)的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。而且，以下，將CMOS驅(qū)動電路簡稱作驅(qū)動電路。
參照圖31，傳統(tǒng)的CMOS驅(qū)動電路包含串聯(lián)連接的二級反相器INV0和INV1。反相器INV0包含晶體管PT0和NT0。晶體管PT0設(shè)置在電源電壓VDD和節(jié)點Na之間，其柵極與輸入節(jié)點連接，接受輸入信號IN的輸入。并且，晶體管NT0設(shè)置在節(jié)點Na和接地電壓GND之間，其柵極接受輸入信號IN的輸入。
反相器INV1包含晶體管PT1和晶體管NT1。晶體管PT1設(shè)置在電源電壓VDD和輸出節(jié)點之間，其柵極與節(jié)點Na連接。并且，晶體管NT1設(shè)置在輸出節(jié)點和接地電壓GND之間，其柵極與節(jié)點Na連接。而且，晶體管PT0、PT1是P溝道MOS晶體管，晶體管NT0、NT1是N溝道MOS晶體管。
并且，反相器INV1將傳送到輸出節(jié)點的信號作為輸出信號OUT輸出。
而且，以下，用符號IN表示接受輸入信號IN的輸入節(jié)點，用符號OUT表示輸出信號OUT被驅(qū)動的輸出節(jié)點。
以下，用圖32的時序圖說明傳統(tǒng)的CMOS驅(qū)動電路的動作。而且，以下的說明中，以電源電壓VDD設(shè)為1V、接地電壓GND設(shè)為0V為例進(jìn)行說明。并且，設(shè)高壓電平(電源電壓VDD1V)為H電平，低壓電平(接地電壓GND0V)為L電平進(jìn)行說明。
初始狀態(tài)，輸入信號IN設(shè)為0V。這時，反相器INV0的晶體管PT0導(dǎo)通，電源電壓VDD與節(jié)點Na電連接。因此，節(jié)點Na的電壓電平被設(shè)于1V。并且，根據(jù)節(jié)點Na的電壓電平，反相器INV1的晶體管NT1導(dǎo)通，接地電壓GND和輸出節(jié)點電連接。因此，輸出節(jié)點的電壓電平被設(shè)于0V。
在時刻T1，輸入信號IN從0V轉(zhuǎn)變至1V的場合，反相器INV0的晶體管PT0截止，晶體管NT0導(dǎo)通。作為響應(yīng)，接地電壓GND和節(jié)點Na被電連接，節(jié)點Na的電壓電平被設(shè)于0V。并且，從反相器INV1方面討論，響應(yīng)節(jié)點Na的電壓電平晶體管PT1導(dǎo)通，電源電壓VDD和輸出節(jié)點被電連接。因此，輸出節(jié)點的電壓電平被設(shè)于1V。輸出信號OUT，在從時刻T1開始經(jīng)過晶體管的動作延遲時間后的時刻T1a上升而被設(shè)于1V。
另一方面，在時刻T2輸入信號IN從1V轉(zhuǎn)變到0V的場合，反相器INV0的晶體管NT0截止，晶體管PT0導(dǎo)通。作為響應(yīng)，電源電壓VDD和節(jié)點Na被電連接，節(jié)點Na的電壓電平被設(shè)于1V。響應(yīng)節(jié)點Na的電壓電平，反相器INV1的晶體管PT1截止，晶體管NT1導(dǎo)通。由此，輸出節(jié)點和接地電壓GND被電連接，輸出節(jié)點的電壓電平被設(shè)于0V。
如上說明的那樣，隨著輸入信號IN從L電平到H電平，或者從H電平到L電平的變化，CMOS驅(qū)動電路將輸出信號OUT傳送出去。
通常，輸出節(jié)點與下一級的電路電連接，該下一級電路的輸入電容或因布線而產(chǎn)生的寄生電容和電阻等成為輸出負(fù)載。為了高速地響應(yīng)輸入信號IN并高速地傳送輸出信號OUT，必須使構(gòu)成輸出級的反相器INV1的晶體管PT1與NT1的動作速度達(dá)到高速化。具體而言，與構(gòu)成初級反相器INV0的晶體管PT0與NT0相比，將構(gòu)成輸出級的反相器INV1的晶體管PT1與NT1的溝道寬度設(shè)置得大些，使信號傳送速度達(dá)到高速化。例如，柵長分別為0.1μm時，晶體管PT0、NT0、PT1與NT1的柵寬分別被設(shè)計為約為2μm、1μm、10μm、5μm。
如以上說明，傳統(tǒng)的CMOS驅(qū)動電路一般通過增大構(gòu)成驅(qū)動電路的輸出級的反相器的柵寬來實現(xiàn)信號傳送速度的高速化。
但是，隨著晶體管的微細(xì)化技術(shù)的進(jìn)步，產(chǎn)生了這樣的問題隨著柵氧化膜的膜厚變薄，從柵極到源極或漏極或者在襯底間流過的所謂柵漏電流增大。
圖33是表示柵氧化膜的厚膜和每個晶體管的柵漏電流的關(guān)系的示圖。該圖是晶體管的柵長設(shè)為0.1μm、柵寬設(shè)為10μm的晶體管的漏電流特性圖。
參照圖33，橫軸表示柵氧化膜厚，縱軸表示每個晶體管的柵漏電流(單位A安培)。
這里所示的柵漏電流表示N溝道MOS晶體管中，在柵極端子連接于電源電壓VDD，源極、漏極與襯底端子分別共同連接于接地電壓GND的場合，從柵極端子漏向源極、漏極與襯底端子的電流。另一方面，表示P溝道MOS晶體管中，柵極端子連接于接地電壓GND，源極、漏極與襯底端子分別被共同供給電源電壓VDD的場合，從源極、漏極與襯底端子漏向柵極端子的電流。
以往的柵長為0.18μm左右的一代制品中，晶體管的柵氧化膜厚約為260nm。這里討論柵寬為1μm時的柵漏電流。
圖33中所示的柵漏電流跟柵面積大致成比例。例如，柵氧化膜厚為260nm左右的晶體管的柵長為0.1μm、柵寬為10μm的場合，晶體管的柵漏電流是1E-14(A)左右。1E-14意指1×10的-14次方，以下同樣如此。于是，如討論柵長為0.18μm、柵寬W為1μm上下的場合，每個晶體管的柵漏電流為1.8E-15(A)左右。
與此形成對比，晶體管為備用狀態(tài)時源-漏間流過的亞閾漏電流，在同樣的設(shè)定條件下為1E-12(A)左右。因此，由于亞閾漏電流比柵漏電流大的多，對于柵長0.18μm左右的那一代制品，沒有必要討論柵漏電流的電流量。
但是，隨著近年來的微細(xì)化技術(shù)的進(jìn)步以及對動作的高速化要求，柵氧化膜厚變得越來越薄，柵漏電流已經(jīng)到了不能忽視的地步。例如在柵長為0.1μm的那一代制品中，其柵氧化膜厚被設(shè)計為200nm左右。
參照圖33，柵寬為10μm時的晶體管的柵漏電流，經(jīng)計算約為1E-11(A)。對于柵長0.1μm、柵寬1μm設(shè)計的晶體管，該柵漏電流經(jīng)計算約為1E-12(A)。因此，流過的漏電流跟上述的亞閾漏電流相當(dāng)，漏電流已經(jīng)不能忽視。如此，隨著微細(xì)化技術(shù)帶來的晶體管的柵漏電流的增大，就出現(xiàn)了整個電路的耗電增大的問題。
并且，如上所說明，柵漏電流和晶體管的柵區(qū)面積成比例。因此，驅(qū)動電路的最后級中使用的柵寬較大的晶體管中，柵漏電流增加得尤其多。
作為這種降低漏電流的方式，特開2001-156260號公報公開了這樣一種方式在由柵氧化膜厚的不同的晶體管混合存在的、柵氧化膜厚度薄而柵漏電流大的晶體管構(gòu)成的電路中，采用在電路不工作時中止其電源供給來抑制漏電流。但是，這種方式中，需要具有根據(jù)工作與不工作來控制電源供給的結(jié)構(gòu)。并且，從工作模式切換到非工作模式需要等待時間，這也對高速動作構(gòu)成了障礙。

發(fā)明內(nèi)容
本發(fā)明旨在求得上述問題的解決，抑制一般用于驅(qū)動電路的柵氧化膜厚度薄的晶體管的柵漏電流，提供耗電降低的半導(dǎo)體裝置。
本發(fā)明的半導(dǎo)體裝置包含，根據(jù)輸入節(jié)點接受的輸入信號，將電壓驅(qū)動到輸出節(jié)點的驅(qū)動電路。驅(qū)動電路包含第一與第二晶體管和控制電路。第一晶體管連接在第一電壓和輸出節(jié)點之間，基于第一內(nèi)部節(jié)點的電壓電平導(dǎo)通/截止。第二晶體管連接在輸出節(jié)點和第二電壓之間，基于第二內(nèi)部節(jié)點的電壓電平與第一晶體管互補地導(dǎo)通/截止?？刂齐娐犯鶕?jù)輸入信號，控制第一與第二內(nèi)部節(jié)點的電壓，以使第一與第二晶體管互補地導(dǎo)通。并且，控制電路中設(shè)有與第一與第二內(nèi)部節(jié)點中的至少一方連接的電壓調(diào)整電路。電壓調(diào)整電路基于被連接的內(nèi)部節(jié)點的電壓電平，在與被連接的內(nèi)部節(jié)點對應(yīng)的晶體管為導(dǎo)通狀態(tài)時，將被連接的內(nèi)部節(jié)點的電壓設(shè)于跟第一與第二電壓不同的電平。
以上說明的本發(fā)明的半導(dǎo)體裝置包含基于第一與第二內(nèi)部節(jié)點電的電壓電平導(dǎo)通的第一與第二晶體管，以及對第一與第二內(nèi)部節(jié)點的電壓進(jìn)行控制的控制電路。并且，控制電路包含將被連接的內(nèi)部節(jié)點的電壓設(shè)定于跟第一與第二電壓不同的電平的電壓調(diào)整電路。通過該電壓調(diào)整電路，可以調(diào)節(jié)被連接的晶體管的柵壓，能夠減少由加于晶體管的柵壓產(chǎn)生的柵漏電流。
并且，本發(fā)明的半導(dǎo)體裝置包含根據(jù)輸入節(jié)點接受的輸入信號而將電壓驅(qū)動到輸出節(jié)點的驅(qū)動電路。驅(qū)動電路包含第一、第二與第三晶體管，以及控制電路。第一晶體管連接在第一電壓和輸出節(jié)點之間，基于第一內(nèi)部節(jié)點的電壓電平而導(dǎo)通/截止。第二晶體管連接在輸出節(jié)點和第二電壓之間，基于第二內(nèi)部節(jié)點的電壓電平而導(dǎo)通/截止。第三晶體管與第二晶體管并聯(lián)地連接在輸出節(jié)點和第二電壓之間，基于第一內(nèi)部節(jié)點的電壓電平，跟第一晶體管互補地導(dǎo)通/截止?？刂齐娐房刂频谝慌c第二內(nèi)部節(jié)點的電壓，以根據(jù)輸入信號，使第一晶體管和第二與第三晶體管互補地導(dǎo)通?？刂齐娐罚诘诙c第三晶體管導(dǎo)通時，為將第一晶體管截止，而將使第二與第三晶體管導(dǎo)通的第一與第二電壓之一設(shè)于第一內(nèi)部節(jié)點，并在預(yù)定期間，向第二內(nèi)部節(jié)點供給其中一方的電壓。并且，第二晶體管向輸出節(jié)點供給第二電壓的驅(qū)動力比第三晶體管大。
并且，本發(fā)明的半導(dǎo)體裝置中設(shè)有，基于第一與第二內(nèi)部節(jié)點的電壓電平導(dǎo)通的第一與第二晶體管，連接在與第二晶體管并聯(lián)的輸出節(jié)點和第二電壓之間的第三晶體管，以及控制第一與第二內(nèi)部節(jié)點的電壓的控制電路?？刂齐娐吩诘诙c第三晶體管導(dǎo)通時，將使第一晶體管截止的第一與第二電壓中的一方在預(yù)定期間供給第二內(nèi)部節(jié)點。并且，第二晶體管供給第二電壓的驅(qū)動力，比第三晶體管的大。依據(jù)這種結(jié)構(gòu)，在預(yù)定期間用驅(qū)動力大的第二晶體管供給第二電壓至輸出節(jié)點。由此，用驅(qū)動力大的第二晶體管使驅(qū)動電路高速動作，并且由于只在預(yù)定期間使漏電流大的第二晶體管動作，能夠減少漏電流。
并且，本發(fā)明的半導(dǎo)體裝置中設(shè)有相互鄰接配置的、分別根據(jù)在輸入節(jié)點接受的輸入信號將電壓驅(qū)動到輸出節(jié)點的第一與第二驅(qū)動電路。第一與第二驅(qū)動電路中各自包含第一、第二與第三晶體管以及控制電路。第一晶體管連接在第一電壓和輸出節(jié)點之間，根據(jù)第一內(nèi)部節(jié)點的電壓電平而導(dǎo)通/截止。第二晶體管連接在輸出節(jié)點和第二電壓之間，根據(jù)第二內(nèi)部節(jié)點的電壓電平而導(dǎo)通/截止。第三晶體管在輸出節(jié)點和第二電壓之間跟第二晶體管并聯(lián)連接，基于第一內(nèi)部節(jié)點的電壓電平，與第一晶體管互補地導(dǎo)通/截止?？刂齐娐窞榱烁鶕?jù)輸入信號使第一晶體管和第二與第三晶體管互補地導(dǎo)通，對第一與第二內(nèi)部節(jié)點的電壓進(jìn)行控制?？刂齐娐吩诘诙c第三晶體管導(dǎo)通時，為使第一晶體管截止而將使第二與第三晶體管導(dǎo)通的第一與第二電壓中的一方設(shè)定于第一內(nèi)部節(jié)點，并在預(yù)定期間將其中一方的電壓供給第二內(nèi)部節(jié)點。并且，第二晶體管向輸出節(jié)點供給第二電壓的驅(qū)動力，比第三晶體管的大。各控制電路中包含噪聲調(diào)整電路。噪聲調(diào)整電路，備用時根據(jù)輸入到鄰接的驅(qū)動電路的輸入信號，將使第二與第三晶體管導(dǎo)通的第一與第二電壓中的一方設(shè)定于第一內(nèi)部節(jié)點。
并且，本發(fā)明的半導(dǎo)體裝置，控制電路中，備用時根據(jù)輸入鄰接的驅(qū)動電路的輸入信號，將第二與第三晶體管導(dǎo)通的第一與第二電壓中的一方供給第一內(nèi)部節(jié)點。與此相應(yīng)，在備用時，使晶體管導(dǎo)通的電壓被加于第一內(nèi)部節(jié)點，即使在噪聲產(chǎn)生的場合，也能消除該噪聲。


圖1是本發(fā)明實施例1的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖2是說明本發(fā)明實施例1的驅(qū)動電路的動作的時序圖。
圖3是表示晶體管的每單位柵面積的柵漏電流和該時的柵壓之間的關(guān)系的曲線圖。
圖4是本發(fā)明實施例2的驅(qū)動電路的結(jié)構(gòu)圖。
圖5是說明本發(fā)明實施例2的驅(qū)動電路的動作的時序圖。
圖6是本發(fā)明實施例2之變形例1的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖7是本發(fā)明實施例2之變形例2的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖8是本發(fā)明實施例3的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖9是本發(fā)明實施例3之變形例1的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖10是本發(fā)明實施例4的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖11是說明本發(fā)明實施例4的驅(qū)動電路的動作的時序圖。
圖12是本發(fā)明實施例5的驅(qū)動電路的電路結(jié)構(gòu)圖。
圖13是說明本發(fā)明實施例5的驅(qū)動電路的動作的時序圖。
圖14是本發(fā)明實施例5之變形例的驅(qū)動電路的電路結(jié)構(gòu)圖。
圖15是說明本發(fā)明實施例5之變形例的驅(qū)動電路的動作的時序圖。
圖16是本發(fā)明實施例6的驅(qū)動電路的結(jié)構(gòu)圖。
圖17是說明本發(fā)明實施例6的驅(qū)動電路的動作的時序圖。
圖18是本發(fā)明實施例6之變形例1的驅(qū)動電路的電路結(jié)構(gòu)圖。
圖19是本發(fā)明實施例6之變形例2的驅(qū)動電路的電路結(jié)構(gòu)圖。
圖20是說明本發(fā)明實施例6之變形例2的驅(qū)動電路的動作的時序圖。
圖21是本發(fā)明實施例6之變形例3的二輸入的OR電路結(jié)構(gòu)即驅(qū)動電路的電路結(jié)構(gòu)圖。
圖22是說明本發(fā)明實施例6之變形例3的驅(qū)動電路的動作的時序圖。
圖23是本發(fā)明實施例7的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖24是說明本發(fā)明實施例7的驅(qū)動電路的動作的時序圖。
圖25是本實施例8的驅(qū)動電路的概略結(jié)構(gòu)圖。
圖26是說明本發(fā)明實施例8的驅(qū)動電路的動作的時序圖。
圖27是本實施例8變形例1的驅(qū)動電路的概略結(jié)構(gòu)圖。
圖28是鄰接配置的驅(qū)動電路的概略結(jié)構(gòu)圖。
圖29是驅(qū)動電路工作時的時序圖。
圖30是另一鄰接配置的驅(qū)動電路的概略結(jié)構(gòu)圖。
圖31是傳送輸入信號的傳統(tǒng)的CMOS驅(qū)動電路的電路結(jié)構(gòu)圖。
圖32是說明傳統(tǒng)的CMOS驅(qū)動電路的動作的時序圖。
圖33是柵氧化膜的厚膜和每個晶體管的柵漏電流之間的關(guān)系示圖。
具體實施例方式
以下，參照附圖就本發(fā)明的實施例作詳細(xì)說明。圖中相同或相當(dāng)?shù)牟糠志猛环柋硎?，不重?fù)其說明。
參照圖1，本發(fā)明的實施例1的驅(qū)動電路100中包含反相器INV1～I(xiàn)NV3。與傳統(tǒng)的驅(qū)動電路相比的不同點在于去掉了圖31中說明的反相器INV0，采用與接受輸入信號IN的反相器并聯(lián)的二級結(jié)構(gòu)。具體而言，反相器INV2響應(yīng)輸入信號IN將其輸出結(jié)果輸出到與反相器INV1的晶體管NT1的柵極連接的節(jié)點N0。并且，反相器INV3根據(jù)輸入信號IN，將其輸出結(jié)果輸出到與反相器INV1的晶體管PT1的柵極連接的節(jié)點N1。反相器INV1與INV3，構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT1。
反相器INV2中包含晶體管PTT2、PT2、NT2。作為一例，這里設(shè)晶體管PTT2與PT2為P溝道MOS晶體管。并且，設(shè)晶體管NT2為N溝道MOS晶體管。晶體管PTT2將源極側(cè)連接于電源電壓VDD，并將漏-柵之間電連接。也就是，晶體管PTT2是所謂二極管連接的晶體管。晶體管PT2是，隔著晶體管PTT2設(shè)置在電源電壓VDD和節(jié)點N0之間，其柵極接受輸入信號IN的輸入。晶體管NT2設(shè)置在節(jié)點N0和接地電壓GND之間，其柵極接受輸入信號IN的輸入。
反相器INV3中包含晶體管PT3與NT3。作為一例，這里設(shè)晶體管PT3為P溝道MOS晶體管。并且，設(shè)晶體管NT3為N溝道MOS晶體管。晶體管PT3設(shè)置在電源電壓VDD和節(jié)點N1之間，其柵極接受輸入信號IN的輸入。晶體管NT3設(shè)在節(jié)點N1和接地電壓GND之間，其柵極接受輸入信號IN的輸入。
用圖2的時序圖說明本發(fā)明的實施例1的驅(qū)動電路100的動作。
在時刻T1，輸入信號IN從0V變?yōu)?V的場合，反相器INV2的晶體管NT2導(dǎo)通。作為響應(yīng)，接地電壓GND和節(jié)點N0被電連接，節(jié)點N0的電壓電平成為0V。并且，反相器INV3的晶體管NT3導(dǎo)通。作為響應(yīng)，接地電壓GND和節(jié)點N1被電連接，節(jié)點N1的電壓電平成為0V?；谠摴?jié)點N0與節(jié)點N1的電壓電平，反相器INV1動作。由于節(jié)點N0與節(jié)點N1均為0V即L電平，晶體管PT1導(dǎo)通，晶體管NT1截止。與此相應(yīng)，電源電壓VDD和節(jié)點Nb被電連接，節(jié)點Nb成為1V。
接著，討論在時刻T2輸入信號IN從1V變?yōu)?V的場合。反相器INV2中，晶體管NT2截止，晶體管PT2導(dǎo)通。由此節(jié)點N0是，經(jīng)由晶體管PTT2與電源電壓VDD電連接。并且，反相器INV3中，晶體管NT3截止，晶體管PT3導(dǎo)通。由此，節(jié)點N1與電源電壓VDD電連接。
基于節(jié)點N0與節(jié)點N1的電壓電平，反相器INV1向節(jié)點Nb供給電壓。由于節(jié)點N0與節(jié)點N1同為H電平，晶體管NT1導(dǎo)通，晶體管PT1截止。與此相應(yīng)，接地電壓GND和節(jié)點Nb被電連接，節(jié)點Nb成為0V。
這里，討論節(jié)點N0，節(jié)點N0的電壓電平被設(shè)于從電源電壓VDD下降二極管連接的晶體管PTT2的閾值電壓后的電壓電平。而且，從電源電壓VDD下降該晶體管PTT2的閾值電壓后的電壓電平，比晶體管的NT1的導(dǎo)通電壓(例如0.5V)高。例如，如設(shè)晶體管PTT2的閾值電壓為0.4V，則節(jié)點N0的電壓電平設(shè)定為0.6V(1V-0.4V)。因此，晶體管導(dǎo)通時的柵壓，被沒定于比電源電壓VDD電平(1V)低的電壓電平(0.6V)。由此，晶體管NT1導(dǎo)通。因此，節(jié)點Nb與接地電壓GND電連接，在時刻T3完全下降至0V。
參照圖3，橫軸表示晶體管的柵壓(V)，縱軸表示晶體管的每單位柵面積流過的柵漏電流(A/μm2)。
如圖3所示，柵壓為1V的電壓電平的場合，該時的每單位柵面積的柵漏電流設(shè)定為1E-11(A/μm2)。另一方面，若使柵壓下降至0.5V，則其柵極漏電流被減少一個位數(shù)而被設(shè)定于1E-12(A/μm2)。如此，由于柵漏電流具有相對于柵壓成對數(shù)關(guān)系變化的特性，使柵壓稍有下降，其漏電流就大幅減少。
本發(fā)明的實施例1的驅(qū)動電路100，用反相器INV2與INV3根據(jù)輸入信號IN來控制節(jié)點N0與N1的電壓。并且，用反相器INV2所包含的晶體管NTT2，調(diào)整晶體管NT1的電壓電平，減少漏電流。
也就是，如上述說明的那樣，通過將供給晶體管NT1的柵極的柵壓設(shè)定在比電源電壓VDD低、比導(dǎo)通電壓高的值上，能夠?qū)⒕w管NT1的柵漏電流大幅度減小。
采用本發(fā)明的實施例1的驅(qū)動電路100的結(jié)構(gòu)，不用設(shè)置根據(jù)工作與不工作來控制電源供給的電路等，并且，不需要進(jìn)行工作模式和非工作模式之間的轉(zhuǎn)換，就能夠?qū)崿F(xiàn)低耗電的高速CMOS驅(qū)動電路。
參照圖4，本發(fā)明實施例2的驅(qū)動電路200，與圖1所示的驅(qū)動電路100相比，其不同點在于還包含調(diào)整預(yù)定期間內(nèi)部節(jié)點的電壓電平的定時電路10。其他各點與實施例1的驅(qū)動電路100有相同的結(jié)構(gòu)，不再重復(fù)說明。并且，反相器INV2、INV3與定時電路10，構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT2。
定時電路10中包含晶體管1、2與反相器3。這里，晶體管1與2設(shè)為P溝道MOS晶體管。晶體管1與2，串聯(lián)連接在電源電壓VDD和節(jié)點N0之間，晶體管1的柵極接受輸入信號IN的輸入。并且，晶體管2的柵極接受經(jīng)由反相器3的輸出信號OUT的反相信號的輸入。
用圖5的時序圖就本發(fā)明實施例2的驅(qū)動器回路200的動作進(jìn)行說明。
在時刻T1中，輸入信號IN從0V變?yōu)?V的場合，定時電路10是實質(zhì)上沒有起作用。因此，與實施例1中說明的圖2的驅(qū)動電路的動作相同，此處不重復(fù)其說明。
現(xiàn)在討論在時刻T2中輸入信號IN從1V變?yōu)?V的場合。輸入信號IN從1V變?yōu)?V的場合，反相器INV2中晶體管PT2導(dǎo)通，經(jīng)由晶體管PTT2電源電壓VDD和節(jié)點N0電連接。因此，反相器INV2，如上述將節(jié)點N0的電壓電平設(shè)定在0.6V。
這里，討論定時電路10的動作。反相器3將輸出信號OUT(H電平)的反相信號(L電平)輸出到晶體管2，晶體管2成為導(dǎo)通狀態(tài)。這里，在時刻T2，輸入信號IN從1V轉(zhuǎn)變到0V后晶體管1導(dǎo)通。因此，由于晶體管1與2導(dǎo)通，電源電壓VDD和節(jié)點N0被電連接。與此相應(yīng)，節(jié)點N0的電壓電平被設(shè)定于1V。作為響應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，接地電壓GND和節(jié)點Nb被電連接，節(jié)點Nb的電壓電平被設(shè)于0V(L電平)。節(jié)點Nb的電壓電平一旦變?yōu)?V，定時電路10就將晶體管2設(shè)為截止。也就是，從定時電路10向節(jié)點N0的電源電壓VDD(1V)的供給被停止。
本發(fā)明實施例2的驅(qū)動電路200，晶體管NT1導(dǎo)通時，定時電路10使節(jié)點N0臨時地與電源電壓VDD直接電連接，從而使晶體管NT1的導(dǎo)通電流增大，提高了其工作速度。
由此，能夠縮短節(jié)點Nb的電壓電平設(shè)于0V的時間。也就是，實施例1的驅(qū)動電路100中，如圖2所示，由于晶體管NT1的柵壓設(shè)于0.6V，從輸入信號IN成為0V的時刻T2到輸出信號OUT成為0V的時刻T3，需要的期間為S0。與此形成對比，本發(fā)明的實施例2的驅(qū)動電路200的結(jié)構(gòu)中，晶體管NT1工作時，通過將柵壓設(shè)于1V的電壓電平，從輸入信號IN成為0V的時刻T2到出力信號OUT成為0V的時刻T4的期間S1，能夠比期間S0縮短。
另外，輸出信號OUT成為0V的時刻T4之后，電源電壓VDD和節(jié)點N0之間被設(shè)為不電連接，因此，晶體管NT1的導(dǎo)通電壓的范圍內(nèi)的節(jié)點N0的電壓電平降至0.6V。因此，在輸出信號OUT為0V的穩(wěn)定狀態(tài)時，能夠通過使加給晶體管NT1的柵壓下降來減少柵漏電流。
(實施例2的變形例1)參照圖6，本發(fā)明實施例2的變形例1的驅(qū)動電路210，與圖5所示的本發(fā)明實施例2的驅(qū)動電路200相比的不同點在于定時電路10被定時電路20取代。并且，反相器INV2、INV3與定時電路20，構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT2#。
定時電路20中包含晶體管21和NAND電路22。這里，晶體管21例如為P溝道MOS晶體管。NAND電路22，接受來自節(jié)點Nb的輸出信號OUT和傳送自節(jié)點N1的信號，并將其NAND邏輯運算結(jié)果輸出到晶體管21的柵極。晶體管21設(shè)置在電源電壓VDD和節(jié)點N0之間，其柵極接受NAND電路22的輸入。
本發(fā)明實施例2的變形例1的驅(qū)動電路210的動作，跟表示圖5所示的實施例2的驅(qū)動電路200的動作的時序圖相同。具體而言，在時刻T2，響應(yīng)輸入信號IN之從1V轉(zhuǎn)變?yōu)?V，節(jié)點N1的電壓電平成為1V(H電平)。此時，由于節(jié)點Nb的電壓電平為1V(H電平)，NAND電路22的輸出信號成為L電平，晶體管21導(dǎo)通。因此，電源電壓VDD和節(jié)點N0被電連接，節(jié)點N0的電壓電平成為1V，跟實施例2的驅(qū)動電路200的結(jié)構(gòu)相同。作為響應(yīng)，晶體管NT1導(dǎo)通，接地電壓GND和節(jié)點Nb被電連接，節(jié)點Nb的電壓電平成為0V。作為響應(yīng)，NAND電路22的輸出信號成為H電平，晶體管21成為截止。并且，以下的動作跟實施例2的驅(qū)動電路200的動作相同，因此不重復(fù)其說明。也就是，本發(fā)明實施例2的變形例1的驅(qū)動電路210的結(jié)構(gòu)中，晶體管NT1導(dǎo)通時，通過由定時電路20將節(jié)點N0與電源電壓VDD直接電連接，使晶體管NT1高速動作。并且，定時電路20在輸出信號OUT為0V的穩(wěn)定狀態(tài)時，能夠通過使柵壓降低(0.6V)來減少柵漏電流。
采用本發(fā)明實施例2的變形例1的驅(qū)動電路210的結(jié)構(gòu)，和實施例2的驅(qū)動電路200的結(jié)構(gòu)一樣，能夠降低耗電。
(實施例2的變形例2)參照圖7，跟圖6所示的驅(qū)動電路210相比，本發(fā)明實施例2的變形例2的驅(qū)動電路220的不同點在于定時電路20被定時電路30所取代。并且，反相器INV2、INV3與定時電路30，構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT2a。
定時電路30中包含晶體管31、NAND電路32、反相器33和延遲電路34。這里的晶體管31，例如為P溝道MOS晶體管。NAND電路32，接受經(jīng)由反相器33的輸入信號IN的反相信號和輸入信號IN經(jīng)延遲電路34的預(yù)定期間延遲后的延遲信號，將該NAND邏輯運算的結(jié)果輸出到晶體管31的柵極。晶體管31設(shè)置在電源電壓VDD和節(jié)點N0之間，其柵接受NAND電路32的輸出信號的輸入。
本發(fā)明實施例2的變形例2的驅(qū)動電路220的動作，和實施例2的圖5所說明的驅(qū)動電路200的動作相同。
定時電路30在延遲電路34的延遲時間內(nèi)使晶體管31導(dǎo)通，并將電源電壓VDD和節(jié)點N0電連接。也就是，將節(jié)點N0的電壓電平設(shè)定于1V。
由此，能夠通過調(diào)整延遲電路34的延遲時間，調(diào)整節(jié)點N0和電源電壓VDD之間的電連接時間。也就是，能夠調(diào)整將節(jié)點N0的電壓電平設(shè)定于1V的期間，由此，能夠高效率地將電源電壓VDD供給節(jié)點N0，從而進(jìn)一步減少耗電。
參照圖8，跟圖4中說明的實施例2的驅(qū)動電路200相比，本發(fā)明實施例3的驅(qū)動電路300的不同點在于定時電路10由定時電路40所取代。并且，反相器INV2、INV3與定時電路40，構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT3。
定時電路40中包含晶體管41和反相器42。作為一例，此處設(shè)晶體管41為P溝道MOS晶體管。晶體管41設(shè)置在節(jié)點N1和節(jié)點N0之間，其柵極被輸入經(jīng)由反相器42的輸出信號OUT的反相信號。
定時電路40跟定時電路20一樣，在晶體管NT1導(dǎo)通時將電源電壓VDD和節(jié)點N0臨時地電連接。具體而言，在輸出信號OUT為1V(H電平)時，晶體管41導(dǎo)通，且節(jié)點N1與節(jié)點N0電連接。
本發(fā)明實施例3的驅(qū)動電路300的動作，跟實施例2中用圖5所說明的驅(qū)動電路200的動作相同。以下，具體就輸入信號IN從1V轉(zhuǎn)變?yōu)?V的情況進(jìn)行討論。由于此時的輸出信號OUT為1V，定時電路40中，晶體管41將節(jié)點N1和節(jié)點N0設(shè)定于電連接狀態(tài)。反相器INV3響應(yīng)輸入信號IN之從1V轉(zhuǎn)變?yōu)?V，將節(jié)點N1和電源電壓VDD(1V)電連接。與此相應(yīng)，節(jié)點N0和該電源電壓VDD被電連接。作為響應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，節(jié)點Nb被與接地電壓GND(0V)電連接。并且，作為響應(yīng)，定時電路40使節(jié)點N1和節(jié)點N0斷開。也就是，采用本發(fā)明的實施例3的驅(qū)動電路300的結(jié)構(gòu)中，晶體管NT1導(dǎo)通時，定時電路40使電源電壓VDD和節(jié)點N0直接電連接，能夠使晶體管NT1高速動作。并且，在輸出信號OUT為0V的穩(wěn)定狀態(tài)時，通過定時電路40使晶體管41截止，并使晶體管NT1的柵壓下降(0.6V)，從而能夠減少柵漏電流。
(實施例3的變形例1)參照圖9，跟圖8的實施例3的驅(qū)動電路300相比，本發(fā)明實施例3的變形例1的驅(qū)動電路310的不同點在于定時電路40由定時電路50所取代。并且，反相器INV2、INV3與定時電路50構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT3#。
定時電路50中包含晶體管51、反相器52和延遲電路53。作為一例，這里設(shè)晶體管51為P溝道MOS晶體管。晶體管51設(shè)置在節(jié)點N1和節(jié)點N0之間，經(jīng)由反相器52接受通過了延遲電路53的輸入信號IN的反相信號的輸入。也就是，定時電路50使輸入信號IN延遲，延遲時間為反相器52與延遲電路53的通過延遲時間。因此，響應(yīng)輸入信號IN之從1V轉(zhuǎn)變?yōu)?V，晶體管51將節(jié)點N0和節(jié)點N1之間的連接狀態(tài)在延遲時間過后設(shè)定于非導(dǎo)通狀態(tài)。
本發(fā)明實施例3的變形例1的驅(qū)動電路310的動作，跟圖5中說明的相同。
輸入信號IN從1V轉(zhuǎn)變?yōu)?V時，定時電路50將輸入信號IN的延遲電路53的經(jīng)過延遲時間后為導(dǎo)通狀態(tài)的晶體管51設(shè)為截止?fàn)顟B(tài)。隨著輸入信號IN從1V轉(zhuǎn)變?yōu)?V，反相器INV3使電源電壓VDD和節(jié)點N1電連接。因此，電源電壓VDD和節(jié)點N0，在與延遲電路53的延遲時間相當(dāng)?shù)钠陂g被電連接，節(jié)點N0的電壓電平被設(shè)于1V。
由此，通過調(diào)整延遲電路53的延遲時間，能夠調(diào)整節(jié)點N0和電源電壓VDD之間的電連接時間。也就是，能夠調(diào)整將節(jié)點N0的電壓電平設(shè)于1V的期間。由此，能夠有效率地將電源電壓VDD供給節(jié)點N0，從而可以進(jìn)一步減少耗電。
以上用實施例1～3及其變形例的驅(qū)動電路的結(jié)構(gòu)，對通過調(diào)整N溝道MOS晶體管NT1導(dǎo)通時的柵壓整體地減少耗電的結(jié)構(gòu)作了說明。本發(fā)明實施例4的驅(qū)動電路400的目的在于不僅減少N溝道MOS晶體管NT1的柵漏電流，而且減少P溝道MOS晶體管PT1的柵漏電流，從而在整體上進(jìn)一步減少耗電。
參照圖10，跟實施例3的驅(qū)動電路300相比，本發(fā)明實施例4的驅(qū)動電路400的不同點在于反相器INV3由反相器INV#3所取代，定時電路40由定時電路60所取代。其他各點均相同，因此不重復(fù)其說明。并且，反相器INV2、INV#3與定時電路60構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT4。
反相器INV#3中還包含晶體管NTT3，這是它和反相器INV3的不同之處。作為一例，這里設(shè)晶體管NTT3為N溝道MOS晶體管。晶體管NTT3是所謂二極管連接的晶體管，其源極側(cè)連接于接地電壓GND，漏與柵之間電連接。并且，晶體管NTT3設(shè)置在晶體管NT3和接地電壓GND之間。
在晶體管NT3成為導(dǎo)通時，反相器INV#3經(jīng)由晶體管NTT3將接地電壓GND和節(jié)點N1電連接。此時的節(jié)點N1的電壓電平，成為從接地電壓GND提升了晶體管NTT3的閾值電壓后的值。而且，從接地電壓GND提升了該晶體管NTT3的閾值電壓后的電壓電平，設(shè)為晶體管的PT1的導(dǎo)通電壓(例如0.7V)的范圍內(nèi)。作為一例，這里設(shè)晶體管NTT3的閾值電壓為0.4V。因此，晶體管PTI在0.4V時導(dǎo)通。
定時電路60中包含晶體管61、62和反相器63、64。作為一例，這里設(shè)晶體管61為N溝道MOS晶體管。并且，設(shè)晶體管62為P溝道MOS晶體管。反相器64接受輸入信號IN的輸入，并將其反相信號傳送到節(jié)點N2。晶體管61設(shè)置在節(jié)點N1和節(jié)點N2之間，其柵極被輸入經(jīng)反相器63反相的輸出信號OUT的反相信號。晶體管62設(shè)置在節(jié)點N2和節(jié)點N0之間，其柵極被輸入經(jīng)反相器63反相的輸出信號OUT的反相信號。也就是，晶體管61與62互補地導(dǎo)通，節(jié)點N2和節(jié)點N1與節(jié)點N0之一電連接。
以下，用圖11的時序圖說明本發(fā)明實施例4的驅(qū)動電路400的動作。
在時刻T1，輸入信號IN從0V轉(zhuǎn)變?yōu)?V時，反相器INV2的晶體管NT2導(dǎo)通，節(jié)點N0的電壓電平成為0V。另一方面，反相器INV#8中，晶體管NT3導(dǎo)通。因此，設(shè)為由反相器INV#3將節(jié)點N1的電壓電平設(shè)定于0.4V。
這里，通過經(jīng)由反相器63的輸出信號OUT(L電平)的輸入，定時電路60將晶體管61設(shè)定于導(dǎo)通狀態(tài)。這時，在輸入信號IN從0V轉(zhuǎn)變?yōu)?V的場合，反相器64使節(jié)點N2和接地電壓GND之間電連接。也就是，由于節(jié)點N0和節(jié)點N1之間為導(dǎo)通狀態(tài)，結(jié)果，節(jié)點N1的電壓電平降至0V。與此相應(yīng)，反相器INV1的晶體管PT1導(dǎo)通，電源電壓VDD和節(jié)點Nb被電連接，節(jié)點Nb的電壓電平被設(shè)定于1V。
并且，定時電路60作為響應(yīng)，將晶體管61截止而設(shè)于非導(dǎo)通狀態(tài)，將晶體管62導(dǎo)通而設(shè)于導(dǎo)通狀態(tài)。因此，晶體管PT1導(dǎo)通時，通過由定時電路60直接與接地電壓GND電連接，使晶體管PT1的導(dǎo)通電流增大，從而使其工作速度提高。由此，能夠縮短節(jié)點Nb的電壓電平轉(zhuǎn)變?yōu)?V的時間。
另外，在輸出信號OUT成為1V的時刻T4之后，由于接地電壓GND和節(jié)點N1之間不電連接，在晶體管PT1的導(dǎo)通電壓范圍內(nèi)節(jié)點N1的電壓電平上升至0.4V。因此，輸出信號OUT為1V的穩(wěn)定狀態(tài)時，通過使柵壓上升，能夠減少P溝道MOS晶體管PT1的柵漏電流。
再有，在時刻T2輸入信號IN從1V轉(zhuǎn)變?yōu)?V的情況，跟圖5中說明的實施例2的驅(qū)動電路200的動作相同，因此不重復(fù)其說明。
具體而言，N溝道MOS晶體管NT1動作時，由反相器64將電源電壓VDD和節(jié)點N0之間直接電連接。并且，在輸出信號OUT為0V的穩(wěn)定狀態(tài)時，能夠通過使柵壓下降，減少N溝道MOS晶體管NT1的漏電流。
采用本發(fā)明實施例4的驅(qū)動電路400的結(jié)構(gòu)，晶體管NT1與PT1動作時，通過分別供給通常的電源電壓VDD與接地電壓使晶體管高速動作，在穩(wěn)定狀態(tài)時能夠通過分別降低與提升晶體管NT1與PT1的電壓來減少漏電流。
也就是，本發(fā)明實施例4的驅(qū)動電路400可減少晶體管NT1的漏電流，同時由于可減少晶體管PT1的漏電流，所以能夠整體地降低耗電。
在上述的實施例1～4及其變形例的驅(qū)動電路的結(jié)構(gòu)中，就根據(jù)一個輸入即輸入信號IN將輸出信號OUT輸出的驅(qū)動電路的結(jié)構(gòu)作了說明。
以下，在本發(fā)明實施例5的驅(qū)動電路500中，就將兩個輸入即輸入信號IN1與IN2的AND邏輯運算結(jié)果作為輸出信號OUT輸出的驅(qū)動電路的電路結(jié)構(gòu)進(jìn)行說明。
參照圖12，本發(fā)明實施例5的驅(qū)動電路500中設(shè)有NAND電路ND0與ND1，定時電路70，以及反相器INV1。并且，NAND電路ND0、ND1與定時電路70，構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT5。
NAND電路ND0中包含晶體管102～106。晶體管105與106串聯(lián)連接在節(jié)點N0和接地電壓GND之間，其柵極分別接受輸入信號IN1與IN2的輸入。晶體管102是源極側(cè)連接于電源電壓VDD，并在柵漏之間電連接的所謂二極管連接的晶體管。這里設(shè)晶體管102的閾值電壓為0.4V。晶體管103與104，經(jīng)由晶體管102并聯(lián)地設(shè)置在電源電壓VDD和節(jié)點N0之間，其柵極上分別輸入信號IN1與IN2。該NAND電路ND0，根據(jù)輸入信號IN1與IN2的輸入將其NAND邏輯運算結(jié)果輸出到節(jié)點N0。并且，NAND電路ND1根據(jù)輸入信號IN1與IN2的輸入將其NAND邏輯運算結(jié)果輸出到節(jié)點N1。例如，輸入信號IN1與IN2被共同設(shè)于H電平時，節(jié)點N1被設(shè)定于L電平即0V。另一方面，輸入信號IN1與IN2中的任一方為H電平時，節(jié)點N1設(shè)定于H電平即1V。
定時電路70中包含晶體管71～73和反相器74。晶體管71與72，分別并聯(lián)地設(shè)置在電源電壓VDD和晶體管73之間，分別接受輸入信號IN1與IN2的輸入。晶體管73被設(shè)置在晶體管71與72和節(jié)點N0之間，其柵極被輸入經(jīng)由反相器74的輸出信號OUT的反相信號。
以下，用圖13的時序圖就本發(fā)明實施例5的驅(qū)動電路500的動作進(jìn)行說明。假設(shè)在初始狀態(tài)時，輸入信號IN1為0V，輸入信號IN2為1V。
以下，討論在時刻T1輸入信號IN1從0V轉(zhuǎn)變?yōu)?V的情況。由于輸入信號IN1與IN2被共同設(shè)定于1V，作為響應(yīng)，NAND電路ND1將節(jié)點N1的電壓電平設(shè)于0V。NAND電路ND0中，響應(yīng)輸入信號IN1與IN2，晶體管105與106導(dǎo)通。因此，接地電壓GND和節(jié)點N0被電連接，節(jié)點N0的電壓電平成為0V。與此相應(yīng)，反相器INV1的晶體管PTI導(dǎo)通，電源電壓VDD和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)于1V。
另一方面，定時電路70的晶體管73被輸入經(jīng)由反相器74的輸出信號OUT的反相信號。因此，輸出信號OUT為H電平時，晶體管73被設(shè)定于導(dǎo)通狀態(tài)。
以下，討論在時刻T2輸入信號IN1從1V轉(zhuǎn)變到0V的情況。這時，NAND電路ND1響應(yīng)輸入信號IN1與IN2將節(jié)點N1設(shè)定于1V。響應(yīng)輸入信號IN1之設(shè)于0V、輸入信號IN2之設(shè)于1V，NAND電路ND0使晶體管103導(dǎo)通。也就是，電源電壓VDD經(jīng)由晶體管102和節(jié)點N0電連接。因此，節(jié)點N0的電壓電平向0.6V變化。
另一方面，定時電路70中，響應(yīng)輸入信號IN1之設(shè)于0V而使晶體管71導(dǎo)通。這時，晶體管73為導(dǎo)通狀態(tài)。因此，電源電壓VDD和節(jié)點N0被電連接。結(jié)果，節(jié)點N0的電壓電平被設(shè)定于1V。
與此相應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，接地電壓GND和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)定于0V。
在輸出信號OUT成為0V的時刻T4以后，定時電路10將晶體管73截止，并將電源電壓VDD和節(jié)點N0之間的電連接切斷。因此，在輸出信號OUT為0V的穩(wěn)定狀態(tài)時，晶體管NT1的柵壓被降至0.6V。由此，能夠減少晶體管NT1的柵漏電流。
采用本發(fā)明實施例5的驅(qū)動電路500的結(jié)構(gòu)，即使在輸入信號為IN1與IN2的兩個輸入信號的驅(qū)動電路中，也能夠減少構(gòu)成最后級的反相器INV1的晶體管NT1的漏電流，使得整體地減少耗電成為可能。
(實施例5的變形例)在本發(fā)明實施例5的變形例的驅(qū)動電路510的結(jié)構(gòu)中，就響應(yīng)兩個輸入信號即信號IN1與IN2、輸出作為OR邏輯運算結(jié)果的輸出信號OUT的驅(qū)動電路的電路結(jié)構(gòu)進(jìn)行說明。
參照圖14，跟圖12所示的實施例5的驅(qū)動電路500相比，實施例5變形例的驅(qū)動電路510的不同點在于NAND電路ND0與ND1由NOR電路NR0與NR1所取代，定時電路70由定時電路80所取代。并且，NOR電路NR0、NR1與定時電路80構(gòu)成控制節(jié)點N0與N1的電壓電平的制御電路CT5#。
NOR電路NR1，接受輸入信號IN1、IN2的輸入，將該NOR邏輯運算結(jié)果輸出到節(jié)點N1。NOR電路NR0中包含晶體管112～116。作為一例，這里設(shè)晶體管112～114為P溝道MOS晶體管。并且，設(shè)晶體管115與116為N溝道MOS晶體管。晶體管115與116，分別并聯(lián)設(shè)置在節(jié)點N0和接地電壓GND之間，其各柵極分別接受輸入信號IN1與IN2的輸入。晶體管112是源極側(cè)與電源電壓VDD連接、柵與漏之間是分別電連接的所謂二極管連接的晶體管。晶體管113與114，經(jīng)由晶體管112串聯(lián)連接在電源電壓VDD和節(jié)點N0之間，其各柵極接受輸入信號IN1，IN2的輸入。
定時電路80中包含晶體管81～83和反相器84。作為一例，這里設(shè)晶體管81～83為P溝道MOS晶體管。晶體管81與82經(jīng)由晶體管83串聯(lián)連接在節(jié)點N0和電源電壓VDD之間，其各柵極接受輸入信號IN1與IN2的輸入。并且，晶體管83被設(shè)置在晶體管82和節(jié)點N0之間，經(jīng)由反相器84接受輸出信號OUT的反相信號的輸入。
以下，用圖15的時序圖就本發(fā)明實施例5的變形例的驅(qū)動電路510的動作進(jìn)行說明。設(shè)初始狀態(tài)時輸入信號IN1與IN2為0V。
考慮在時刻T1輸入信號IN2從0V轉(zhuǎn)變?yōu)?V的情況。由于輸入信號IN1為0V、輸入信號IN2為1V，作為響應(yīng)，NOR電路NR1將節(jié)點N1的電壓電平設(shè)定于0V。NOR電路NR0中，響應(yīng)輸入信號IN1與IN2，晶體管116導(dǎo)通。因此，接地電壓GND和節(jié)點N0之間被電連接，節(jié)點N0的電壓電平成為0V。與此相應(yīng)，反相器INV1的晶體管PT1導(dǎo)通，電源電壓VDD和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)定于1V。
另一方面，定時電路80的晶體管83被輸入經(jīng)過反相器74的輸出信號OUT的反相信號。因此，輸出信號OUT為H電平時，晶體管83被設(shè)定于導(dǎo)通狀態(tài)。
考慮在時刻T2輸入信號IN2從1V轉(zhuǎn)變到0V的情況。這時，NOR電路NR1，響應(yīng)輸入信號IN1與IN2將節(jié)點N1設(shè)定于1V。NAND電路NR0，響應(yīng)輸入信號IN1之設(shè)于0V、輸入信號IN2之設(shè)于0V，使晶體管113與114導(dǎo)通。也就是，電源電壓VDD和節(jié)點N0之間經(jīng)由晶體管112被電連接。因此，節(jié)點N0的電壓電平朝向0.6V變動。
另一方面，定時電路70中，響應(yīng)輸入信號IN1與IN2之同時設(shè)為0V，晶體管81與82導(dǎo)通。這時，晶體管83處于導(dǎo)通狀態(tài)。因此，電源電壓VDD和節(jié)點N0被電連接，結(jié)果，節(jié)點N0的電壓電平被設(shè)定于1V。
與此相應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，接地電壓GND和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)定于0V。
在輸出信號OUT成為0V的時刻T4以后，定時電路10使晶體管83截止，將電源電壓VDD和節(jié)點N0之間的電連接切斷。因此，在輸出信號OUT為0V的穩(wěn)定狀態(tài)時，晶體管NT1的柵壓被降至0.6V。由此，能夠減少晶體管NT1的柵漏電流。
采用本發(fā)明實施例5的變形例的驅(qū)動電路510的結(jié)構(gòu)，即使在輸入信號為IN1與IN2的兩個輸入信號的驅(qū)動電路中，也能減少構(gòu)成最后級反相器INV1的晶體管NT1的漏電流，從而能夠整體地減少耗電。
上述實施例1～5及其變形例的驅(qū)動電路的結(jié)構(gòu)中，就通過將構(gòu)成最后級反相器的晶體管的柵壓設(shè)定于中間電壓電平來減少構(gòu)成最后級反相器的晶體管的柵漏電流的方式作了說明。
本發(fā)明實施例6的驅(qū)動電路600中說明，通過將加到最后級晶體管NT1的柵極的柵壓在不工作時完全降至接地電壓GND電平來進(jìn)一步減少耗電。
參照圖16，跟圖4所示的驅(qū)動電路200相比，本發(fā)明實施例6的驅(qū)動電路600的不同點在于去掉了反相器INV2，新增加了晶體管NT4、NT5。其余的反相器INV1、INV3，跟實施例2中圖4所示的驅(qū)動電路200具有相同的結(jié)構(gòu)，因此不再重復(fù)說明。反相器INV3與定時電路10構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT6。
晶體管NT5設(shè)置在節(jié)點N0和接地電壓GND之間，其柵極接受輸入信號IN的輸入。并且，晶體管NT4設(shè)置在節(jié)點Nb和接地電壓GND之間，與晶體管NT1并聯(lián)，其柵極與節(jié)點N1電連接。
作為一例，設(shè)晶體管NT4與NT5為N溝道MOS晶體管。而且，設(shè)晶體管NT4與NT5的電流驅(qū)動力比晶體管NT1的小。具體而言，就是假設(shè)晶體管NT4與NT5的柵寬比晶體管NT1的柵寬窄。
以下，用圖17的時序圖就本發(fā)明實施例6的驅(qū)動電路600的動作進(jìn)行說明。
考慮在時刻T1輸入信號IN從0V轉(zhuǎn)變?yōu)?V的情況。反相器INV3，將輸入信號IN的反相信號傳送給節(jié)點N1。也就是，節(jié)點N1跟接地電壓GND電連接，節(jié)點N1的電壓電平被設(shè)定于0V。作為響應(yīng)，反相器INV1的晶體管PT1導(dǎo)通，電源電壓VDD和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平成為1V。晶體管NT5響應(yīng)輸入信號IN，使接地電壓GND和節(jié)點N0電連接。因此，節(jié)點N0的電壓電平被設(shè)定于0V。
另一方面，定時電路10在時刻T1跟實施例2中說明的相同，晶體管1響應(yīng)輸入信號IN而處于非導(dǎo)通狀態(tài)，因此不起作用。而且，由于這時節(jié)點Nb的電壓電平被設(shè)定于1V，定時電路10的晶體管2，響應(yīng)反相器3的反相信號(0V)而處于導(dǎo)通狀態(tài)。
接著，考慮在時刻T2輸入信號IN從1V轉(zhuǎn)變?yōu)?V的情況。反相器INV3將輸入信號IN的反相信號傳送到節(jié)點N1。也就是，節(jié)點N1，跟電源電壓VDD電連接，節(jié)點N1的電壓電平被從0V設(shè)定為1V。因此，反相器INV1的晶體管PT1截止。
另一方面，由于定時電路10的晶體管2如上述處于導(dǎo)通狀態(tài)，在時刻T2，輸入信號IN從1V轉(zhuǎn)變?yōu)?V時，晶體管1導(dǎo)通。與此相應(yīng)，跟用圖5的時序圖所說明的相同，晶體管1與2導(dǎo)通，電源電壓VDD和節(jié)點N0電連接。因此，節(jié)點N0的電壓電平被設(shè)定于1V。作為響應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，接地電壓GND和節(jié)點Nb被電連接，節(jié)點Nb的電壓電平被設(shè)定于0V(L電平)。
接著，節(jié)點Nb的電壓電平向0V改變時，定時電路10使晶體管2截止。也就是，從定時電路10向節(jié)點N0的電源電壓VDD(1V)的供給被中止。
并且，在該定時電路10的動作的同時，晶體管NT4是隨著節(jié)點N1的電壓電平被設(shè)定于1V而成為導(dǎo)通狀態(tài)，接地電壓GND和節(jié)點Nb電連接，節(jié)點Nb的電壓電平設(shè)定于0V。
因此，在輸入信號IN從1V轉(zhuǎn)變?yōu)?V的期間，晶體管NT1與NT4同時導(dǎo)通。該輸出信號OUT從1V轉(zhuǎn)變?yōu)?V的期間，動作速度快的晶體管NT1在預(yù)定期間導(dǎo)通，因此其高速性得以維持，輸出信號OUT被設(shè)定于0V后的穩(wěn)定期間，節(jié)點Nb用晶體管NT4固定于0V。
也就是，臨時地用漏電流大的晶體管NT1使數(shù)據(jù)電平高速改變，在穩(wěn)定狀態(tài)時，用漏電流小的低速晶體管使數(shù)據(jù)電平固定。
在該狀態(tài)時，由于如上述來自定時電路10的電源電壓VDD的供給被中止，節(jié)點N0成為浮動狀態(tài)；由于晶體管NT1的柵漏節(jié)點N0的電壓電平緩慢地下降到接地電壓GND電平，晶體管NT1成為截止?fàn)顟B(tài)。
采用本發(fā)明實施例6的驅(qū)動電路600即電流驅(qū)動能力不同的兩種晶體管，以保證動作的高速性，同時將漏電流大晶體管NT1的柵壓在不工作時設(shè)于0V，由此，可進(jìn)一步減少漏電流，最終能夠減少驅(qū)動電路整體的漏電流。
(實施例6的變形例1)參照圖18，跟圖16中說明的實施例6的驅(qū)動電路600相比，本發(fā)明實施例6的變形例1的驅(qū)動電路610的不同點在于定時電路10由定時電路40所取代。定時電路40中包含晶體管41和反相器42。反相器INV3與定時電路40構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT6#。
定時電路40跟定時電路20一樣，晶體管NT1導(dǎo)通時臨時地將電源電壓VDD和節(jié)點N0電連接。具體而言，輸出信號OUT為1V(H電平)時，晶體管41導(dǎo)通，節(jié)點N1和節(jié)點N0電連接。
本發(fā)明實施例6的變形例1的驅(qū)動電路610的動作，跟實施例6的圖17中說明的驅(qū)動電路600的動作相同。
具體而言，由于輸入信號IN從1V轉(zhuǎn)變?yōu)?V時輸出信號OUT為1V，定時電路40中，晶體管41將節(jié)點N1和節(jié)點N0設(shè)定于電導(dǎo)通狀態(tài)。反相器INV3響應(yīng)輸入信號IN之從1V轉(zhuǎn)變?yōu)?V，將節(jié)點N1和電源電壓VDD(1V)電連接。與此相應(yīng)，節(jié)點N0和該電源電壓VDD被電連接。作為響應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，節(jié)點Nb被與接地電壓GND(0V)電連接。與此相應(yīng)，定時電路40使節(jié)點N1和節(jié)點N0不相連接。并且，隨著節(jié)點N1成為1V，晶體管NT4導(dǎo)通，節(jié)點Nb與接地電壓GND電連接。
因此，如上述，在輸入信號IN從1V轉(zhuǎn)變到0V的期間，節(jié)點Nb上的晶體管NT1與NT4同時導(dǎo)通。也就是，臨時地用漏電流大的晶體管NT1使數(shù)據(jù)電平高速改變，在穩(wěn)定狀態(tài)時，用漏電流小的低速晶體管使數(shù)據(jù)電平固定。
并且，在該狀態(tài)由于如上述電源電壓VDD的供給停止，節(jié)點N0成為浮動狀態(tài)；由于晶體管NT1的柵漏節(jié)點N0的電壓電平緩慢地下降，晶體管NT1成為截止?fàn)顟B(tài)。
本發(fā)明實施例6的變形例1的驅(qū)動電路610中，用兩種晶體管來保證動作的高速性，在非工作狀態(tài)將漏電流大的晶體管NT1的柵壓設(shè)定于0V，如此能夠進(jìn)一步減少漏電流，進(jìn)而減少驅(qū)動電路整體的漏電流。
(實施例6的變形例2)在本發(fā)明的實施例6的變形例2中說明如下的結(jié)構(gòu)將響應(yīng)圖12的實施例5中說明的兩個輸入的輸入信號而作的AND邏輯運算結(jié)果加以輸出的驅(qū)動電路中，通過在非工作時將加于晶體管NT1的柵極的柵壓完全降至接地電壓GND電平，由此進(jìn)一步減少耗電。
參照圖19，跟圖12的驅(qū)動電路610相比，本發(fā)明實施例6的變形例2的驅(qū)動電路620的不同點在于去掉了NAND電路ND0，并增設(shè)了晶體管NT4～NT6。并且，NAND電路ND1與定時電路70構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT6a。作為一例，設(shè)晶體管NT4～NT6為N溝道MOS晶體管。再有，假設(shè)晶體管NT4～NT6的電流驅(qū)動力比晶體管NT1的小。具體而言，假設(shè)晶體管NT4～NT6的柵寬比晶體管NT1的柵寬窄。
晶體管NT4與晶體管NT1并聯(lián)，設(shè)置在節(jié)點Nb和接地電壓GND之間，其柵極與節(jié)點N1電連接。晶體管NT5與NT6串聯(lián)連接在節(jié)點N0和接地電壓GND之間，其各柵極接受輸入信號IN2與IN1的輸入。
如上述，NAND電路ND1根據(jù)輸入信號IN1與IN2的輸入將其NAND邏輯運算結(jié)果輸出至節(jié)點N1。例如，輸入信號IN1與IN2共同設(shè)于H電平時，節(jié)點N1被設(shè)定于L電平即0V。另一方面，輸入信號IN1與IN2中的任一方為L電平時，節(jié)點N1被設(shè)定于H電平即1V。
如上述，在預(yù)定期間定時電路70對節(jié)點N0的電壓電平加以調(diào)整。
以下，用圖20的時序圖對本發(fā)明實施例6的變形例2的驅(qū)動電路620的動作進(jìn)行說明。假設(shè)在初始狀態(tài)，輸入信號IN1為0V，輸入信號IN2為1V。
考慮在時刻T1輸入信號IN1從0V轉(zhuǎn)變?yōu)?V的情況。和圖11中說明的相同，由于輸入信號IN1與IN2共同被設(shè)定于1V，作為響應(yīng)，NAND電路ND1將節(jié)點N1的電壓電平設(shè)定于0V。與此相應(yīng)，反相器INV1的晶體管PT1導(dǎo)通，電源電壓VDD和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)定于1V。
并且，晶體管NT5與NT6共同響應(yīng)輸入信號IN1與IN2(1V)而導(dǎo)通。因此，接地電壓GND和節(jié)點N0被電連接，節(jié)點N0的電壓電平成為0V。
另一方面，定時電路70的晶體管73跟圖11中的時序圖所說明的相同，在輸出信號OUT為H電平時，晶體管73被設(shè)定于導(dǎo)通狀態(tài)。
考慮在時刻T2輸入信號IN1從1V轉(zhuǎn)變?yōu)?V的情況。這時，NAND電路ND1響應(yīng)輸入信號IN1與IN2，將節(jié)點N1設(shè)定于1V。因此，晶體管PT1成為截止。
定時電路70中，響應(yīng)輸入信號IN1之設(shè)于0V，晶體管71導(dǎo)通。這時，晶體管73為導(dǎo)通狀態(tài)。因此，電源電壓VDD和節(jié)點N0被電連接。結(jié)果，節(jié)點N0的電壓電平被設(shè)定于1V。
與此相應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，接地電壓GND和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)定于0V。
接著，在輸出信號OUT成為0V的時刻以后，定時電路70再次使晶體管73截止，將電源電壓VDD與節(jié)點N0的電連接斷開。與此相應(yīng)，對節(jié)點N0的電壓供給被切斷，晶體管NT1成為截止。
另一方面，隨著該定時電路70的動作，節(jié)點N1的電壓電平被設(shè)定于1V，晶體管NT4成為導(dǎo)通狀態(tài)，接地電壓GND和節(jié)點Nb被電連接，節(jié)點Nb的電壓電平因此被設(shè)定于0V。
因此，在輸入信號IN從1V轉(zhuǎn)變?yōu)?V的期間，節(jié)點Nb上的晶體管NT1與NT4同時導(dǎo)通。在輸出信號OUT在從1V變?yōu)?V的轉(zhuǎn)變期間，由于動作速度快的晶體管NT1在預(yù)定期間導(dǎo)通，電路的高速性得以維持，在輸出信號OUT設(shè)于0V后的穩(wěn)定期間，用晶體管NT4固定于0V。
也就是，臨時地使用漏電流大的晶體管NT1使數(shù)據(jù)電平高速改變，穩(wěn)定狀態(tài)時，用漏電流小的低速晶體管使數(shù)據(jù)電平固定。
該狀態(tài)時，節(jié)點N0由于電壓供給的切斷而成為浮動狀態(tài)；由于晶體管NT1的柵漏，節(jié)點N0的電壓電平緩慢地降低，晶體管NT1成為截止?fàn)顟B(tài)。
在本發(fā)明實施例6的變形例2的兩個輸入的AND電路結(jié)構(gòu)即驅(qū)動器回路620中，通過用電流驅(qū)動能力不同的兩種晶體管來保證動作高速性，同時將漏電流大的晶體管NT1的柵壓在不工作時設(shè)定于0V，由此，能夠進(jìn)一步減少漏電流，結(jié)果能夠減少驅(qū)動電路整體的漏電流。
(實施例6的變形例3)在本發(fā)明的實施例6的變形例3中，就驅(qū)動電路630的電路結(jié)構(gòu)進(jìn)行說明，該電路輸出作為根據(jù)兩個輸入的輸入信號IN1與IN2的OR邏輯運算結(jié)果的輸出信號OUT。
參照圖21，跟圖14所示的實施例5的變形例的驅(qū)動電路510相比，本發(fā)明實施例6的變形例3的驅(qū)動電路630的不同點在于去掉NOR電路NR0，增設(shè)了晶體管NT4～NT6。并且，NOR電路NR1與定時電路80構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT6b。
晶體管NT4與晶體管NT1并聯(lián)，設(shè)置在節(jié)點Nb和接地電壓GND之間，其柵極與節(jié)點N1電連接。晶體管NT5與NT6分別并聯(lián)連接在節(jié)點N0和接地電壓GND之間，其各柵極接受輸入信號IN1與IN2的輸入。
以下，用圖22的時序圖就本發(fā)明實施例6的變形例3的驅(qū)動電路630的動作進(jìn)行說明。設(shè)初始狀態(tài)時輸入信號IN1與IN2為0V。
考慮在時刻T1輸入信號IN2從0V轉(zhuǎn)變?yōu)?V的情況。跟圖15中說明的一樣，由于輸入信號IN1為0V、輸入信號IN2為1V，作為響應(yīng)，NOR電路NR1將節(jié)點N1的電壓電平設(shè)定于0V。與此相應(yīng)，反相器INV1的晶體管PT1導(dǎo)通，電源電壓VDD和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)于1V。
并且，晶體管NT6響應(yīng)輸入信號IN2(1V)而導(dǎo)通。因此，接地電壓GND和節(jié)點N0被電連接，節(jié)點N0的電壓電平成為0V。
另一方面，定時電路80的晶體管83，跟圖15的時序圖所說明的一樣，被輸入經(jīng)由反相器84的輸出信號OUT的反相信號。因此，輸出信號OUT為H電平時，晶體管83被設(shè)定于導(dǎo)通狀態(tài)。
考慮在時刻T2輸入信號IN2從1V轉(zhuǎn)變?yōu)?V時的情況。這時，NOR電路NR1響應(yīng)輸入信號IN1與IN2將節(jié)點N1設(shè)定于1V。因此，晶體管PT1成為截止。
另一方面，定時電路80中，晶體管81與82響應(yīng)輸入信號IN1與IN2共同被設(shè)于0V而導(dǎo)通。這時，晶體管83處于導(dǎo)通狀態(tài)。因此，電源電壓VDD和節(jié)點N0被電連接。結(jié)果，節(jié)點N0的電壓電平被設(shè)定于1V。
與此相應(yīng)，反相器INV1的晶體管NT1導(dǎo)通，接地電壓GND和節(jié)點Nb被電連接。因此，節(jié)點Nb的電壓電平被設(shè)定于0V。
并且，在輸出信號OUT成為0V的時刻T4以后，定時電路80使晶體管83截止，電源電壓VDD和節(jié)點N0之間的電連接被切斷。與此相應(yīng)，對節(jié)點N0的電壓供給被切斷，晶體管NT1成為截止。
另一方面，在定時電路80工作的同時，隨著節(jié)點N1的電壓電平設(shè)于1V晶體管NT4成為導(dǎo)通狀態(tài)，從而使接地電壓GND和節(jié)點Nb電連接，節(jié)點Nb的電壓電平被設(shè)定于0V。
因此，在輸入信號IN從1V轉(zhuǎn)變?yōu)?V的期間，晶體管NT1與NT4同時導(dǎo)通。該輸出信號OUT從1V向0V變化的轉(zhuǎn)變期間，動作速度快的晶體管NT1在預(yù)定期間導(dǎo)通，因此其高速性得以維持，在輸出信號OUT被設(shè)于0V后的穩(wěn)定期間，節(jié)點Nb的電壓用晶體管NT4固定于0V。
也就是，臨時地用漏電流大的晶體管NT1使數(shù)據(jù)電平高速變化，穩(wěn)定狀態(tài)時，用漏電流少的低速晶體管使數(shù)據(jù)電平固定。
該狀態(tài)時，節(jié)點N0如上述通過切斷電壓供給而成為浮動狀態(tài)，但是由于晶體管NT1的柵漏電流，節(jié)點N0的電壓電平緩慢地下降，晶體管NT1成為截止?fàn)顟B(tài)。
本發(fā)明實施例6的變形例3的兩個輸入的OR電路結(jié)構(gòu)的驅(qū)動電路630中，用電流驅(qū)動能力不同的兩種晶體管，從而能夠在保證動作高速性的同時，通過將漏電流大的晶體管NT1的柵壓在不工作時設(shè)于0V，進(jìn)一步降低漏電流，結(jié)果，驅(qū)動電路整體的漏電流得以減少。
上述實施例6中，就用電流驅(qū)動能力高的晶體管NT1和電流驅(qū)動能力低的晶體管NT4兩種N溝道MOS晶體管、在保證動作高速性的同時減少耗電的結(jié)構(gòu)作了說明。
本實施例7中同樣地，就用電流驅(qū)動能力高的晶體管和電流驅(qū)動能力低的兩種P溝道MOS晶體管、在保證動作高速性的同時減少耗電的結(jié)構(gòu)進(jìn)行說明。
參照圖23，本發(fā)明實施例7的驅(qū)動電路700中設(shè)有反相器INV1、INV4和控制電路90。
關(guān)于反相器INV1，與實施例1中說明的相同，因此不重復(fù)其詳細(xì)說明。
反相器INV4經(jīng)由節(jié)點Nb與反相器INV1串聯(lián)連接，它由電壓驅(qū)動能力比反相器INV1低的晶體管構(gòu)成。具體而言，反相器INV4中包含晶體管PT4、NT4。
晶體管PT4設(shè)置在電源電壓VDD和節(jié)點Nb之間，其柵極與節(jié)點N2電連接。晶體管NT4設(shè)置在接地電壓GND和節(jié)點Nb之間，其柵極與節(jié)點N2電連接。
控制電路90中包含反相器93、94和晶體管91、92、95、96。
晶體管95設(shè)置在電源電壓VDD和節(jié)點N1之間，其柵極接受輸入信號IN的輸入。晶體管91設(shè)置在節(jié)點N1和節(jié)點N2之間，其柵極經(jīng)由反相器93接受節(jié)點Nb的反相信號的輸入。晶體管92設(shè)置在節(jié)點N2和節(jié)點N0之間，其柵極經(jīng)由反相器93接受節(jié)點Nb的反相信號的輸入。晶體管96設(shè)置在節(jié)點N0和接地電壓GND之間，其柵極接受輸入信號IN的輸入。反相器94接受輸入信號IN的輸入，并將其反相信號傳送給節(jié)點N2。
以下，用圖24的時序圖就本發(fā)明實施例7的驅(qū)動電路700的動作進(jìn)行說明。
輸入信號IN為0V的穩(wěn)定狀態(tài)時，節(jié)點Nb被設(shè)定于0V。因此，控制電路90的反相器93響應(yīng)節(jié)點Nb的電壓電平而導(dǎo)通。因此，節(jié)點N1和節(jié)點N2被電連接。
在時刻T1，輸入信號IN從0V轉(zhuǎn)變?yōu)?V時，控制電路90的反相器94將節(jié)點N2設(shè)定于0V。與此相應(yīng)，反相器INV1響應(yīng)節(jié)點N2的電壓電平而導(dǎo)通，電源電壓VDD和節(jié)點Nb被電連接。也就是，節(jié)點Nb的電壓電平被設(shè)定于1V。并且，若節(jié)點Nb的電壓電平被設(shè)于1V，則控制電路90的反相器93使晶體管91截止，同時使晶體管92導(dǎo)通。因此，節(jié)點N2和節(jié)點N0被電連接。與此相應(yīng)，向節(jié)點N1的電源供給被切斷，晶體管PTI成為截止。
另一方面，在時刻T1，響應(yīng)節(jié)點N2的電壓電平，反相器INV4的晶體管PT4導(dǎo)通。與此相應(yīng)，節(jié)點Nb和電源電壓VDD被電連接，節(jié)點Nb被設(shè)定于1V。
因此，與晶體管PT1與PT4的動作相應(yīng)，節(jié)點Nb被設(shè)定于1V。并且，控制電路90的晶體管96響應(yīng)輸入信號IN(1V)而導(dǎo)通，節(jié)點N0和接地電壓GND被電連接。
接著，考慮在時刻T2輸入信號IN從1V轉(zhuǎn)變?yōu)?V時的情況。
控制電路90的反相器94將節(jié)點N2設(shè)定于1V。如上述，晶體管92導(dǎo)通，節(jié)點N2和節(jié)點N0被電連接。因此，反相器INV1的晶體管NT1導(dǎo)通，節(jié)點Nb和接地電壓GND被電連接。與此相應(yīng)，節(jié)點Nb的電壓電平被設(shè)定于0V。隨著節(jié)點Nb成為0V，控制電路90的反相器93使晶體管92截止，同時使晶體管91導(dǎo)通。因此，如上述節(jié)點N2和節(jié)點N1被電連接。與此相應(yīng)，向節(jié)點N0的電源供給被切斷，晶體管NT1成為截止。
另一方面，在時刻T2，反相器INV4的晶體管NT4響應(yīng)節(jié)點N2的電壓電平而導(dǎo)通。與此相應(yīng)，節(jié)點Nb和接地電壓GND被電連接，節(jié)點Nb被設(shè)定于0V。
因此，與晶體管NT1和NT4的動作相應(yīng)，節(jié)點Nb被設(shè)于0V。并且，控制電路90的晶體管95響應(yīng)輸入信號IN(0V)而導(dǎo)通，節(jié)點N1和電源電壓VDD電連接。
如上述，在輸入信號IN從0V轉(zhuǎn)變?yōu)?V的期間，晶體管PT1與PT4同時導(dǎo)通。在該輸出信號OUT從0V向1V轉(zhuǎn)變的期間，由于動作速度快的晶體管PT1在預(yù)定期間導(dǎo)通，其高速性得以維持，在輸出信號OUT被設(shè)于1V后的穩(wěn)定期間，節(jié)點Nb用晶體管PT4固定于1V。
也就是，臨時地用漏電流大的晶體管PT1使數(shù)據(jù)電平高速變化，在穩(wěn)定狀態(tài)時用漏電流小的低速晶體管使數(shù)據(jù)電平固定。
另一方面，輸入信號IN從1V轉(zhuǎn)變?yōu)?V的期間，晶體管NT1與NT4同時導(dǎo)通。該輸出信號OUT從1V向0V變化的轉(zhuǎn)變期間，由于動作速度快的晶體管NT1在預(yù)定期間導(dǎo)通，其高速性得以維持，輸出信號OUT被設(shè)定于0V后的穩(wěn)定期間，節(jié)點Nb用晶體管NT4固定于0V。
也就是，臨時地用漏電流大的晶體管NT1使數(shù)據(jù)電平高速變化，在穩(wěn)定狀態(tài)時，用漏電流小的低速晶體管使數(shù)據(jù)電平固定。
在該穩(wěn)定期間，如上述，節(jié)點N0與N1由于電壓供給的切斷而同時成為浮動狀態(tài)，但由于晶體管NT1與PT1的柵漏電，節(jié)點N0與N1各自的電壓電平緩慢地變化，晶體管NT1與PT1分別成為截止?fàn)顟B(tài)。
本發(fā)明實施例7的驅(qū)動電路700具有這樣的結(jié)構(gòu)電流驅(qū)動能力不同的兩種晶體管設(shè)置在兩方，即電源電壓VDD側(cè)和接地電壓GND側(cè)。與此相應(yīng)，在進(jìn)一步保證了驅(qū)動電路700的動作高速性的同時，能夠通過在不工作時將漏電流大的晶體管NT1與PT1的柵壓設(shè)定于0V與1V，進(jìn)一步降低漏電流，結(jié)果，驅(qū)動電路整體的漏電流得以減少。
上述的實施例6、7中，對采用電流驅(qū)動能力不同的兩種晶體管實現(xiàn)既保證動作高速性同時又降低耗電的結(jié)構(gòu)作了說明。
本實施例8說明在驅(qū)動電路的備用時，具體而言即輸入信號IN維持為0V時，抑制來自外部的噪聲對輸出信號OUT的影響的結(jié)構(gòu)。
參照圖25，跟圖16的驅(qū)動電路600相比，本實施例8的驅(qū)動電路600a的不同點在于定時電路10由定時電路10a所取代。其他方面均相同，因此不重復(fù)其詳細(xì)說明。
跟定時電路10相比，定時電路10a還設(shè)有晶體管2#。其他方面均相同，因此不重復(fù)其詳細(xì)說明。晶體管2#與晶體管2并聯(lián)地設(shè)置在晶體管1和節(jié)點N0之間，其柵極接受外部輸入的控制信號/P。設(shè)晶體管2#為P溝道MOS晶體管。反相器INV3與定時電路10a構(gòu)成控制節(jié)點N0與N1的電壓電平的控制回路CT6a#。并且，晶體管2#構(gòu)成噪聲調(diào)整電路。
本實施例8的驅(qū)動電路600a，在備用時被輸入控制信號/P(0V)的信號；在其他場合，被輸入控制信號/P(1V)。這時的動作跟實施例6的驅(qū)動電路600的相同，因此不重復(fù)其詳細(xì)說明。
以下，參照圖26的時序圖就本發(fā)明實施例8的驅(qū)動電路600a的動作進(jìn)行說明。
參照圖26，考慮在備用期間的時刻TT1輸出信號OUT因噪聲的影響從0V上浮時的情況。至于噪聲，鄰接信號線(未作圖示)的電壓電平變化時與鄰接信號線之間的耦合電容引起的噪聲，便可作為一例。這里，假設(shè)控制信號/P被設(shè)定于0V。
在備用期間，輸入信號IN維持在0V。因此，節(jié)點N1被設(shè)定于1V，電流驅(qū)動能力低的晶體管NT4維持在導(dǎo)通狀態(tài)。因該晶體管NT4的電流驅(qū)動能力低，在時刻TT1產(chǎn)生的噪聲要花費期間S2來加以消除。
本實施例8中，備用時，來自外部的控制信號/P(0V)被輸入。這時，例如考慮在時刻TT2輸出信號OUT因噪聲的影響而從0V上浮的情況。與控制信號/P(0V)的輸入相應(yīng)，晶體管2#導(dǎo)通。由于輸入信號IN被設(shè)定于0V，晶體管1導(dǎo)通，因此，隨著晶體管1與2#的導(dǎo)通，電源電壓VDD和節(jié)點N0被電連接，節(jié)點N0被設(shè)于1V。與此相應(yīng)，電流驅(qū)動能力高的晶體管NT1導(dǎo)通。因此，在時刻TT2，即使輸出信號OUT中有噪聲產(chǎn)生，也能在比期間S2短的期間S1加以消除。
因此，依據(jù)本實施例8的驅(qū)動電路600a的結(jié)構(gòu)，能夠抑制備用時因來自外部的噪聲對輸出信號OUT的影響。
再有，驅(qū)動電路600a可以采用這樣的結(jié)構(gòu)在備用狀態(tài)，在容易受噪聲影響的預(yù)定期間，必要時由控制電路(未作圖示)來輸入自外部輸入的控制信號/P(L電平)?；蛘呖刹捎靡阅硞€固定周期從外部輸入的結(jié)構(gòu)。
(實施例8的變形例1)參照圖27，與圖16的驅(qū)動電路600相比，本實施例8的變形例1的驅(qū)動電路600b的不同點在于定時電路10由定時回路10b所取代。其他方面均相同，因此不重復(fù)其詳細(xì)說明。
與定時電路10相比，定時電路10b的不同點在于反相器3由NOR電路4所取代。其他方面均相同，因此不重復(fù)其詳細(xì)說明。NOR電路4接受輸出節(jié)點Nb和控制信號/P的反相信號即控制信號P的輸入，并將其NOR邏輯運算結(jié)果輸出到晶體管2的柵極。反相器INV3與定時電路10b構(gòu)成控制節(jié)點N0與N1的電壓電平的控制電路CT6b#。并且，NOR電路4構(gòu)成噪聲調(diào)整電路。
本實施例8的變形例1的驅(qū)動電路600b，備用時，接受控制信號P(1V)的信號的輸入。其他場合，接受制御信號P(0V)的輸入。此時，NOR電路4跟反相器3的動作相同，本實施例8的變形例1的驅(qū)動電路600b的動作，跟實施例6的驅(qū)動電路600中說明的相同，因此不重復(fù)其詳細(xì)說明。
這里，備用時，隨著控制信號P(1V)的輸入，NOR回路4的輸出信號被設(shè)于1V。與此相應(yīng)，晶體管2導(dǎo)通。在備用時，由于輸入信號IN為0V，晶體管1與2導(dǎo)通。因此，電源電壓VDD和節(jié)點N0被電連接，節(jié)點N0被設(shè)定于1V。因此，電流驅(qū)動能力高的晶體管NT1導(dǎo)通。
因此，執(zhí)行跟上述實施例8的驅(qū)動電路600a相同的動作。也就是，依據(jù)本實施例8的變形例1的驅(qū)動電路600b的結(jié)構(gòu)，備用時可以抑制來自外部的噪聲對輸出信號OUT的影響。
而且，本實施例8及其變形例1中所說明的結(jié)構(gòu)，同樣能適用于實施例6的變形例中說明的驅(qū)動電路。
(實施例8的變形例2)本實施例8的變形例2，就在易受噪聲影響的場合(具體而言，就是在多個驅(qū)動電路鄰接配置的結(jié)構(gòu)中)，抑制噪聲影響的結(jié)構(gòu)進(jìn)行說明。
參照圖28，響應(yīng)輸入信號IN1，驅(qū)動電路DV1設(shè)定輸出信號OUT1。響應(yīng)輸入信號IN2，驅(qū)動電路DV2設(shè)定輸出信號OUT2。并且，反相器IV1將輸入信號IN2反相作為控制信號/P輸入驅(qū)動電路DV1。反相器IV2將輸入信號IN1反相作為控制信號/P輸入驅(qū)動電路DV2。而且，圖28所示的電容Cp是分別傳送驅(qū)動電路DV1、DV2的輸出信號OUT1與OUT2的信號線間產(chǎn)生的耦合電容。
舉例來說，驅(qū)動電路DV1與DV2分別與實施例8中說明的驅(qū)動電路600a相當(dāng)。
這里，用圖29的時序圖來說明驅(qū)動電路DV1工作的情況。而且，設(shè)驅(qū)動電路DV2處于備用時的狀態(tài)。
在時刻TT3，輸入信號IN1被設(shè)定于1V時，驅(qū)動電路DV1的動作與上述的電路相同，將輸出信號OUT1設(shè)定于1V。
而且，由于鄰接驅(qū)動電路DV2的輸入信號IN1被設(shè)于0V，其輸出信號OUT2為0V。
在時刻TT3#，傳送輸出信號OUT2的信號線，隨著輸出信號OUT1被設(shè)于1V，因其耦合電容而從0V浮現(xiàn)噪聲。
這里，隨著輸入信號IN1(1V)的設(shè)定，驅(qū)動電路DV2的控制信號/P被設(shè)于0V。因此，與實施例8中說明的相同，隨著控制信號/P(0V)的設(shè)定，電流驅(qū)動能力高的晶體管NT1導(dǎo)通。與此相應(yīng)，輸出信號OUT2中產(chǎn)生的噪聲被消除。
另一方面，在時刻TT4，輸入到驅(qū)動電路DV1的輸入信號IN1被設(shè)于0V。
接著，在時刻TT4#，驅(qū)動電路DV1的輸出信號OUT1被設(shè)于0V。
而且，時刻TT4#，傳送輸出信號OUT2的信號線，隨著輸出信號OUT1被設(shè)于0V，因耦合電容而產(chǎn)生比0V稍低的噪聲。這時，由于傳送輸出信號OUT1與輸出信號OUT2的信號線同為0V，其噪聲電平低，因此，能夠通過電流驅(qū)動能力低的晶體管NT4的導(dǎo)通來充分消除噪聲。
因此，在多個驅(qū)動電路鄰接配置的結(jié)構(gòu)中，即在噪聲容易發(fā)生的狀況下，通過本實施例8的變形例2的結(jié)構(gòu)能夠充分地抑制噪聲的影響。
參照圖30，驅(qū)動電路DV1#響應(yīng)輸入信號IN1而設(shè)定輸出信號OUT1。驅(qū)動電路DV2#響應(yīng)輸入信號IN2而設(shè)定輸出信號OUT2。具體而言，驅(qū)動電路DV1#與DV2#，例如可以和實施例8的變形例1的驅(qū)動電路600b相當(dāng)。并且，輸入信號IN2作為控制信號P被輸入驅(qū)動電路DV1#。輸入信號IN1作為控制信號P被輸入驅(qū)動電路DV2#。而且，圖30所示的電容Cp就是分別傳送驅(qū)動電路DV1#、DV2#的輸出信號OUT1與OUT2的信號線之間產(chǎn)生的耦合電容。
就動作而言，跟用上述圖29的時序圖所說明的相同。具體而言，隨著一個驅(qū)動電路的輸入信號IN1(IN2)被設(shè)于1V，在另一驅(qū)動電路的輸出信號OUT2(OUT1)中就會產(chǎn)生噪聲。這時，隨著一個驅(qū)動電路的輸入信號IN1(IN2)被設(shè)于1V，向另一驅(qū)動電路輸入控制信號P(1V)。
與此相應(yīng)，執(zhí)行跟實施例8的變形例1的驅(qū)動電路600b被輸入控制信號P時同樣的動作，以消除產(chǎn)生的噪聲。
因此，在多個驅(qū)動電路鄰接配置的結(jié)構(gòu)中，即在易發(fā)生噪聲的狀況下，采用本實施例8的變形例2的圖30的結(jié)構(gòu)也能夠充分地抑制噪聲的影響。
而且，本實施例8的變形例2中，就采用驅(qū)動電路600a與600b抑制噪聲影響的結(jié)構(gòu)作了說明，但是本實施例8及其變形例1中說明的結(jié)構(gòu)，也同樣能應(yīng)用于實施例6的變形例中說明的驅(qū)動電路。
而且，上述實施例的驅(qū)動電路中，就通過將柵氧化膜薄膜化來增大柵漏電流的情況作了說明。另一方面，對于如晶體管NT1那樣要求動作速度的晶體管，將柵氧化膜加以薄膜化是必要的，但是對于其他的沒有高速動作要求的晶體管，就無必要加以薄膜化。因此，只是將晶體管NT1與PT1薄膜化，而對于其他晶體管，將柵氧化膜設(shè)計為通常的膜厚，這樣就能夠從整體上降低晶體管的柵漏電流。具體說，晶體管NT1與PT1可以在薄膜化工序上跟其他晶體管分開制造。
并且，通過采用介電常數(shù)高的所謂高電介質(zhì)的柵氧化膜，與用二氧化硅構(gòu)成的柵氧化膜時相比，能夠提高電場強度。也就是，通過采用高電介質(zhì)的柵氧化膜，能夠?qū)崿F(xiàn)高速動作的晶體管。
因此，如果柵氧化膜厚經(jīng)薄膜化，即使不臨時增大柵壓，也能實現(xiàn)性能相同的高速晶體管。也就是，通過例如在晶體管NT1與PT1采用這種高電介質(zhì)的柵氧化膜，能夠降低柵漏電流。
權(quán)利要求
1.一種半導(dǎo)體裝置，其中設(shè)有響應(yīng)在輸入節(jié)點接受的輸入信號將電壓驅(qū)動到輸出節(jié)點的驅(qū)動電路，所述驅(qū)動電路包含，連接在第一電壓和所述輸出節(jié)點之間的、基于第一內(nèi)部節(jié)點的電壓電平而導(dǎo)通、截止的第一晶體管，連接在所述輸出節(jié)點和第二電壓之間的、基于第二內(nèi)部節(jié)點的電壓電平與所述第一晶體管互補地導(dǎo)通、截止第二晶體管，為了響應(yīng)所述輸入信號使所述第一與第二晶體管互補地導(dǎo)通，對所述第一與第二內(nèi)部節(jié)點的電壓加以控制的控制電路；所述控制電路中設(shè)有與所述第一與第二內(nèi)部節(jié)點的至少一方連接的電壓調(diào)整電路；所述電壓調(diào)整電路基于被連接的內(nèi)部節(jié)點的電壓電平，在與所述被連接的內(nèi)部節(jié)點對應(yīng)的晶體管處于導(dǎo)通狀態(tài)時，將所述被連接的內(nèi)部節(jié)點的電壓設(shè)定到跟所述第一與第二電壓不同的電平。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述對應(yīng)的晶體管導(dǎo)通時，所述被連接的內(nèi)部節(jié)點的電壓，被設(shè)定于所述第一與第二電壓中的一方。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述控制電路中還設(shè)有，對應(yīng)于所至少一方的晶體管而設(shè)的定時電路；所述定時電路，在所述對應(yīng)的晶體管導(dǎo)通時，將所述第一與第二電壓中使所述對應(yīng)的晶體管導(dǎo)通的所述第一與第二電壓中的一方和所述被連接的內(nèi)部節(jié)點在預(yù)定期間連接。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述控制電路在所述對應(yīng)的晶體管導(dǎo)通時，為使另一方的晶體管截止而將所述另一方的晶體管的內(nèi)部節(jié)點設(shè)定于所述對應(yīng)的晶體管導(dǎo)通的所述第一與第二電壓中的一方，所述控制電路中還設(shè)有，在所述對應(yīng)的晶體管導(dǎo)通時，在預(yù)定期間將所述第一內(nèi)部節(jié)點和所述第二內(nèi)部節(jié)點之間電連接的連接電路。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述第一與第二晶體管由場效應(yīng)晶體管構(gòu)成；所述半導(dǎo)體裝置中還設(shè)有，其柵氧化膜跟所述第一與第二晶體管中的所述至少一方不同的別的場效應(yīng)晶體管。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述第一與第二晶體管由場效應(yīng)晶體管構(gòu)成；所述半導(dǎo)體裝置中還設(shè)有，其介質(zhì)膜跟所述第一與第二晶體管中的所述至少一方不同的別的場效應(yīng)晶體管。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述輸入信號包含多個信號；所述控制電路根據(jù)基于所述多個信號的預(yù)定的邏輯運算結(jié)果，控制所述第一與第二內(nèi)部節(jié)點的電壓。
8.一種半導(dǎo)體裝置，其中設(shè)有響應(yīng)在輸入節(jié)點接受的輸入信號將電壓驅(qū)動到輸出節(jié)點的驅(qū)動電路，所述驅(qū)動電路包含，連接在第一電壓和所述輸出節(jié)點之間的、基于第一內(nèi)部節(jié)點的電壓電平導(dǎo)通、截止的第一晶體管，連接在所述輸出節(jié)點和第二電壓之間的、基于第二內(nèi)部節(jié)點的電壓電平導(dǎo)通、截止的第二晶體管，在所述輸出節(jié)點和所述第二電壓之間與所述第二晶體管并聯(lián)連接的、基于所述第一內(nèi)部節(jié)點的電壓電平與所述第一晶體管互補地導(dǎo)通、截止的第三晶體管，以及響應(yīng)所述輸入信號，為使所述第一晶體管和第二與第三晶體管互補地導(dǎo)通，對所述第一與第二內(nèi)部節(jié)點的電壓加以控制的控制電路；所述控制電路，在所述第二與第三晶體管導(dǎo)通時，為截止所述第一晶體管而將使所述第二與第三晶體管導(dǎo)通的第一與第二電壓中的一方設(shè)定于所述第一內(nèi)部節(jié)點，同時在預(yù)定期間向所述第二內(nèi)部節(jié)點供給所述一方的電壓；所述第二晶體管將所述第二電壓供給所述輸出節(jié)點的驅(qū)動力比所述第三晶體管的大。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于所述控制電路中設(shè)有對應(yīng)于所述第二內(nèi)部節(jié)點而設(shè)的定時電路；所述定時電路基于所述輸出節(jié)點的電壓電平對所述預(yù)定期間加以調(diào)整。
10.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于所述控制電路中設(shè)有在所述預(yù)定期間電連接所述第一和第二內(nèi)部節(jié)點的連接電路。
11.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于所述輸入信號包含多個信號；所述控制電路，根據(jù)基于所述多個信號的預(yù)定的邏輯運算結(jié)果，對所述第一與第二內(nèi)部節(jié)點的電壓加以控制。
12.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于所述控制電路包含，在備用時響應(yīng)來自外部的指令，將使所述第二與第三晶體管導(dǎo)通的所述第一與第二電壓中的一方供給所述第一內(nèi)部節(jié)點的噪聲調(diào)整電路。
13.一種半導(dǎo)體裝置，其中設(shè)有相互鄰接配置的、各自響應(yīng)在輸入節(jié)點接受的輸入信號將電壓驅(qū)動到輸出節(jié)點的第一與第二驅(qū)動電路，各所述驅(qū)動電路包含，連接在所述第一電壓與所述輸出節(jié)點之間的、基于所述第一內(nèi)部節(jié)點的電壓電平而導(dǎo)通、截止的第一晶體管，連接在所述輸出節(jié)點與所述第二電壓之間的、基于所述第二內(nèi)部節(jié)點的電壓電平而導(dǎo)通、截止的第二晶體管，在所述輸出節(jié)點和所述第二電壓之間與所述第二晶體管并聯(lián)連接的、基于所述第一內(nèi)部節(jié)點的電壓電平與所述第一晶體管互補地導(dǎo)通、截止的第三晶體管，以及響應(yīng)所述輸入信號，為使所述第一晶體管和第二與第三晶體管互補地導(dǎo)通而對所述第一與第二內(nèi)部節(jié)點的電壓加以控制的控制電路；各所述控制電路在所述第二與第三晶體管導(dǎo)通時，為使所述第一晶體管截止而將使所述第二與第三晶體管導(dǎo)通的第一與第二電壓中的一方設(shè)定于所述第一內(nèi)部節(jié)點，并在預(yù)定期間向所述第二內(nèi)部節(jié)點供給所述一方的電壓；所述第二晶體管將所述第二電壓供給所述輸出節(jié)點的驅(qū)動力比所述第三晶體管的大；各所述控制電路包含，備用時響應(yīng)輸入到鄰接的驅(qū)動電路的輸入信號將使所述第二與第三晶體管導(dǎo)通的所述第一與第二電壓中的一方供給所述第一內(nèi)部節(jié)點的噪聲調(diào)整電路。
全文摘要
用反相器(INV2)與(INV3)基于輸入信號(IN)控制節(jié)點(N0)與(N1)的電壓。并且，用反相器(INV2)中所包含的晶體管(PTT2)調(diào)整晶體管(NT1)的電壓電平。將供給晶體管(NT1)柵極的柵壓設(shè)定在比電源電壓(VDD)低、比導(dǎo)通電壓高的值上，從而能夠大幅度降低晶體管(NT1)的柵漏電流。
文檔編號H03K17/16GK1496002SQ0317872
公開日2004年5月12日 申請日期2003年7月15日 優(yōu)先權(quán)日2002年7月15日
發(fā)明者新居浩二 申請人:株式會社瑞薩科技