專利名稱：低電壓低功耗高速的1位cmos全加器電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種1位CMOS全加器電路，尤其涉及一種既能滿足高電壓又能滿足低電壓以及低功耗高速的1位CMOS全加器電路。
背景技術(shù)：
目前大部分大規(guī)模集成電路(VLSI)的應(yīng)用，如數(shù)字信號處理、圖象視頻信號處理和微處理器中，大量的使用了算術(shù)運(yùn)算。其中加、減、乘和乘加是最常使用的運(yùn)算。在這些運(yùn)算模塊中，1位全加器是其中最基本的構(gòu)造單元，而且，它往往在關(guān)鍵路徑上，因此提高1位全加器的性能是增強(qiáng)這些模塊性能的關(guān)鍵。由于便攜設(shè)備更小和更持久需求的急劇增加，使電路的功耗和面積成為對VLSI系統(tǒng)要求的最重要性能參數(shù)。功耗低意味著在相同的電池供電的情況下，使便攜設(shè)備工作時間更久。
對1位全加器，A，B分別是第一、第二加法器輸入，Cin是進(jìn)位輸入，Sum是和位輸出，Co是進(jìn)位輸出。其布爾表達(dá)式可總結(jié)如下，H＝A XOR BH1＝A XNOR BSum＝H XOR CinCo＝H1·B+H·Cin其中“XNOR”表示同或，“XOR”表示異或，“·”表示與CMOS全加器電路的實現(xiàn)，一種方法就是利用上面的邏輯表達(dá)式，然后將它們轉(zhuǎn)化成CMOS的電路。采用一些邏輯操作可以減少晶體管的數(shù)目。如可將產(chǎn)生和位與進(jìn)位的子電路中進(jìn)行共享，同時對關(guān)鍵路徑，保持原有的結(jié)構(gòu)。
目前存在有多種1位CMOS全加器電路結(jié)構(gòu)中，這些電路結(jié)構(gòu)中，有的是采用互補(bǔ)靜態(tài)CMOS電路結(jié)構(gòu)的，這種電路需要的晶體管數(shù)目較多，這種電路除了面積較大外，速度也比較慢。有的是采用傳輸門理論的電路結(jié)構(gòu)，有的是采用傳輸函數(shù)理論實現(xiàn)的電路結(jié)構(gòu)，這些電路中因為要減少晶體管數(shù)目，都是在產(chǎn)生異或電路后接一個反向器產(chǎn)生同或邏輯功能，因此電路的關(guān)鍵路徑達(dá)到4級晶體管，反向器的個數(shù)也比較多，這樣電路的速度和功耗性能還是沒有達(dá)到理想的程度。也有電路設(shè)計者設(shè)計了并行實現(xiàn)同或電路和異或電路的加法器結(jié)構(gòu)，但該電路采用的是非全電壓擺幅的同或電路和異或電路，因此在低電源電壓下不能正常的工作。因此目前的全加器電路結(jié)構(gòu)，要么是高電壓高功耗下具有高速的特點，要么是低電壓下得到低功耗，但速度慢。
由圖1可見是采用互補(bǔ)靜態(tài)CMOS的全加器電路結(jié)構(gòu)。整個電路由28個晶體管組成。該結(jié)構(gòu)除了面積大之外，速度也比較慢，具有如下特點1.在和位與進(jìn)位產(chǎn)生的電路中，包含有一長串的PMOS管；2.Co信號的固有電容相當(dāng)大，包括了兩個擴(kuò)散電容，六個門電容加線電容；3.進(jìn)位產(chǎn)生電路需要兩個反向階段。在加法器中，進(jìn)位通路的延遲往往是設(shè)計高速全加器的首要目標(biāo)；4.和位產(chǎn)生電路需要一個額外的邏輯操作，這不是十分重要，因為在組成多位加法器時，該延遲僅在傳輸延遲中出現(xiàn)一次。
互補(bǔ)CMOS電路實現(xiàn)的全加器結(jié)構(gòu)，由于電路關(guān)鍵路徑長，晶體管數(shù)目多，因此電路的功耗大，速度慢。
由圖2可見是根據(jù)傳輸函數(shù)理論提出了傳輸函數(shù)全加器單元，該電路僅需要16個晶體管。該加法器單元有一個XOR電路(H＝A XOR B)，后面接一個反向器實現(xiàn)XNOR函數(shù)(H′)，然后H和H′都用來控制傳輸門來產(chǎn)生Sum和Co的輸出。反向器的存在引入了不期望的延遲，并導(dǎo)致H和H’有0-0和1-1信號的重疊。這種信號的重疊使傳輸門表現(xiàn)為傳遞管(passtransistor)，在輸出信號上引起毛刺，即偽翻轉(zhuǎn)。這種毛刺將導(dǎo)致電路功耗的增加。同時反向器的存在引入了短路電流功耗，因為在PMOS和NMOS瞬間同時導(dǎo)通時，存在電流從電源到地流動。因此這種電路也存在著功耗大速度慢的缺點，該電路的優(yōu)點與圖1相比，需要的晶體管數(shù)大大減少。
由圖3可見給出了另一種用16個晶體管實現(xiàn)的高速低功耗全加器單元。該電路同時用4個晶體管分別實現(xiàn)高速低功耗的XOR和XNOR門，使H和H’的輸出保持同時性，其輸出同時去控制傳輸門，實現(xiàn)全加器的功能。這種電路與圖2的電路相比有幾個優(yōu)點第一，在關(guān)鍵路徑上去掉了反向器，減少了電路的延遲。第二該實現(xiàn)平衡了H和H’的延遲，減少毛刺的發(fā)生率。第三，去掉了H后面的反向器，降低了節(jié)點H的電容。同時不使用反向器和標(biāo)準(zhǔn)的CMOS電路，消減了反向器引入的短路電流功耗。同時H和H′輸出的非完全電壓擺幅降低了節(jié)點H和H′在翻轉(zhuǎn)時的功耗。因此該電路在功耗和速度上，與前面提到的全加器結(jié)構(gòu)相比，有較大優(yōu)勢。
但其XOR/XNOR實現(xiàn)電路在低電源電壓下驅(qū)動能力有限。實際上，在一定情況下內(nèi)部節(jié)點H，H’會比正常信號高或低一個晶體管的閾值電壓|Vt|。即該XOR/XNOR電路會產(chǎn)生弱信號的問題。這是因為NMOS能完全傳輸信號“0”；但在傳輸信號“1”時，輸出就是弱“1”信號，即輸出的高電壓和輸入的高電壓相比有一個電壓降Vnt，此處Vnt是NMOS管的閾值電壓。相對應(yīng)的，對PMOS管來說，可以完全傳輸“1”信號，但在傳輸信號“0”時，輸出也是弱“0”信號，即輸出變成|Vpt|，Vpt是PMOS管的閾值電壓。雖然弱信號在高電壓環(huán)境下是能正確的驅(qū)動其后續(xù)電路得到正確的輸出，但不能保證它在低電壓時也能得到正確結(jié)果。因此該電路僅適用于高電源電壓環(huán)境下，在低電源電壓下不適用。

發(fā)明內(nèi)容
本實用新型需要解決的技術(shù)問題是提供了一種低電壓低功耗高速的1位CMOS全加器電路，旨在解決目前只能在高電壓，而不能在低電壓情況下實現(xiàn)低功耗高速的缺陷。
為了解決上述技術(shù)問題，本實用新型是通過以下技術(shù)方案實現(xiàn)的本實用新型包括異或電路(用H表示)，同或電路(用H1表示)，求和電路，進(jìn)位電路；所述的異或電路和同或電路控制求和電路以及進(jìn)位電路來產(chǎn)生和位輸出和進(jìn)位輸出；所述的進(jìn)位電路包括第四傳輸門和第五傳輸門；所述的第四傳輸門和第五傳輸門的輸入端分別與進(jìn)位輸入和第二加法器輸入連接，其第一控制端和第二控制端分別與求和電路和進(jìn)位電路的第一控制端以及第二控制端連接，其輸出端耦合在一起以作為進(jìn)位電路的進(jìn)位輸出；所述的同或電路包括第一PMOS管，第二PMOS管，第一傳輸門，第二NMOS管；所述的第一PMOS管的源極與電源連接，其柵極與第一加法器輸入連接，其漏極與第二PMOS管的源極連接；所述的第二PMOS管的柵極與第二加法器輸入連接；所述的第一傳輸門的第一控制端通過反相器與第一加法器輸入連接，其第二控制端與第一加法器輸入連接，其輸入端與第二加法器輸入連接；所述的第二NMOS管的漏極與第一加法器輸入連接，其源極與第二PMOS管的漏極以及第一傳輸門的輸出端耦合在一起以作為求和電路和進(jìn)位電路的第一控制端；所述的異或電路包括第四PMOS管，第二傳輸門，第四NMOS管，第五NMOS管；所述的第四PMOS管的源極與第一加法器輸入連接，其柵極和第二NMOS管的柵極耦合在一起與第二加法器輸入連接；所述的第二傳輸門的第一控制端與第一加法器輸入連接，其第二控制端通過反相器與第一加法器輸入連接，其輸入端與第二加法器輸入連接；所述的第四NMOS管的漏極與第四PMOS管的漏極以及第二傳輸門的輸出端耦合在一起以作為求和電路和進(jìn)位電路的第二控制端，其柵極與第一加法器輸入連接，其源極與第五NMOS管的漏極連接；所述的第五NMOS管的柵極與第二加法器輸入連接，其源極接地；所述的求和電路包括第十PMOS管，第九PMOS管，第三傳輸門，第九NMOS管；所述的第十PMOS管的源極與電源連接，其柵極與求和電路和進(jìn)位電路的第一控制端連接，其漏極與第九PMOS管的源極連接；所述的第九PMOS管的柵極與進(jìn)位輸入連接；
所述的第三傳輸門的第一控制端與求和電路和進(jìn)位電路的第二控制端連接，其第二控制端與求和電路和進(jìn)位電路的第一控制端連接，其輸入端與進(jìn)位輸入連接；所述的第九NMOS管的漏極與求和電路和進(jìn)位電路的第一控制端連接，其柵極與進(jìn)位輸入連接，其源極與第九PMOS管的漏極以及第三傳輸門的輸出端耦合在一起以作為求和電路的和位輸出。
與現(xiàn)有技術(shù)相比，本實用新型的有益效果是由于在低電源電壓環(huán)境和高電壓環(huán)境下都能正常工作，保證了其應(yīng)用在集成電路上功能的正確性。


圖1是現(xiàn)有技術(shù)中一種1位全加器的互補(bǔ)靜態(tài)CMOS電路圖；圖2是現(xiàn)有技術(shù)中一種傳輸函數(shù)全加器單元電路圖；圖3是現(xiàn)有技術(shù)中一種16個晶體管的CMOS全加器電路圖；圖4是本實用新型的電路圖；其中異或電路1，同或電路2，求和電路3，進(jìn)位電路4，反相器5，第四PMOS管11，第二傳輸門12，第四NMOS管13，第五NMOS管14，第一PMOS管21，第二PMOS管22，第一傳輸門23，第二NMOS管24，第十PMOS管31，第九PMOS管32，第三傳輸門33，第九NMOS管34，第四傳輸門41，第五傳輸門42，第十一PMOS管51，第十NMOS管52第五PMOS管121，第三NMOS管122，第三PMOS管231，第一NMOS管232，第八PMOS管331，第八NMOS管332，第七PMOS管411，第七NMOS管412，第六PMOS管421，第六NMOS管422。
具體實施方式
以下結(jié)合附圖與具體實施方式
對本實用新型作進(jìn)一步詳細(xì)描述由圖4可見本實用新型包括異或電路1，同或電路2，求和電路3，進(jìn)位電路4；所述的異或電路1和同或電路2控制求和電路3以及進(jìn)位電路4來產(chǎn)生和位輸出和進(jìn)位輸出；所述的進(jìn)位電路包括第四傳輸門41和第五傳輸門42；所述的第四傳輸門41和第五傳輸門42的輸入端分別與進(jìn)位輸入和第二加法器輸入連接，其第一控制端和第二控制端分別與求和電路3和進(jìn)位電路4的第一控制端以及第二控制端連接，其輸出端耦合在一起以作為進(jìn)位電路的進(jìn)位輸出；所述的同或電路2包括第一PMOS管21，第二PMOS管22，第一傳輸門23，第二NMOS管24；所述的第一PMOS管21的源極與電源連接，其柵極與第一加法器輸入連接，其漏極與第二PMOS管22的源極連接；所述的第二PMOS管22的柵極與第二加法器輸入連接；所述的第一傳輸門23的第一控制端通過反相器5與第一加法器輸入連接，其第二控制端與第一加法器輸入連接，其輸入端與第二加法器輸入連接；所述的第二NMOS管24的漏極與第一加法器輸入連接，其源極與第二PMOS管22的漏極以及第一傳輸門23的輸出端耦合在一起以作為求和電路和進(jìn)位電路的第一控制端；所述的異或電路1包括第四PMOS管11，第二傳輸門12，第四NMOS管13，第五NMOS管14；所述的第四PMOS管11的源極與第一加法器輸入連接，其柵極和第二NMOS管24的柵極耦合在一起與第二加法器輸入連接；所述的第二傳輸門12的第一控制端與第一加法器輸入連接，其第二控制端通過反相器5與第一加法器輸入連接，其輸入端與第二加法器輸入連接；所述的第四NMOS管13的漏極與第四PMOS管11的漏極以及第二傳輸門12的輸出端耦合在一起以作為求和電路和進(jìn)位電路的第二控制端，其柵極與第一加法器輸入連接，其源極與第五NMOS管14的漏極連接；所述的第五NMOS管14的柵極與第二加法器輸入連接，其源極接地；所述的求和電路3包括第十PMOS管31，第九PMOS管32，第三傳輸門33，第九NMOS管34；所述的第十PMOS管31的源極與電源連接，其柵極與求和電路和進(jìn)位電路的第一控制端連接，其漏極與第九PMOS管32的源極連接；所述的第九PMOS管32的柵極與進(jìn)位輸入連接；所述的第三傳輸門33的第一控制端與求和電路和進(jìn)位電路的第二控制端連接，其第二控制端與求和電路和進(jìn)位電路的第一控制端連接，其輸入端與進(jìn)位輸入連接；所述的第九NMOS管34的漏極與求和電路和進(jìn)位電路的第一控制端連接，其柵極與進(jìn)位輸入連接，其源極與第九PMOS管32的漏極以及第三傳輸門33的輸出端耦合在一起以作為求和電路的和位輸出；所述的第一傳輸門23由第三PMOS管231和第一NMOS管232組成；所述的第二傳輸門12由第五PMOS管121和第三NMOS管122組成；所述的第三傳輸門33由第八PMOS管331和第八NMOS管332組成；所述的反相器5由第十一PMOS管51和第十NMOS管52組成；所述的第四傳輸門41由第七PMOS管411和第七NMOS管412組成；所述的第五傳輸門42由第六PMOS管421和第六NMOS管422組成；所述的第五傳輸門42的輸入端還可以與第一加法器輸入連接；所述的第一PMOS管21和第二PMOS管22的柵極還可以分別與第二加法器輸入和第一加法器輸入連接；所述的第四NMOS管13和第五NMOS管14的柵極還可以分別與第二加法器輸入和第一加法器輸入連接。
下面對本實用新型的原理作如下描述本實用新型的目的是設(shè)計一種能在低電源電壓環(huán)境下工作的低功耗高速的1位CMOS全加器電路，以克服現(xiàn)有加法器電路結(jié)構(gòu)中存在的功耗性能和速度性能上的矛盾問題。
為了實現(xiàn)低功耗的目的，一種技術(shù)是降低電源電壓。因為電源電壓在電路功耗計算公式中是平方項，降低電源電壓對降低功耗來說至關(guān)重要。但在低電壓集成電路設(shè)計中，就必須要能消除閾值電壓的損失，保證電路的所有節(jié)點都在全電壓擺幅上工作，才能得到正確的輸出信號。同時降低電源電壓也不應(yīng)該降低電路的速度性能。為了高速的性能，本實用新型采用了并行實現(xiàn)同或電路和異或電路的結(jié)構(gòu)，使電路關(guān)鍵路徑降低到3級晶體管。
該電路同時采用了低電壓低功耗XOR和XNOR電路，使XOR和XNOR的輸出保持同時性，其輸出同時去控制進(jìn)位電路中兩個傳輸門和另一個求和電路中一個傳輸門，實現(xiàn)全加器的功能。這種電路有如下幾個優(yōu)點第一，在關(guān)鍵路徑上僅為三級晶體管，減少了電路的延遲；第二，該電路平衡了XOR和XNOR的延遲，使H’和H的信號基本同時到達(dá)，減少毛刺的發(fā)生率；第三，該電路平衡H’和H后的負(fù)載電容；第四，該電路使反向器個數(shù)減少為1個，消減了反向器引入的短路電流功耗；第五，同時XOR和XNOR輸出的完全電壓擺幅，保證了整個電路所有節(jié)點都是完全電壓擺幅，使電路在低電壓環(huán)境下也能正常工作。
該電路采用的五晶體管XOR/XNOR電路，是全電壓擺幅的電路結(jié)構(gòu)，適合于低電源電壓環(huán)境下應(yīng)用。該電路解決了閾值電壓降的問題和非零待機(jī)功耗損失的問題。這樣使電路在高電壓環(huán)境下和低電壓環(huán)境下的功耗性能都較好。同時該電路的驅(qū)動能力也較大，在同樣電路面積的情況下也能有較大的電路負(fù)載能力。
由于五晶體管的XOR和XNOR電路，加上輸入上的一個反向器，使H和H’產(chǎn)生電路的關(guān)鍵路徑均為2級晶體管，對輸入A、B的負(fù)載電容基本平衡，因此信號到達(dá)H和H’的時間基本同時，這樣就減少了Sum產(chǎn)生電路和Co產(chǎn)生電路發(fā)生毛刺的概率。而毛刺會導(dǎo)致電路產(chǎn)生額外的功耗，因此減少毛刺也就減少了電路的功耗。
下表是對所有可能輸入信號的工作電路路徑分析


可以看出，該電路在關(guān)鍵路徑上僅有三級晶體管，與圖3電路相同，比其他電路都小。但由于H和H’產(chǎn)生電路的驅(qū)動能力比圖3電路的實現(xiàn)強(qiáng)，因此本電路的延遲比圖3電路少，速度更快。與其他電路比，關(guān)鍵路徑晶體管級數(shù)少，速度更快。
從電路上可以看出，H和H’后的驅(qū)動的負(fù)載電容基本相同，而兩者的驅(qū)動能力又相同，因此進(jìn)一步降低了后續(xù)毛刺發(fā)生率，降低了功耗。
該電路僅使用了一個反向器，與圖1、圖2相比，反向器個數(shù)有了減少，這樣就削減了反向器引入的短路電流功耗，而且也減少了在關(guān)鍵路徑上的反向器的個數(shù)。
由于采用的電路模塊都是全電壓擺幅電路，各個模塊內(nèi)的節(jié)點也是全電壓擺幅，因此整個加法器電路的所有節(jié)點也是全電壓擺幅。這樣電路就可以保證在低電源電壓環(huán)境下也能保持在高電源電壓下的性能，保證功能的正確性。
根據(jù)上述的分析，該電路結(jié)構(gòu)在功耗和速度上，與現(xiàn)有的全加結(jié)構(gòu)相比，具有速度高、功耗低的優(yōu)勢。且該電路在低電源電壓環(huán)境和高電壓環(huán)境下都能正常工作。
權(quán)利要求1.一種低電壓低功耗高速的1位CMOS全加器電路，包括異或電路(1)，同或電路(2)，求和電路(3)，進(jìn)位電路(4)；所述的異或電路(1)和同或電路(2)控制求和電路(3)以及進(jìn)位電路(4)來產(chǎn)生和位輸出和進(jìn)位輸出；所述的進(jìn)位電路包括第四傳輸門(41)和第五傳輸門(42)；所述的第四傳輸門(41)和第五傳輸門(42)的輸入端分別與進(jìn)位輸入和第二加法器輸入連接，其第一控制端和第二控制端分別與求和電路(3)和進(jìn)位電路(4)的第一控制端以及第二控制端連接，其輸出端耦合在一起以作為進(jìn)位電路的進(jìn)位輸出；其特征在于所述的同或電路(2)包括第一PMOS管(21)，第二PMOS管(22)，第一傳輸門(23)，第二NMOS管(24)；所述的第一PMOS管(21)的源極與電源連接，其柵極與第一加法器輸入連接，其漏極與第二PMOS管(22)的源極連接；所述的第二PMOS管(22)的柵極與第二加法器輸入連接；所述的第一傳輸門(23)的第一控制端通過反相器(5)與第一加法器輸入連接，其第二控制端與第一加法器輸入連接，其輸入端與第二加法器輸入連接；所述的第二NMOS管(24)的漏極與第一加法器輸入連接，其源極與第二PMOS管(22)的漏極以及第一傳輸門(23)的輸出端耦合在一起以作為求和電路和進(jìn)位電路的第一控制端；所述的異或電路(1)包括第四PMOS管(11)，第二傳輸門(12)，第四NMOS管(13)，第五NMOS管(14)；所述的第四PMOS管(11)的源極與第一加法器輸入連接，其柵極和第二NMOS管(24)的柵極耦合在一起與第二加法器輸入連接；所述的第二傳輸門(12)的第一一控制端與第一加法器輸入連接，其第二控制端通過反相器(5)與第一加法器輸入連接，其輸入端與第二加法器輸入連接；所述的第四NMOS管(13)的漏極與第四PMOS管(11)的漏極以及第二傳輸門(12)的輸出端耦合在一起以作為求和電路和進(jìn)位電路的第二控制端，其柵極與第一加法器輸入連接，其源極與第五NMOS管(1，4)的漏極連接；所述的第五NMOS管(14)的柵極與第二加法器輸入連接，其源極接地；所述的求和電路(3)包括第十PMOS管(31)，第九PMOS管(32)，第三傳輸門(33)，第九NMOS管(34)；所述的第十PMOS管(31)的源極與電源連接，其柵極與求和電路和進(jìn)位電路的第一控制端連接，其漏極與第九PMOS管(32)的源極連接；所述的第九PMOS管(32)的柵極與進(jìn)位輸入連接；所述的第三傳輸門(33)的第一控制端與求和電路和進(jìn)位電路的第二控制端連接，其第二控制端與求和電路和進(jìn)位電路的第一控制端連接，其輸入端與進(jìn)位輸入連接；所述的第九NMOS管(34)的漏極與求和電路和進(jìn)位電路的第一控制端連接，其柵極與進(jìn)位輸入連接，其源極與第九PMOS管(32)的漏極以及第三傳輸門(33)的輸出端耦合在一起以作為求和電路的和位輸出。
2.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的第一傳輸門(23)由第三PMOS管(231)和第一NMOS管(232)組成。
3.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的第二傳輸門(12)由第五PMOS管(121)和第三NMOS管(122)組成。
4.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的第三傳輸門(33)由第八PMOS管(331)和第八NMOS管(332)組成。
5.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的反相器(5)由第十一PMOS管(51)和第十NMOS管(52)組成。
6.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的第四傳輸門(41)由第七PMOS管(411)和第七NMOS管(412)組成；所述的第五傳輸門(42)由第六PMOS管(421)和第六NMOS管(422)組成。
7.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的第五傳輸門(42)的輸入端還可以與第一加法器輸入連接。
8.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的第一PMOS管(21)和第二PMOS管(22)的柵極還可以分別與第二加法器輸入和第一加法器輸入連接。
9.根據(jù)權(quán)利要求1所述的低電壓低功耗高速的1位CMOS全加器電路，其特征在于所述的第四NMOS管(13)和第五NMOS管(14)的柵極還可以分別與第二加法器輸入和第一加法器輸入連接。
專利摘要本實用新型涉及一種低電壓低功耗高速的1位CMOS全加器電路，包括異或電路(1)，同或電路(2)，求和電路(3)，進(jìn)位電路(4)；所述的異或電路(1)和同或電路(2)控制求和電路(3)以及進(jìn)位電路(4)來產(chǎn)生和位輸出和進(jìn)位輸出；異或電路(1)、同或電路(2)以及求和電路(3)采用五晶體管全電壓擺幅的電路結(jié)構(gòu)；本實用新型的有益效果是由于在低電源電壓環(huán)境和高電壓環(huán)境下都能正常工作，保證了其應(yīng)用在集成電路上功能的正確性。
文檔編號H03K19/0948GK2620945SQ0323253
公開日2004年6月16日 申請日期2003年6月26日 優(yōu)先權(quán)日2003年6月26日
發(fā)明者盧君明, 印義言 申請人:上海華園微電子技術(shù)有限公司