專利名稱：邏輯運(yùn)算電路及邏輯運(yùn)算方法
技術(shù)領(lǐng)域：
本發(fā)明涉及邏輯運(yùn)算電路和邏輯運(yùn)算方法，特別涉及使用了強(qiáng)電介質(zhì)電容等非易失性存儲(chǔ)元件的邏輯運(yùn)算電路、邏輯運(yùn)算裝置以及邏輯運(yùn)算方法。
背景技術(shù)：
眾所周知，作為使用了強(qiáng)電介質(zhì)電容的電路，有非易失性存儲(chǔ)器。通過(guò)使用強(qiáng)電介質(zhì)電容，所以能夠?qū)崿F(xiàn)用低電壓可改寫的非易失性存儲(chǔ)器。
但是，在以往的電路中，雖然也能夠存儲(chǔ)數(shù)據(jù)，但還不能進(jìn)行數(shù)據(jù)的邏輯運(yùn)算。

發(fā)明內(nèi)容
本發(fā)明目的在于解決以往使用強(qiáng)電介質(zhì)電容電路中存在的上述問題，提供一種能夠使用強(qiáng)電介質(zhì)電容等非易失性存儲(chǔ)元件，進(jìn)行數(shù)據(jù)邏輯運(yùn)算的邏輯運(yùn)算回路、邏輯運(yùn)算裝置及邏輯運(yùn)算方法。
依據(jù)本發(fā)明的邏輯運(yùn)算電路，具備強(qiáng)電介質(zhì)電容、第1信號(hào)線、第2信號(hào)線、運(yùn)算結(jié)果輸出部。強(qiáng)電介質(zhì)電容能夠保持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)，并具有第1和第2端子。第1信號(hào)線與強(qiáng)電介質(zhì)電容的第1端子連接。第2信號(hào)線能夠在保持了第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的強(qiáng)電介質(zhì)電容的第2端子上施加第2運(yùn)算數(shù)據(jù)，并與強(qiáng)電介質(zhì)電容的第2端子連接。運(yùn)算結(jié)果輸出部，根據(jù)通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的強(qiáng)電介質(zhì)電容的極化狀態(tài)，可以輸出第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果，并與第1信號(hào)線連接。
依據(jù)本發(fā)明的邏輯運(yùn)算電路，具備強(qiáng)電介質(zhì)電容，其具有第1和第2端子；第1和第2信號(hào)線，其分別連接在第1和第2端子上；和輸出用晶體管。輸出用晶體管一種場(chǎng)效應(yīng)型的輸出用晶體管，具有連接在第1信號(hào)線上的柵極端子、和將輸入到柵極端子的控制信號(hào)所對(duì)應(yīng)的輸出信號(hào)輸出的輸出端子，作為控制信號(hào)當(dāng)施加比該輸出用晶體管的閾值電壓更接近第1基準(zhǔn)電位的電位時(shí)成為OFF，當(dāng)施加比該閾值電壓更接近第2基準(zhǔn)電位的電位時(shí)成為ON。該邏輯運(yùn)算電路按照進(jìn)行以下動(dòng)作那樣構(gòu)成。即，該邏輯運(yùn)算電路通過(guò)將第1和第2信號(hào)線分別連接在第1基準(zhǔn)電位和不同于該第1基準(zhǔn)電位的第2基準(zhǔn)電位中的一方電位以及第1和第2基準(zhǔn)電位中的另一方電位上，在強(qiáng)電介質(zhì)電容上產(chǎn)生第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)。該邏輯運(yùn)算電路，然后通過(guò)將第1和第2信號(hào)線均連接在第2基準(zhǔn)電位上，不會(huì)使強(qiáng)電介質(zhì)電容的殘留極化狀態(tài)發(fā)生變化，將第1信號(hào)線預(yù)充電到第2基準(zhǔn)電位。該邏輯運(yùn)算電路，然后，解除施加到第1信號(hào)線上的電壓，同時(shí)將第2信號(hào)線接在第2運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的第1或者第2基準(zhǔn)電位上，對(duì)應(yīng)此時(shí)產(chǎn)生在第1信號(hào)線上的電位，將在輸出用晶體管的輸出端子上所出現(xiàn)的輸出信號(hào)，作為第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果而得到。
依據(jù)本發(fā)明的邏輯運(yùn)算電路，具備非易失性存儲(chǔ)元件，其保持著作為2值數(shù)據(jù)的第1運(yùn)算數(shù)據(jù)y所對(duì)應(yīng)非易失狀態(tài)，并具有第1和第2端子；和運(yùn)算結(jié)果輸出部，其根據(jù)通過(guò)在非易失性存儲(chǔ)元件的第2端子上施加作為2值數(shù)據(jù)的第2運(yùn)算數(shù)據(jù)x而得到的該非易失性存儲(chǔ)元件的狀態(tài)，將第1和第2運(yùn)算數(shù)據(jù)y和x的邏輯運(yùn)算結(jié)果作為2值數(shù)據(jù)的運(yùn)算結(jié)果數(shù)據(jù)z輸出，構(gòu)成為運(yùn)算結(jié)果數(shù)據(jù)z實(shí)質(zhì)上滿足z＝x AND y的關(guān)系式。
依據(jù)本發(fā)明的邏輯運(yùn)算電路，具備非易失性存儲(chǔ)元件，其保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的非易失狀態(tài)；運(yùn)算結(jié)果輸出部，其根據(jù)在非易失性存儲(chǔ)元件上通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的該非易失性存儲(chǔ)元件的狀態(tài)，將第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果輸出，并連接在非易失性存儲(chǔ)元件的第1端子上。
依據(jù)本發(fā)明的邏輯運(yùn)算方法，具備在具有第1和第2端子的第1強(qiáng)電介質(zhì)電容上，保持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的步驟；將保持了極化狀態(tài)的強(qiáng)電介質(zhì)電容的第1端子充電到規(guī)定基準(zhǔn)電位的步驟；和根據(jù)在讓第1端子成為規(guī)定基準(zhǔn)電位的強(qiáng)電介質(zhì)電容的第2端子上通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的強(qiáng)電介質(zhì)電容的極化狀態(tài)，獲得第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果的步驟。
本發(fā)明的特征，如上述那樣雖然可以全面展示，但其構(gòu)成和內(nèi)容，與目的和特征一起，在參考附圖的情況下可以通過(guò)以下的說(shuō)明而更加清楚。


圖1是表示本發(fā)明一實(shí)施方式的邏輯運(yùn)算電路1的電路圖。
圖2是表示邏輯運(yùn)算電路1動(dòng)作的時(shí)序圖。
圖3A、圖3B是分別表示在寫入動(dòng)作時(shí)邏輯運(yùn)算電路1的狀態(tài)和強(qiáng)電介質(zhì)電容CF的極化狀態(tài)圖。
圖4A、圖4B是分別表示在存儲(chǔ)保持動(dòng)作時(shí)和在運(yùn)算動(dòng)作的第1期OP1中邏輯運(yùn)算電路1的狀態(tài)和強(qiáng)電介質(zhì)電容CF的極化狀態(tài)圖。
圖5A、圖5B是分別表示在運(yùn)算動(dòng)作時(shí)的第2期OP2中邏輯運(yùn)算電路1的狀態(tài)和強(qiáng)電介質(zhì)電容CF的極化狀態(tài)圖。
圖6A是表示在邏輯運(yùn)算電路1中進(jìn)行ML＝x AND y邏輯運(yùn)算時(shí)，第1運(yùn)算數(shù)據(jù)y、第2運(yùn)算數(shù)據(jù)x、輸出線ML的值之間關(guān)系的表。圖6B是表示，進(jìn)行ML＝x NOR y邏輯運(yùn)算時(shí)，第1運(yùn)算數(shù)據(jù)y、第2運(yùn)算數(shù)據(jù)x、輸出線ML的值之間關(guān)系的表。
圖7A是將圖1所示的邏輯運(yùn)算電路1用框圖表示的圖。圖7B是表示使用了圖1所示的邏輯運(yùn)算電路1的聯(lián)想存儲(chǔ)器21的框圖。圖7C是以字電路Bi為例說(shuō)明聯(lián)想存儲(chǔ)器21中字電路邏輯處理內(nèi)容的圖。
圖8表示采用邏輯運(yùn)算電路1實(shí)現(xiàn)圖7C所示的字電路Bi時(shí)的電路圖。
圖9A和圖9B是說(shuō)明在實(shí)施方式1中強(qiáng)電介質(zhì)電容CF、晶體管MP的諸特性關(guān)系的圖。圖9C是說(shuō)明在另一實(shí)施方式中，強(qiáng)電介質(zhì)電容CF不發(fā)生極化反相的臨界條件的圖。
圖10A是表示使用TMR元件151作為非易失性存儲(chǔ)元件時(shí)，邏輯運(yùn)算電路一部分的平面示意圖。圖10B、圖10C分別表示圖10A的截面b-b、截面c-c的截面圖。
圖11A～圖11D是說(shuō)明在寫入動(dòng)作時(shí)，流入到輸入線167、169的電流IC1、IC2的方向和強(qiáng)磁性層163磁化方向的變化關(guān)系圖。
圖12A、圖12B是表示基于存儲(chǔ)在TMR元件151中的數(shù)據(jù)，控制晶體管MP的方法(讀出動(dòng)作的方法)的說(shuō)明圖。
具體實(shí)施例方式
圖1是表示依據(jù)本發(fā)明一實(shí)施方式的邏輯運(yùn)算電路1的電路圖。邏輯運(yùn)算電路1具備強(qiáng)電介質(zhì)電容CF、作為輸出用晶體管的晶體管MP、晶體管M1、M2。晶體管MP、M1、M2均為N溝道MOSFET(金屬—氧化物—半導(dǎo)體場(chǎng)效應(yīng)晶體管)。
強(qiáng)電介質(zhì)電容CF的第1端子3接在第1信號(hào)線7上，第2端子5接在第2信號(hào)線9上。第1信號(hào)線7，連接晶體管MP的柵極端子。
第1信號(hào)線7，通過(guò)晶體管M1連接到板線PL，同時(shí)通過(guò)晶體管M2連接到第2信號(hào)線9上。晶體管M1、M2的柵極端子分別連接讀寫線RWL、字線WL上。
晶體管MP的輸入端子，通過(guò)晶體管M3接在第1基準(zhǔn)電位的接地電位GND上。晶體管MP的輸出端子連接在輸出線ML上。輸出線ML通過(guò)晶體管M4接在第2基準(zhǔn)電位的電源電位Vdd上。晶體管M3、M4的柵極端子接在預(yù)置線PRE上。
晶體管M3是N溝道MOSFET(金屬—氧化物—半導(dǎo)體場(chǎng)效應(yīng)晶體管)。晶體管M4是P溝道MOSFET(金屬—氧化物—半導(dǎo)體場(chǎng)效應(yīng)晶體管)。
圖9A、圖9B是說(shuō)明強(qiáng)電介質(zhì)電容CF、晶體管MP的諸特性關(guān)系的圖。該圖9A、圖9B，是表示在運(yùn)算時(shí)的強(qiáng)電介質(zhì)電容的極化狀態(tài)的圖5B的一部分放大圖。
圖中，Vd第1基準(zhǔn)電位的接地電位GND和第2基準(zhǔn)電位的電源電位Vdd差值的絕對(duì)值，CG輸出用晶體管MP的柵極電容，CFrev強(qiáng)電介質(zhì)電容CF的反相方向平均電容，CFnon強(qiáng)電介質(zhì)電容CF的非反相方向平均電容，Va1在第1運(yùn)算數(shù)據(jù)y＝1(與強(qiáng)電介質(zhì)電容CF的極化狀態(tài)P1對(duì)應(yīng))、第2運(yùn)算數(shù)據(jù)x＝1(與位線BL接到接地電位GND的狀態(tài)對(duì)應(yīng))時(shí)，在輸出用晶體管CG的柵極端子上生成的電位和第1基準(zhǔn)電位的接地電位GND之間差值的絕對(duì)值，Va2在第1運(yùn)算數(shù)據(jù)y＝0(與強(qiáng)電介質(zhì)電容CF的極化狀態(tài)P2對(duì)應(yīng))、第2運(yùn)算數(shù)據(jù)x＝1(與位線BL接在接地電位GND上的狀態(tài)對(duì)應(yīng))時(shí)，在輸出用晶體管MP的柵極端子上生成的電位和第1基準(zhǔn)電位的接地電位GND之間差值的絕對(duì)值。
從圖9A可得Va1＝CG·Vd/(CFrev+CG)……(1)同樣，從圖9B可得Va2＝CG·Vd/(CFnon+CG)……(2)如后面所述，按照y＝1且x＝1時(shí)，輸出用晶體管MP為OFF，y＝0且x＝1時(shí)，輸出用晶體管MP為ON那樣設(shè)置輸出用晶體管MP的閾值電壓。即Va1＜Vath＜Va2……(3)從以上式(1)～(3)可得CFnon/CG+1＜Vd/Vath＜CFrev/CG+1……(4)另外，在本實(shí)施方式中，輸出用晶體管MP的閾值電壓和第1基準(zhǔn)電位的接地電位GND之間差值的絕對(duì)值Vath，要比強(qiáng)電介質(zhì)電容CF的允許電壓上限Vc小。這樣，通過(guò)運(yùn)算，當(dāng)強(qiáng)電介質(zhì)電容CF的極化狀態(tài)向發(fā)生反相的方向變化時(shí)，即反映y＝1且x＝1時(shí)的運(yùn)算結(jié)果，輸出用晶體管MP為OFF時(shí)，即使這樣，也不會(huì)發(fā)生強(qiáng)電介質(zhì)電容CF的極化反相。
這樣，在本實(shí)施方式中，輸出用晶體管MP的閾值電壓和第1基準(zhǔn)電位的接地電位GND之間差值的絕對(duì)值Vath，按照比強(qiáng)電介質(zhì)電容CF的允許電壓上限Vc小且滿足式(4)那樣，設(shè)定強(qiáng)電介質(zhì)電容CF、晶體管MP的諸特性。如果這樣設(shè)定，則在維持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的殘留極化的狀態(tài)，即不會(huì)破壞第1運(yùn)算數(shù)據(jù)y的情況下，可以進(jìn)行第1運(yùn)算數(shù)據(jù)y和第2運(yùn)算數(shù)據(jù)x的邏輯運(yùn)算。
另外，輸出用晶體管MP的閾值電壓和第1基準(zhǔn)電位之間差值的絕對(duì)值Vath，即使在強(qiáng)電介質(zhì)電容CF的允許電壓上限Vc以上時(shí)，也在維持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的殘留極化不變的狀態(tài)，即不會(huì)破壞第1運(yùn)算數(shù)據(jù)y的情況下，可以進(jìn)行第1運(yùn)算數(shù)據(jù)y和第2運(yùn)算數(shù)據(jù)x的邏輯運(yùn)算。此時(shí)的條件在下面說(shuō)明。
首先，通過(guò)運(yùn)算，當(dāng)強(qiáng)電介質(zhì)電容CF的極化狀態(tài)向發(fā)生反相的方向變化時(shí)，即y＝1且x＝1時(shí)，即使這樣，強(qiáng)電介質(zhì)電容CF也不發(fā)生極化反相的臨界條件，用圖9C來(lái)說(shuō)明。
圖中，Vd第1基準(zhǔn)電位的接地電位GND和第2基準(zhǔn)電位的電源電位Vdd之間差值的絕對(duì)值，CGc強(qiáng)電介質(zhì)電容CF在不發(fā)生極化反相的臨界時(shí)輸出用晶體管CG的柵極電容，Vc強(qiáng)電介質(zhì)電容CF的允許電壓上限，Pr強(qiáng)電介質(zhì)電容CF的殘留極化。
從圖9C可得CGc＝Pr/(Vd-Vc) ……(5)通過(guò)運(yùn)算，當(dāng)強(qiáng)電介質(zhì)電容CF的極化狀態(tài)向發(fā)生極化反相的方向變化時(shí)，即，即使y＝1且x＝1時(shí)，為了強(qiáng)電介質(zhì)電容CF也不發(fā)生極化反相，輸出用晶體管CG的柵極電容CGCG≤CGc ……(6)根據(jù)上述式(5)～(6)，CG≤Pr/(Vd-Vc) ……(7)那么，根據(jù)與條件，因?yàn)檩敵鲇镁w管MP的閾值電壓和第1基準(zhǔn)電位差值的絕對(duì)值Vath在強(qiáng)電介質(zhì)電容CF的允許電壓上限Vc以上，所以y＝1且x＝1時(shí)，很明顯輸出用晶體管MP為OFF。
另一方面，由于在y＝0且x＝1時(shí)輸出用晶體管MP為ON，和圖9B的情況一樣，CFnon/CG+1＜Vd/Vath ……(8)即如果滿足上述式(7)～(8)那樣構(gòu)成，輸出用晶體管MP的閾值電壓和第1基準(zhǔn)電位差值的絕對(duì)值Vath，即使在強(qiáng)電介質(zhì)電容CF的允許電壓上限Vc以上，也在維持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的殘留極化不變，即不破壞第1運(yùn)算數(shù)據(jù)y的情況下，可以進(jìn)行第1運(yùn)算數(shù)據(jù)y和第2運(yùn)算數(shù)據(jù)x的邏輯運(yùn)算。
接著，就圖1所示的邏輯運(yùn)算電路1的動(dòng)作進(jìn)行說(shuō)明。圖2是表示邏輯運(yùn)算電路1動(dòng)作時(shí)序圖。
在寫入動(dòng)作中，在字線WL、讀寫線RWL上，分別施加“L”電位(即第1基準(zhǔn)電位的接地電位GND)，“H”電位(即第2基準(zhǔn)電位的電源電位Vdd)。另外，在位線BL、板線PL上，施加第1運(yùn)算數(shù)據(jù)y、/y(y的反相數(shù)據(jù))。在本實(shí)施方式中，構(gòu)成為在y＝1時(shí)，在位線BL、板線PL上，分別施加“H”、“L”。因此，在圖2所示的寫入動(dòng)作中，作為第1運(yùn)算數(shù)據(jù)給出y＝1。另外，只要不特別預(yù)先指出，將2進(jìn)制數(shù)(2值信號(hào))“A”的非(反相信號(hào))用“/A”表示。
圖3A、圖3B分別表示在寫入動(dòng)作中邏輯運(yùn)算電路1的狀態(tài)和強(qiáng)電介質(zhì)電容CF的極化狀態(tài)圖。如圖3A所示，晶體管M2、M1分別為OFF、ON。另外，在強(qiáng)電介質(zhì)電容CF的第1端子3和第2端子5上，分別施加“L”、“H”。
如圖3B所示，這時(shí)，強(qiáng)電解電容CF的極化狀態(tài)表示為P3。另外，作為第1運(yùn)算數(shù)據(jù)賦予y＝0時(shí)，強(qiáng)電介質(zhì)電容CF的極化狀態(tài)表示為P4。
另外，如圖2所示，在該動(dòng)作中，因?yàn)樵陬A(yù)置線PRE上施加“L”，所以晶體管M3、M4分別為OFF、ON。因此，輸出線ML為“H”。
如圖2所示，在寫入動(dòng)作之后進(jìn)行存儲(chǔ)保持動(dòng)作。在存儲(chǔ)保持動(dòng)作中，在字線WL、讀寫線WRL，分別施加“H”、“L”。另外，在位線BL、板線PL上也同時(shí)施加“L”。
圖4A、圖4B是分別表示在存儲(chǔ)保持動(dòng)作中邏輯運(yùn)算電路1的狀態(tài)和強(qiáng)電介質(zhì)電容CF極化狀態(tài)的圖。如圖4A所示，晶體管M2、M1分別為ON、OFF。另外，在強(qiáng)電介質(zhì)電容CF的第1端子3和第2端子5上，同時(shí)施加“L”。
如圖4B所示，此時(shí)，強(qiáng)電介質(zhì)電容CF的極化狀態(tài)，表示為P1。另外，作為第1運(yùn)算數(shù)據(jù)賦予y＝0時(shí)，強(qiáng)電介質(zhì)電容CF的極化狀態(tài)，為P2。
另外，如圖1所示，因?yàn)樵谠搫?dòng)作中，在預(yù)置線PRE上也施加“L”，所以晶體管M3、M4分別為OFF、ON。因此，輸出線ML為“H”。
如圖2所示，在存儲(chǔ)保持動(dòng)作之后進(jìn)行運(yùn)算動(dòng)作。運(yùn)算動(dòng)作分為第1期OP1、第2期OP2、第3期OP3。在運(yùn)算動(dòng)作第1期OP1中，進(jìn)行與存儲(chǔ)保持動(dòng)作幾乎同樣的動(dòng)作。只是，在位線B上，施加“H”這一點(diǎn)上，與存儲(chǔ)保持動(dòng)作不同。
運(yùn)算動(dòng)作的第1期OP1，也能夠使用表示存儲(chǔ)保持動(dòng)作的圖4A、圖4B進(jìn)行說(shuō)明。即在運(yùn)算動(dòng)作的第1期OP1中，如圖4A所示，晶體管M2，M1分別為ON、OFF。只是，在強(qiáng)電介質(zhì)電容CF的第1端子3和第2端子5上，均施加“H”。由于該動(dòng)作，第1端子3，即晶體管MP的柵極電容CG，預(yù)充電到電源電位Vdd。
如圖4B所示，此時(shí)，強(qiáng)電介質(zhì)電容CF的極化狀態(tài)，和存儲(chǔ)保持動(dòng)作時(shí)同樣，表示為P1。另外，作為第1運(yùn)算數(shù)據(jù)在賦予y＝0時(shí)強(qiáng)電介質(zhì)電容CF的極化狀態(tài)，表示為P2。
另外，如圖1所示，因?yàn)樵谠搫?dòng)作中，在預(yù)置線PRE上，施加“L”，所以晶體管M3、M4分別為OFF、ON。因此輸出線ML為“H”。
如圖2所示，在運(yùn)算動(dòng)作的第1期OP1之后，進(jìn)行第2期OP2動(dòng)作。在第2期OP2中，在字線WL、讀寫線WRL上，均施加“L”。另外在位線BL上，賦予第2運(yùn)算數(shù)據(jù)的x。在本實(shí)施方式中，按照x＝1時(shí)，在位線BL上施加“L”那樣構(gòu)成。因此，在圖2所示運(yùn)算動(dòng)作的第2期OP2中，作為第2運(yùn)算數(shù)據(jù)賦予x＝1。另外在板線PL上，施加“L”。
圖5A、圖5B分別表示在運(yùn)算動(dòng)作的第2期OP2中邏輯運(yùn)算電路1的狀態(tài)和強(qiáng)電介質(zhì)電容CF的極化狀態(tài)圖。如圖5A所示，晶體管M2、M1均為OFF。另外，在強(qiáng)電介質(zhì)電容CF的第2端子5上，施加“L”。
如圖5B所示，根據(jù)圖解法，此時(shí)，強(qiáng)電解電容CF的極化狀態(tài)，從P1移至P7。此時(shí)，晶體管MP的柵極電容CG的狀態(tài)，從P9移至P7。即晶體管MP的柵極端子電位Va，從Vdd變到P1和P7的電位差(與上述Va1相等)。
如上所述，晶體管MP的閾值電壓Vth和接地電位GND之間差值的絕對(duì)值Vath(在本實(shí)施方式中等于Vth)，因?yàn)榘凑諠M足式(3)那樣設(shè)定，所以此時(shí)，晶體管MP為OFF。
另外，在作為第1運(yùn)算數(shù)據(jù)賦予y＝0時(shí)，強(qiáng)電介質(zhì)電容CF的極化狀態(tài)，從P2移至P8。此時(shí)，晶體管MP柵極電容CG的狀態(tài)，從P10移至P8。即晶體管MP的柵極端子電位Va，從Vdd變化到P2和P8的電位差(與上述的Va2相等)。該結(jié)果與y＝1時(shí)不同，晶體管MP為ON。
另外，在作為第1運(yùn)算數(shù)據(jù)賦予y＝1，作為第2運(yùn)算數(shù)據(jù)賦予x＝0時(shí)(在圖2的運(yùn)算動(dòng)作OP2′中所示的動(dòng)作)，如圖5B所示，強(qiáng)電介質(zhì)電容CF的極化狀態(tài)仍舊為P1。此時(shí)，晶體管MP柵極電容CG的狀態(tài)仍舊為P9。即晶體管MP柵極端子的電位Va仍舊為Vdd。所以晶體管MP為ON。
進(jìn)一步，在作為第1運(yùn)算數(shù)據(jù)賦予y＝0，作為第2運(yùn)算數(shù)據(jù)賦予x＝0時(shí)，如圖5B所示，強(qiáng)電解電容CF的極化狀態(tài)仍舊為P2。此時(shí)，晶體管MP的柵極電容CG的狀態(tài)仍舊為P10。即晶體管MP的柵極端子電位Va仍舊為Vdd。因此晶體管MP為ON。
如圖2所示，在運(yùn)算動(dòng)作的第2期OP2中，因?yàn)樵陬A(yù)置線PRE上施加“H”，所以晶體管M3、M4分別為ON、OFF。因此，輸出線ML的值，根據(jù)晶體管MP的ON、OFF而不同。即如圖1所示，對(duì)應(yīng)晶體管MP的ON、OFF，輸出線ML的值為“L”、“H”。如果輸出線ML的值“L”、“H”分別與邏輯“0”、“1”相對(duì)應(yīng)，那么第1運(yùn)算數(shù)據(jù)y、第2運(yùn)算數(shù)據(jù)x、輸出線ML的值(邏輯運(yùn)算結(jié)果)之間的關(guān)系，如圖6A那樣。
從圖6A可知，該邏輯運(yùn)算電路1，進(jìn)行ML＝x AND y(x和y的邏輯與)的邏輯運(yùn)算。
如圖2所示，在運(yùn)算動(dòng)作的第2期OP2之后進(jìn)行第3期OP3的動(dòng)作，第3期OP3的動(dòng)作，是和上述存儲(chǔ)保持動(dòng)作一樣的動(dòng)作，省略其說(shuō)明。
在計(jì)算同一個(gè)第1運(yùn)算數(shù)據(jù)y和各種第2運(yùn)算數(shù)據(jù)x之間的邏輯與時(shí)，如圖2所示，可以按照第1運(yùn)算數(shù)據(jù)y的寫入動(dòng)作進(jìn)行1次之后，將關(guān)于各種第2運(yùn)算數(shù)據(jù)x的運(yùn)算動(dòng)作反復(fù)進(jìn)行那樣構(gòu)成。在這樣的時(shí)候，也和上述一樣，因?yàn)檫\(yùn)算動(dòng)作不會(huì)破壞第1運(yùn)算數(shù)據(jù)y，所以不需要將第1運(yùn)算數(shù)據(jù)y再寫入。
另一方面，第1運(yùn)算數(shù)據(jù)y和第2運(yùn)算數(shù)據(jù)x雙方，在每次變化時(shí)，將寫入動(dòng)作、存儲(chǔ)保持動(dòng)作、運(yùn)算動(dòng)作作為1個(gè)周期，按照將這個(gè)周期反復(fù)進(jìn)行那樣構(gòu)成就可以。
另外，在上述實(shí)施方式中，將生成殘留極化P1、P2那樣的第1運(yùn)算數(shù)據(jù)分別定義為y＝1、y＝0，在運(yùn)算動(dòng)作的第2期OP2中，將位線BL作為“L”、“H”那樣的第2運(yùn)算數(shù)據(jù)，分別定義為x＝1、x＝0，如圖6A所示，按照能夠進(jìn)行ML＝x AND y(x和y的邏輯與)的邏輯運(yùn)算那樣構(gòu)成，但本發(fā)明并不局限于此。
例如，將生成殘留極化P1、P2那樣的第1運(yùn)算數(shù)據(jù)分別定義為y＝0、y＝1，在運(yùn)算動(dòng)作的第2期OP2中，將位線BL作為“L”、“H”那樣的第2運(yùn)算數(shù)據(jù)，如果分別定義為x＝0、x＝1，如圖6B所示，也可以進(jìn)行ML＝x NOR y(x和y的邏輯或的非)這樣的邏輯運(yùn)算。
那么，若將圖1所示的邏輯運(yùn)算電路1用框圖表示，將如圖7A那樣。在圖7A中，用存儲(chǔ)功能塊11表示強(qiáng)電介質(zhì)電容CF，用閾值運(yùn)算功能塊13表示強(qiáng)電介質(zhì)電容CF和晶體管MP。即在圖1所示的邏輯運(yùn)算電路1可以認(rèn)為是這樣的電路，讓存儲(chǔ)功能塊11預(yù)先存儲(chǔ)著第1邏輯運(yùn)算數(shù)據(jù)y，在閾值運(yùn)算功能塊13中，進(jìn)行第2運(yùn)算數(shù)據(jù)x和第1運(yùn)算數(shù)據(jù)y之間的邏輯運(yùn)算，根據(jù)其運(yùn)算結(jié)果控制晶體管MP的ON、OFF。
圖7B是表示利用圖1所示的邏輯運(yùn)算電路1的聯(lián)想存儲(chǔ)器(ContentAddressable Memory)21的方框圖。聯(lián)想存儲(chǔ)器21具備檢索字保持部23、字電路排列部25、輸出電路部27。檢索字保持部23，保持著作為檢索對(duì)象的檢索字S。字電路排列部25具備字電路B1、B2、…、Bn。輸出電路部27，基于字電路排列部25的輸出，進(jìn)行規(guī)定的處理。
圖7C是將字電路的邏輯處理內(nèi)容以字電路Bi為例進(jìn)行說(shuō)明的圖。由圖7C表明，在字電路Bi中，基于下式計(jì)算出Z(S，Bi)。
Z(S，Bi)＝0(S＝Bi)，1(S≠Bi) ……(9)即在字電路Bi中，只有在m位的檢索字S和參照字Bi同時(shí)完全一致的時(shí)候，Z(S，Bi)為0，除此以外，Z(S，Bi)為1。
圖8是將在圖7C中所示的字電路Bi用邏輯運(yùn)算電路1實(shí)現(xiàn)時(shí)的電路圖。如圖8所示，例如，在和邏輯運(yùn)算電路1一樣的邏輯運(yùn)算電路31中，讓存儲(chǔ)功能塊33預(yù)先存儲(chǔ)著第1運(yùn)算數(shù)據(jù)的bim，在閾值運(yùn)算功能塊35中，計(jì)算出第2運(yùn)算數(shù)據(jù)的sm-1和第1運(yùn)算數(shù)據(jù)bim之間的邏輯與，根據(jù)該運(yùn)算的結(jié)果控制晶體管37的ON、OFF。
同樣，在邏輯運(yùn)算電路41中，在存儲(chǔ)功能塊43中，預(yù)先存儲(chǔ)著第1運(yùn)算數(shù)據(jù)/bim，在閾值運(yùn)算功能塊45中，計(jì)算第2運(yùn)算數(shù)據(jù)/sm-1和第1運(yùn)算數(shù)據(jù)/bim之間的邏輯與，根據(jù)該運(yùn)算的結(jié)果控制晶體管47的ON、OFF。
因?yàn)榫w管37和晶體管47是串聯(lián)連接，所以將晶體管37輸出和晶體管47輸出的邏輯或賦予節(jié)點(diǎn)51。即被串聯(lián)連接的邏輯運(yùn)算電路31、41構(gòu)成1個(gè)EXNOR電路15(求bim和sm-1之間的異或之非的電路)。
EXNOR電路51，因?yàn)榕c同樣結(jié)構(gòu)的EXNOR電路53(求bi1和s0之間的異或之非的電路)、EXNOR電路55(求bi2和s1之間的異或之非的電路)、…并聯(lián)連接，所以最后將EXNOR電路53、55、…、15的輸出相互邏輯與的結(jié)果賦予節(jié)點(diǎn)51。因此作為節(jié)點(diǎn)51的反相輸出，就可得到上述式(9)所示的Z。
這樣，因?yàn)槭褂脠D1所示的邏輯運(yùn)算電路1，能夠很容易實(shí)現(xiàn)聯(lián)想存儲(chǔ)器等存儲(chǔ)運(yùn)算電路。
另外，在上述各實(shí)施方式中，雖然以晶體管MP是N溝道MOSFET的情況為例進(jìn)行了說(shuō)明，但是本發(fā)明并不局限于此。例如在晶體管MP使用P溝道MOSFET的時(shí)候，也能使用本發(fā)明。
另外，在上述各實(shí)施方式中，運(yùn)算結(jié)果輸出部包括場(chǎng)效應(yīng)型輸出用晶體管構(gòu)成，同時(shí)構(gòu)成為作為該輸出用晶體管的輸出信號(hào)而獲得邏輯運(yùn)算結(jié)果。該輸出用晶體管為晶體管具有被連接在第1信號(hào)線上的柵極端子、將輸入到柵極端子的控制信號(hào)所對(duì)應(yīng)的輸出信號(hào)輸出的輸出端子，作為控制信號(hào)施加比該輸出用晶體管閾值電壓更接近第1基準(zhǔn)電位的電位時(shí)成為OFF，施加比該閾值電壓更接近第2基準(zhǔn)電位的電位時(shí)成為ON。
而且，為了將保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的強(qiáng)電介質(zhì)電容的第1端子預(yù)充電到第2基準(zhǔn)電位，能夠?qū)⒌?信號(hào)線接在第2基準(zhǔn)電位上，同時(shí)在邏輯結(jié)果輸出時(shí)，將第1信號(hào)線接在第2基準(zhǔn)電位上之后解除該連接，然后將第2信號(hào)線接在第2運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的第1或者第2基準(zhǔn)電位上，基于此時(shí)在第1信號(hào)線上產(chǎn)生的電位，輸出邏輯運(yùn)算結(jié)果。
但是，本發(fā)明并不局限于這樣的構(gòu)成。例如，在上述構(gòu)成中，將上述強(qiáng)電介質(zhì)電容的第1端子，也可以不預(yù)充電到第2基準(zhǔn)電位，而預(yù)充電到第1基準(zhǔn)電位。
另外，在上述各實(shí)施方式中，作為運(yùn)算結(jié)果輸出部，雖然是以場(chǎng)效應(yīng)型晶體管為例進(jìn)行了說(shuō)明，但是，運(yùn)算結(jié)果輸出部并不局限于此。作為運(yùn)算結(jié)果輸出部，關(guān)鍵是，只有根據(jù)施加第2運(yùn)算數(shù)據(jù)而得到的強(qiáng)電介質(zhì)電容的極化狀態(tài)，輸出第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果即可。
另外，在上述各實(shí)施方式中，作為非易失性存儲(chǔ)元件，雖然是以強(qiáng)電介質(zhì)電容為例進(jìn)行了說(shuō)明，但是，在本發(fā)明中的非易失性存儲(chǔ)元件并不局限于強(qiáng)電介質(zhì)電容。一般講，作為非易失性存儲(chǔ)元件，可以考慮具有遲滯特性的元件。
圖10A～圖12B是說(shuō)明作為非易失性存儲(chǔ)元件，使用TMR(TunnelMagnetoresistance)元件(隧道磁阻元件)的邏輯運(yùn)算電路的一個(gè)例子圖。圖10A是表示使用TMR元件151作為非易失性存儲(chǔ)元件時(shí)，邏輯運(yùn)算電路一部分的平面示意圖。圖10B、C分別表示在圖10A的截面b-b、截面c-c的截面圖。
如圖10A～圖10C所示，TMR元件151具備由電介質(zhì)構(gòu)成的薄膜狀的非磁性層165；由強(qiáng)磁性體構(gòu)成的一對(duì)強(qiáng)磁性層161、163。強(qiáng)磁性層161、163，按照夾著非磁性層165那樣層疊。按照夾著TMR元件151那樣配置一對(duì)輸入線167、169。輸入線167、169，分別按照接在強(qiáng)磁性層161、163那樣配置。
輸入線167、169，分別對(duì)應(yīng)著第1和第2信號(hào)線。接在強(qiáng)磁性層161、163的輸入線167、169的部分，分別對(duì)應(yīng)著非易失性元件第1和第2端子161a、163a。
在輸入線167、169上，可以分別流過(guò)期望方向的電流。強(qiáng)磁性層163也稱為自由層，構(gòu)成為根據(jù)流入到輸入線167、169的電流的組合，改變磁化方向。另一方面，強(qiáng)磁性層161也被稱為固定層，構(gòu)成為根據(jù)流入到輸入線167、169的電流，不改變磁化方向。在本例中，強(qiáng)磁性層161的磁化方向，在圖上固定在右方向(第1磁化方向)。
圖11A～圖11D是說(shuō)明在寫入動(dòng)作中，流入到輸入線167、169的電流IC1、IC2的方向和強(qiáng)磁性層163磁化方向的變化之間的關(guān)系圖。在圖11A～圖11D中，當(dāng)在電流IC1垂直紙面的方向上從紙面流向胸前方向時(shí)作為IC1＝0，當(dāng)在電流IC1垂直紙面的方向從紙面流向遠(yuǎn)離我們的方向時(shí)作為IC1＝1。電流IC2的情況也同樣。在這時(shí)的輸入線167、169周圍發(fā)生的磁場(chǎng)方向用圓弧線箭頭表示。
如圖11A、圖11D所示，電流IC1、IC2同向時(shí)，在TMR元件151附近，發(fā)生在輸入線167、169周圍的磁場(chǎng)互相抵消，因此強(qiáng)磁性層163的磁化方向不變。即強(qiáng)磁性層163的存儲(chǔ)內(nèi)容和寫入動(dòng)作前的存儲(chǔ)內(nèi)容相同。
另一方面，如圖11B，圖11C所示，電流IC1、IC2反向時(shí)，在TMR元件151附近，發(fā)生在輸入線167、169周圍的磁場(chǎng)互相增強(qiáng)，因此強(qiáng)磁性層163的磁化方向分別為在圖中的右方向(第1磁化方向)或者左方向(第2磁化方向)。即強(qiáng)磁性層163的存儲(chǔ)內(nèi)容，通過(guò)寫入動(dòng)作，更新成與IC1、IC2的流向?qū)?yīng)的內(nèi)容。
這樣，通過(guò)控制電流IC1、IC2，能夠在TMR元件151中寫入數(shù)據(jù)。
圖12A、B是說(shuō)明基于寫入在TMR元件151中的數(shù)據(jù)，控制晶體管MP的方法，即讀出動(dòng)作方法的說(shuō)明圖。晶體管MP的柵極端子，通過(guò)輸入線167連接在TMR元件151的端子161a上。TMR元件151的端子163a，通過(guò)輸入端169連接在電源153上。
TMR元件151的電阻，根據(jù)隧道磁阻效應(yīng)，在強(qiáng)磁性層161、163磁化方向相同時(shí)變小，磁化方向不同時(shí)變大。因此，如圖12A、B所示，電源153的電壓值一定(例如電源電位Vdd)，強(qiáng)磁性層163的磁化方向向右時(shí)流過(guò)的電流，與強(qiáng)磁性層163的磁化方向向左時(shí)流過(guò)的電流相比要大。利用這個(gè)性質(zhì)，基于寫入TMR元件151中的數(shù)據(jù)，控制晶體管MP。
這時(shí)，如果在寫入動(dòng)作之后的強(qiáng)磁性層163的磁化方向向右的狀態(tài)、向左的狀態(tài)，分別使其對(duì)應(yīng)著運(yùn)算數(shù)據(jù)y＝1、y＝0，在讀出動(dòng)作時(shí)施加在輸入端169上的電位為電源電位Vdd時(shí)和接地電位GND時(shí)，使其分別對(duì)應(yīng)于第2運(yùn)算數(shù)據(jù)x＝1、x＝0，在讀出動(dòng)作中，晶體管MP為ON的狀態(tài)和OFF的狀態(tài)，分別使其對(duì)應(yīng)運(yùn)算結(jié)果數(shù)據(jù)z＝1、z＝0，則在本實(shí)施方式中的邏輯運(yùn)算電路，與作為非易失性存儲(chǔ)元件使用強(qiáng)電介質(zhì)電容的上述邏輯運(yùn)算電路相同，可知滿足下面的式子。
z＝x AND y另外，在本說(shuō)明書中“A≤B”的意思是A比B小或者A和B相等。
另外，所謂“強(qiáng)電介質(zhì)電容的反相方向平均電容”是指從第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的強(qiáng)電介質(zhì)電容的殘留極化狀態(tài)，達(dá)到由于施加第2運(yùn)算數(shù)據(jù)而得到的強(qiáng)電介質(zhì)電容的新極化狀態(tài)的平均電容值，即向極化反相方向的電容值。
根據(jù)在本發(fā)明的邏輯運(yùn)算電路，具備強(qiáng)電介質(zhì)電容、第1信號(hào)線、第2信號(hào)線、運(yùn)算結(jié)果輸出部。強(qiáng)電介質(zhì)電容，能夠保持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)，具有第1和第2端子。第1信號(hào)線，連接在強(qiáng)電介質(zhì)電容的第1端子。第2信號(hào)線連接在強(qiáng)電介質(zhì)電容的第2端子上，能夠?qū)⒌?數(shù)據(jù)施加在保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)極化狀態(tài)的強(qiáng)電介質(zhì)電容的第2端子。運(yùn)算結(jié)果輸出部，基于通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的強(qiáng)電介質(zhì)電容的極化狀態(tài)，能夠輸出第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果，并連接在第1信號(hào)線上。
另外，根據(jù)本發(fā)明的邏輯運(yùn)算方法，具備在具有第1和第2端子的強(qiáng)電介質(zhì)電容上，保持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)極化狀態(tài)的步驟；將保持著極化狀態(tài)的強(qiáng)電介質(zhì)電容的第1端子充電到規(guī)定基準(zhǔn)電位的步驟；根據(jù)通過(guò)將第2運(yùn)算數(shù)據(jù)施加到讓第1端子成規(guī)定基準(zhǔn)電位的強(qiáng)電介質(zhì)電容第2端子而得到的強(qiáng)電介質(zhì)電容的極化狀態(tài)，得到第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果的步驟。
因此，根據(jù)上述邏輯運(yùn)算電路或者邏輯運(yùn)算方法，通過(guò)將強(qiáng)電介質(zhì)電容的極化狀態(tài)與邏輯運(yùn)算結(jié)果預(yù)先對(duì)應(yīng)，根據(jù)通過(guò)在保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的強(qiáng)電介質(zhì)電容上施加第2運(yùn)算數(shù)據(jù)而得到的強(qiáng)電介質(zhì)電容的新極化狀態(tài)，能夠得到第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果。即，使用強(qiáng)電介質(zhì)電容能夠進(jìn)行數(shù)據(jù)的邏輯運(yùn)算。
另外，在本發(fā)明的邏輯運(yùn)算電路中，為了在強(qiáng)電介質(zhì)電容上生成第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)，第1和第2信號(hào)線分別連接在第1基準(zhǔn)電位和與該第1基準(zhǔn)電位所不同的第2基準(zhǔn)電位中的一方電位，以及與第1和第2基準(zhǔn)電位中的另一方電位上。
因此，通過(guò)第1和第2信號(hào)線，能夠在強(qiáng)電介質(zhì)電容中存儲(chǔ)任意的第1運(yùn)算數(shù)據(jù)。因此，不僅僅是第2運(yùn)算數(shù)據(jù)，第1運(yùn)算數(shù)據(jù)也可以隨時(shí)改寫。
另外，在本發(fā)明的邏輯運(yùn)算電路中，運(yùn)算結(jié)果輸出部具備輸出用晶體管，其具有連接在第1信號(hào)線上的柵極端子和將輸入到柵極端子的控制信號(hào)所對(duì)應(yīng)的輸出信號(hào)輸出的輸出端子。該輸出用晶體管是一種場(chǎng)效應(yīng)型晶體管，作為控制信號(hào)，當(dāng)施加比該輸出用晶體管的閾值電壓更接近第1基準(zhǔn)電位的電位時(shí)成為OFF狀態(tài)，當(dāng)施加比該閾值電壓更接近第2基準(zhǔn)電位的電位時(shí)成為ON狀態(tài)。另外，邏輯運(yùn)算結(jié)果可以從該輸出用晶體管的輸出信號(hào)得到。
因此，根據(jù)通過(guò)在保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的強(qiáng)電介質(zhì)電容上施加第2運(yùn)算數(shù)據(jù)而得到的強(qiáng)電介質(zhì)電容的新極化狀態(tài)，而在第1信號(hào)線上產(chǎn)生的電位，與閾值電壓相比，如果更接近第1基準(zhǔn)電位，那么輸出用晶體管成為OFF，與閾值電壓相比，如果更接近第2基準(zhǔn)電位，那么輸出用晶體管成為ON。因此，通過(guò)預(yù)先適當(dāng)設(shè)定輸出用晶體管的閾值電壓，能夠?qū)⑦壿嬤\(yùn)算結(jié)果通過(guò)該輸出用晶體管的輸出信號(hào)得到。
另外，在本發(fā)明的邏輯運(yùn)算電路中，為了將保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的上述強(qiáng)電介質(zhì)電容的第1端子預(yù)充電到第2基準(zhǔn)電位，第1信號(hào)線可以連接在第2基準(zhǔn)電位上。另外，該邏輯運(yùn)算電路可以構(gòu)成為在邏輯運(yùn)算結(jié)果輸出時(shí)，將第1信號(hào)線連接在第2基準(zhǔn)電位上之后解除該連接，然后將第2信號(hào)線連接在第2運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的第1或者第2基準(zhǔn)電位上，基于此時(shí)在第1信號(hào)線上產(chǎn)生的電位，輸出邏輯運(yùn)算結(jié)果。
因此，在第2運(yùn)算數(shù)據(jù)對(duì)應(yīng)第2基準(zhǔn)電位的時(shí)候，在第1信號(hào)線上，不管第1運(yùn)算數(shù)據(jù)的內(nèi)容如何，都產(chǎn)生第2基準(zhǔn)電位。因此在第2運(yùn)算數(shù)據(jù)對(duì)應(yīng)第2基準(zhǔn)電位時(shí)，不管第1運(yùn)算數(shù)據(jù)的內(nèi)容如何，輸出用晶體管都為ON。另一方面，第2運(yùn)算數(shù)據(jù)在對(duì)應(yīng)第1基準(zhǔn)電位時(shí)，在第1信號(hào)線上，發(fā)生的是在第1和第2基準(zhǔn)電位之間的電位，是第1運(yùn)算數(shù)據(jù)內(nèi)容所對(duì)應(yīng)的不同的電位。因此將輸出用晶體管的閾值電壓，如果設(shè)定在上述不同電位之間的電位，那么第2運(yùn)算數(shù)據(jù)對(duì)應(yīng)第1基準(zhǔn)電位時(shí)，對(duì)應(yīng)第1運(yùn)算數(shù)據(jù)的內(nèi)容，輸出用晶體管為ON或者OFF。即能夠進(jìn)行只有第1和第2運(yùn)算數(shù)據(jù)的某個(gè)特定組合時(shí)，輸出用晶體管為OFF那樣的邏輯運(yùn)算。
另外，本發(fā)明的邏輯運(yùn)算電路具備具有第1和第2端子的強(qiáng)電介質(zhì)電容；分別連接在第1和第2端子上的第1和第2信號(hào)線；輸出用晶體管。輸出用晶體管，具有連接在第1信號(hào)線上的柵極端子，將輸入到柵極端子的控制信號(hào)所對(duì)應(yīng)的輸出信號(hào)輸出的輸出端子，是一種場(chǎng)效應(yīng)型晶體管，作為控制信號(hào)，當(dāng)施加比該輸出用晶體管的閾值電壓更接近第1基準(zhǔn)電位的電位時(shí)成為OFF狀態(tài)，當(dāng)施加比該閾值電壓更接近第2基準(zhǔn)電位的電位時(shí)成為ON狀態(tài)。另外，該邏輯運(yùn)算電路構(gòu)成為進(jìn)行以下動(dòng)作。即邏輯運(yùn)算電路，通過(guò)將第1和第2信號(hào)線分別連接在第1基準(zhǔn)電位和與該第1基準(zhǔn)電位不同的第2基準(zhǔn)電位中的一方電位以及第1和第2基準(zhǔn)電位中的另一方電位，由此在強(qiáng)電介質(zhì)電容上生成第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)。該邏輯運(yùn)算電路，然后通過(guò)將第1和第2信號(hào)線均連接在第2基準(zhǔn)電位，使強(qiáng)電介質(zhì)電容的殘留極化狀態(tài)不發(fā)生變化，將第1信號(hào)線預(yù)充電到第2基準(zhǔn)電位。該邏輯運(yùn)算電路，然后，解除施加在第1信號(hào)線上的電壓，同時(shí)將第2信號(hào)線連接在第2運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的第1或者第2基準(zhǔn)電位上，對(duì)應(yīng)此時(shí)發(fā)生在第1信號(hào)線上的電位，將在輸出用晶體管的輸出端子上出現(xiàn)的輸出信號(hào)，而得到作為第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果。
因此，根據(jù)預(yù)先適當(dāng)設(shè)置輸出用晶體管的閾值電壓，可以得到作為該輸出用晶體管輸出信號(hào)的邏輯運(yùn)算結(jié)果。即，使用強(qiáng)電介質(zhì)電容能夠進(jìn)行數(shù)據(jù)的邏輯運(yùn)算。
另外，本發(fā)明的邏輯運(yùn)算電路的特征在于，輸出用晶體管的閾值電壓和第1基準(zhǔn)電位之間差值的絕對(duì)值Vath在強(qiáng)電介質(zhì)電容的允許電壓上限Vc以上，且滿足下面式子。
CG≤Pr/(Vd-Vc)且CFnon/CG+1＜Vd/Vath式中CG輸出用晶體管的柵極電容，CFnon強(qiáng)電介質(zhì)電容的非反相方向平均電容，Pr強(qiáng)電介質(zhì)電容的殘留極化，Vd第1和第2基準(zhǔn)電位差值的絕對(duì)值。
另外，本發(fā)明的邏輯運(yùn)算電路的特征在于，輸出用晶體管的閾值電壓和第1基準(zhǔn)電位之間差值的絕對(duì)值Vath比強(qiáng)電介質(zhì)電容的允許電壓上限Vc小，且滿足下面式子。
CFnon/CG+1＜Vd/Vath＜CFrev/CG+1式中
CG輸出用晶體管的柵極電容，CFnon強(qiáng)電介質(zhì)電容的非反相方向平均電容，CFrev強(qiáng)電介質(zhì)電容的反相方向平均電容，Vd第1和第2基準(zhǔn)電位差值的絕對(duì)值。
因此，根據(jù)上述兩個(gè)中的任一個(gè)邏輯運(yùn)算電路，無(wú)論第1和第2運(yùn)算數(shù)據(jù)如何組合，第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)極化狀態(tài)，也不會(huì)由于施加第2運(yùn)算數(shù)據(jù)而反相。即輸出用晶體管的閾值電壓和第1基準(zhǔn)電位之間差值的絕對(duì)值Vath，即使在強(qiáng)電介質(zhì)電容的允許電壓上限Vc之上時(shí)，還是在絕對(duì)值Vath比強(qiáng)電介質(zhì)電容允許電壓上限Vc小時(shí)，對(duì)于第1和第2運(yùn)算數(shù)據(jù)無(wú)論如何組合，也不會(huì)破壞第1運(yùn)算數(shù)據(jù)，能夠進(jìn)行邏輯運(yùn)算。
另外，本發(fā)明的邏輯運(yùn)算電路，具備非易失性存儲(chǔ)元件，其保持作為2值數(shù)據(jù)的第1運(yùn)算數(shù)據(jù)y所對(duì)應(yīng)非易失狀態(tài)，并具有第1和第2端子；運(yùn)算結(jié)果輸出部，其根據(jù)在非易失性存儲(chǔ)元件的第2端子上通過(guò)施加2值數(shù)據(jù)的第2運(yùn)算數(shù)據(jù)x而得到的該非易失性存儲(chǔ)元件的狀態(tài)，將第1和第2運(yùn)算數(shù)據(jù)y和x的邏輯運(yùn)算結(jié)果作為2值數(shù)據(jù)的運(yùn)算結(jié)果數(shù)據(jù)z輸出，運(yùn)算結(jié)果數(shù)據(jù)z實(shí)質(zhì)上滿足下面式子。
z＝x AND y因此，預(yù)先將非易失性元件的非易失狀態(tài)和運(yùn)算結(jié)果數(shù)據(jù)z對(duì)應(yīng)起來(lái)，根據(jù)在保持第1運(yùn)算數(shù)據(jù)y所對(duì)應(yīng)非易失狀態(tài)的非易失性存儲(chǔ)元件上通過(guò)施加第2運(yùn)算數(shù)據(jù)x而得到的非易失性存儲(chǔ)元件的新非易失狀態(tài)，能夠得到第1和第2運(yùn)算數(shù)據(jù)y和x的邏輯與。即，使用非易失性存儲(chǔ)元件能夠進(jìn)行數(shù)據(jù)的邏輯運(yùn)算。
另外，本發(fā)明的邏輯運(yùn)算電路的特征在于非易失性存儲(chǔ)元件含有強(qiáng)電介質(zhì)電容，非易失狀態(tài)是該強(qiáng)電介質(zhì)電容的殘留極化狀態(tài)。因此，作為非易失性元件使用強(qiáng)電介質(zhì)電容，這樣可以實(shí)現(xiàn)高速且低電壓地寫入。
另外，本發(fā)明的邏輯運(yùn)算電路的特征在于具備非易失性存儲(chǔ)元件，其保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的非易失狀態(tài)；運(yùn)算結(jié)果輸出部，其根據(jù)在非易失性存儲(chǔ)元件上通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的該非易失性存儲(chǔ)元件的狀態(tài)，輸出第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果，并且連接在非易失性存儲(chǔ)元件的第1端子上。
因此，通過(guò)預(yù)先將非易失性元件的非易失狀態(tài)和邏輯運(yùn)算結(jié)果對(duì)應(yīng)起來(lái)，根據(jù)在保持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的非易失狀態(tài)的非易失性存儲(chǔ)元件上，通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的非易失性存儲(chǔ)元件的新非易失狀態(tài)，能夠得到第1和第2運(yùn)算數(shù)據(jù)邏輯運(yùn)算結(jié)果。即，使用非易失性存儲(chǔ)元件能夠進(jìn)行數(shù)據(jù)邏輯運(yùn)算。
另外，本發(fā)明的邏輯運(yùn)算裝置的特征在于構(gòu)成為通過(guò)將上述任一邏輯運(yùn)算電路串聯(lián)和/或者并聯(lián)配置，進(jìn)行所期望的邏輯運(yùn)算。
因此，用1個(gè)電路兼作為邏輯運(yùn)算電路和存儲(chǔ)部的上述邏輯運(yùn)算電路幾個(gè)組合，進(jìn)行期望的邏輯運(yùn)算，這與另外設(shè)置存儲(chǔ)部的以往邏輯運(yùn)算電路相比，能夠?qū)渚€所需面積在內(nèi)的電路面積做得相當(dāng)小。因此能夠大幅度地提高裝置的集成度，同時(shí)可以抑止功耗。另外，因?yàn)榇鎯?chǔ)是非易失性的，不需要為保持存儲(chǔ)的電力。因此能夠降低動(dòng)作時(shí)的消耗功率，同時(shí)待機(jī)時(shí)幾乎不消耗電力。另外，也不需要防備電源斷流的備用電源。而且，作為非易失性元件使用含有強(qiáng)電介質(zhì)電容的元件時(shí)，可以達(dá)到寫入動(dòng)作高速化的目的。
另外，本發(fā)明的邏輯運(yùn)算裝置的特征在于具備對(duì)作為檢索對(duì)象的檢索字進(jìn)行保持的檢索字保持部；保持作為參照對(duì)象的參照字，同時(shí)進(jìn)行該參照字和檢索字之間的一致判斷的字電路，按照將上述任一個(gè)邏輯運(yùn)算電路并聯(lián)和/或著串聯(lián)配置，進(jìn)行上述參照字的保持和進(jìn)行一致判斷那樣構(gòu)成的字電路。
因此，用1個(gè)電路兼作為邏輯運(yùn)算部和存儲(chǔ)部的上述邏輯運(yùn)算部幾個(gè)組合，構(gòu)成進(jìn)行參照字和檢索字之間一致判斷的字電路，這與以往的一致檢索裝置相比，能夠?qū)渚€所需的面積在內(nèi)的電路面積做得相當(dāng)小。因此能夠大幅度地提高裝置地集成度，同時(shí)可以抑止功耗。另外，因?yàn)榇鎯?chǔ)是易失性的，不需要為保持存儲(chǔ)的電力。因此能夠降低動(dòng)作時(shí)的消耗功率，同時(shí)待機(jī)時(shí)幾乎不需要電力。另外，也不需要防備電源斷流的備用電源。而且，作為非易失性元件使用含有強(qiáng)電介質(zhì)電容的元件時(shí)，可以達(dá)到寫入動(dòng)作高速化的目的。
另外，本發(fā)明的邏輯運(yùn)算裝置的特征在于構(gòu)成為字電路，對(duì)于構(gòu)成參照字各個(gè)位來(lái)說(shuō)，使用分別串聯(lián)連接的一對(duì)邏輯運(yùn)算電路，計(jì)算出參照字的位值和其此對(duì)應(yīng)的檢索字的位值之間異或之非所對(duì)應(yīng)的邏輯值，根據(jù)各對(duì)邏輯運(yùn)算電路的輸出全都并聯(lián)連接，以此計(jì)算出每一位被計(jì)算出的異或之非所對(duì)應(yīng)的邏輯值全體的邏輯與所對(duì)應(yīng)的邏輯值，將被計(jì)算出的邏輯與所對(duì)應(yīng)的邏輯值，作為該字電路的一致判斷結(jié)果的輸出。
因此，能夠構(gòu)成為只有參照字和檢索字完全一致時(shí)生成一致輸出。因此，進(jìn)行就多個(gè)參照字和檢索字之間的一致判斷，這樣能夠容易構(gòu)成為從多個(gè)參照字中，只抽出完全一致的參照字，高集成度、低功耗的一致檢索裝置。
在上述中，雖然以優(yōu)選實(shí)施方式對(duì)本發(fā)明進(jìn)行了說(shuō)明，但是各術(shù)語(yǔ)并非為了限定而使用，而僅為說(shuō)明而使用，在不超出本發(fā)明的范圍和精神的情況下，可以在權(quán)利要求書的范圍內(nèi)進(jìn)行變更。
權(quán)利要求
1.一種邏輯運(yùn)算電路，其特征在于，具備強(qiáng)電介質(zhì)電容，其能夠保持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)，并具有第1和第2端子；第1信號(hào)線，其與所述第1端子連接；第2信號(hào)線，其能夠在保持了所述第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的所述強(qiáng)電介質(zhì)電容的所述第2端子上施加第2運(yùn)算數(shù)據(jù)，并與所述第2端子連接；和運(yùn)算結(jié)果輸出部，根據(jù)通過(guò)施加所述第2運(yùn)算數(shù)據(jù)而得到的所述強(qiáng)電介質(zhì)電容的極化狀態(tài)，輸出所述第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果，并與所述第1信號(hào)線連接。
2.根據(jù)權(quán)利要求1所述的邏輯運(yùn)算電路，其特征在于，為了在所述強(qiáng)電介質(zhì)電容上生成所述第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)，所述第1和第2信號(hào)線分別連接第1基準(zhǔn)電位和第2基準(zhǔn)電位中的一方電位以及所述第1和第2基準(zhǔn)電位中的另一方電位。
3.根據(jù)權(quán)利要求1或2中任一項(xiàng)所述的邏輯運(yùn)算電路，其特征在于，所述運(yùn)算結(jié)果輸出部具備場(chǎng)效應(yīng)型的輸出用晶體管，其具有連接在所述第1信號(hào)線上的柵極端子、和將輸入到所述柵極端子的控制信號(hào)所對(duì)應(yīng)的輸出信號(hào)輸出的輸出端子，作為所述控制信號(hào)當(dāng)施加比該輸出用晶體管的閾值電壓更接近第1基準(zhǔn)電位的電位時(shí)成為OFF，當(dāng)施加比該閾值電壓更接近第2基準(zhǔn)電位的電位時(shí)成為ON；所述邏輯運(yùn)算結(jié)果，通過(guò)該輸出用晶體管的所述輸出信號(hào)獲得。
4.根據(jù)權(quán)利要求3中所述的邏輯運(yùn)算電路，其特征在于，構(gòu)成為為了將保持了所述第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的所述強(qiáng)電介質(zhì)電容的所述第1端子預(yù)充電到第2基準(zhǔn)電位，所述第1信號(hào)線可以連接在第2基準(zhǔn)電位上；所述邏輯運(yùn)算結(jié)果輸出時(shí)，將所述第1信號(hào)線接在所述第2基準(zhǔn)電位上之后解除該連接，然后，將所述第2信號(hào)線連接在所述第2運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的第1或者第2基準(zhǔn)電位上，基于此時(shí)在第1信號(hào)線上產(chǎn)生的電位，輸出運(yùn)算結(jié)果。
5.一種邏輯運(yùn)算電路，具備強(qiáng)電介質(zhì)電容，其具有第1和第2端子；第1和第2信號(hào)線，其分別連接在所述第1和第2端子上；和場(chǎng)效應(yīng)型的輸出用晶體管，其具有連接在所述第1信號(hào)線上的柵極端子、和將輸入到所述柵極端子的控制信號(hào)所對(duì)應(yīng)的輸出信號(hào)輸出的輸出端子，作為所述控制信號(hào)當(dāng)施加比該輸出用晶體管的閾值電壓更接近第1基準(zhǔn)電位的電位時(shí)成為OFF，當(dāng)施加比該閾值電壓更接近第2基準(zhǔn)電位的電位時(shí)成為ON；其特征在于，構(gòu)成為通過(guò)將所述第1和第2信號(hào)線分別連接在所述第1基準(zhǔn)電位和第2基準(zhǔn)電位中的一方電位以及所述第1和第2基準(zhǔn)電位中的另一方電位上，在所述強(qiáng)電介質(zhì)電容上產(chǎn)生第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)；然后，通過(guò)將所述第1和第2信號(hào)線均連接在所述第2基準(zhǔn)電位上，不會(huì)使所述強(qiáng)電介質(zhì)電容的殘留極化狀態(tài)發(fā)生變化，將所述第1信號(hào)線預(yù)充電到所述第2基準(zhǔn)電位；然后，解除施加到所述第1信號(hào)線上的電壓，同時(shí)將所述第2信號(hào)線接在第2運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的所述第1或者第2基準(zhǔn)電位上，對(duì)應(yīng)此時(shí)產(chǎn)生在所述第1信號(hào)線上的電位，將在所述輸出用晶體管的所述輸出端子上所出現(xiàn)的輸出信號(hào)，作為所述第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果而得到。
6.根據(jù)權(quán)利要求4或5所述的邏輯運(yùn)算電路，其特征在于，所述輸出用晶體管的閾值電壓和所述第1基準(zhǔn)電位之間差值的絕對(duì)值Vath在所述強(qiáng)電介質(zhì)電容的允許電壓上限Vc以上，且滿足下面式子，CG≤Pr/(Vd-Vc)且CFnon/CG+1＜Vd/Vath式中CG輸出用晶體管的柵極電容，CFnon強(qiáng)電介質(zhì)電容的非反相方向平均電容，Pr強(qiáng)電介質(zhì)電容的殘留極化，Vd第1和第2基準(zhǔn)電位差值的絕對(duì)值。
7.根據(jù)權(quán)利要求4或5所述的邏輯運(yùn)算電路，其特征在于，所述輸出用晶體管的閾值電壓和所述第1基準(zhǔn)電位之間差值的絕對(duì)值Vath比所述強(qiáng)電介質(zhì)電容的允許電壓上限Vc小，且滿足下面式子，CFnon/CG+1＜Vd/Vath＜CFrev/CG+1式中CG輸出用晶體管的柵極電容，CFnon強(qiáng)電介質(zhì)電容的非反相方向平均電容，CFrev強(qiáng)電介質(zhì)電容的反相方向平均電容，Vd第1和第2基準(zhǔn)電位差值的絕對(duì)值。
8.一種邏輯運(yùn)算電路，具備非易失性存儲(chǔ)元件，其保持著作為2值數(shù)據(jù)的第1運(yùn)算數(shù)據(jù)y所對(duì)應(yīng)非易失狀態(tài)，并具有第1和第2端子；和運(yùn)算結(jié)果輸出部，其根據(jù)通過(guò)在所述非易失性存儲(chǔ)元件的第2端子上施加作為2值數(shù)據(jù)的第2運(yùn)算數(shù)據(jù)x而得到的該非易失性存儲(chǔ)元件的狀態(tài)，將所述第1和第2運(yùn)算數(shù)據(jù)y和x的邏輯運(yùn)算結(jié)果作為2值數(shù)據(jù)的運(yùn)算結(jié)果數(shù)據(jù)z輸出，其特征在于，構(gòu)成為所述運(yùn)算結(jié)果數(shù)據(jù)z實(shí)質(zhì)上滿足z＝x AND y的關(guān)系式。
9.根據(jù)權(quán)利要求8所述的邏輯運(yùn)算電路，其特征在于，所述非易失性存儲(chǔ)元件包含強(qiáng)電介質(zhì)電容；所述非易失狀態(tài)是該強(qiáng)電介質(zhì)電容的殘留極化狀態(tài)。
10.一種邏輯運(yùn)算電路，其特征在于，具備非易失性存儲(chǔ)元件，其保持著第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的非易失狀態(tài)；運(yùn)算結(jié)果輸出部，其根據(jù)在所述非易失性存儲(chǔ)元件上通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的該非易失性存儲(chǔ)元件的狀態(tài)，將所述第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果輸出，并連接在所述非易失性存儲(chǔ)元件的第1端子上。
11.一種邏輯運(yùn)算裝置，其特征在于，構(gòu)成為通過(guò)將權(quán)利要求1～10中任一項(xiàng)所述的邏輯運(yùn)算電路串聯(lián)和/或并聯(lián)配置，進(jìn)行所期望的邏輯運(yùn)算。
12.一種邏輯運(yùn)算裝置，其特征在于，具備檢索字保持部，其保持作為檢索對(duì)象的檢索字；和字電路，其保持作為參照對(duì)象的參照字，同時(shí)進(jìn)行該參照字和所述檢索字之間的一致判斷，并通過(guò)將權(quán)利要求1～10中任一項(xiàng)所述的邏輯運(yùn)算電路并聯(lián)和/或串聯(lián)配置，進(jìn)行所述參照字的保持和所述一致判斷。
13.根據(jù)權(quán)利要求12所述的邏輯運(yùn)算裝置，其特征在于，所述字電路，對(duì)于構(gòu)成所述參照字的各個(gè)位，使用分別串聯(lián)連接的一對(duì)所述邏輯運(yùn)算電路，計(jì)算出所述參照字的位值和與其對(duì)應(yīng)的所述檢索字的位值之間異或之非所對(duì)應(yīng)的邏輯值，通過(guò)將所述各一對(duì)邏輯運(yùn)算電路的輸出全都并聯(lián)連接，計(jì)算按每一位被計(jì)算出的所述異或之非所對(duì)應(yīng)的邏輯值全體的邏輯與所對(duì)應(yīng)的邏輯值，將被計(jì)算出的所述邏輯與所對(duì)應(yīng)的邏輯值，作為該字電路的一致判斷輸出。
14.一種邏輯運(yùn)算方法，其特征在于，具備在具有第1和第2端子的第1強(qiáng)電介質(zhì)電容上，保持第1運(yùn)算數(shù)據(jù)所對(duì)應(yīng)的極化狀態(tài)的步驟；將保持了所述極化狀態(tài)的所述強(qiáng)電介質(zhì)電容的所述第1端子充電到規(guī)定基準(zhǔn)電位的步驟；和根據(jù)在讓所述第1端子成為規(guī)定基準(zhǔn)電位的所述強(qiáng)電介質(zhì)電容的所述第2端子上通過(guò)施加第2運(yùn)算數(shù)據(jù)而得到的所述強(qiáng)電介質(zhì)電容的極化狀態(tài)，獲得所述第1和第2運(yùn)算數(shù)據(jù)的邏輯運(yùn)算結(jié)果的步驟。
全文摘要
提供一種使用強(qiáng)電介質(zhì)電容能夠進(jìn)行數(shù)據(jù)邏輯運(yùn)算的邏輯運(yùn)算電路和邏輯運(yùn)算方法。邏輯運(yùn)算電路(1)具備強(qiáng)電介質(zhì)電容(CF)、晶體管(MP)。強(qiáng)電介質(zhì)電容(CF)保持著第1運(yùn)算數(shù)據(jù)(y)所對(duì)應(yīng)的極化狀態(tài)P1(y＝1)或者P2(y＝0)。在運(yùn)算動(dòng)作時(shí)，在強(qiáng)電介質(zhì)電容(CF)的第1端子(3)預(yù)充電到電源電位(Vdd)之后，將第2運(yùn)算數(shù)據(jù)(x)所對(duì)應(yīng)的電位即接地電位(GND，x＝1)或者電源電位(Vdd，x＝0)，通過(guò)位線(BL)，施加在第2端子(5)上。根據(jù)適當(dāng)設(shè)定晶體管(MP)的閾值電壓(Vth)，對(duì)y和x的組合(0－0，0－1，1－0，1－1)，晶體管(MP)為(ON、ON、ON、OFF)。
文檔編號(hào)H03K19/185GK1625838SQ03802859
公開日2005年6月8日 申請(qǐng)日期2003年1月22日 優(yōu)先權(quán)日2002年1月28日
發(fā)明者龜山充隆, 羽生貴弘, 木村啟明, 藤森敬和, 中村孝, 高須秀視 申請(qǐng)人:羅姆股份有限公司