專利名稱：一種時(shí)鐘倍頻電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種時(shí)鐘倍頻電路，尤其是及電路設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)中的時(shí)鐘倍頻電路。
背景技術(shù)：
時(shí)鐘倍頻電路是一種在電路設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)中的常用電路。
在現(xiàn)有的電路設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)中，時(shí)鐘倍頻電路的實(shí)現(xiàn)方法有以下幾種1.用另外一個(gè)高速時(shí)鐘對(duì)需要倍頻的時(shí)鐘采樣計(jì)數(shù)，輸出倍頻后的時(shí)鐘。這種方法的缺點(diǎn)在于，由于高速時(shí)鐘和輸入時(shí)鐘是不同步的，使倍頻后輸出的時(shí)鐘和輸入時(shí)鐘相位關(guān)系不確定。這種倍頻方法在很多場(chǎng)合下不能使用。同時(shí)由于需要另一個(gè)高速時(shí)鐘，增加了電路板的布線復(fù)雜度。
2.用單D觸發(fā)器和單異或門實(shí)現(xiàn)簡單倍頻。這種方法的缺點(diǎn)在于，倍頻后輸出的時(shí)鐘寬度非常窄，無法加寬。如果在電路設(shè)計(jì)中采用外部簡單邏輯器件用這種方法倍頻，輸出的時(shí)鐘寬度和信號(hào)上產(chǎn)生的毛刺類似，經(jīng)過電路板走線后，時(shí)鐘質(zhì)量會(huì)很差，無法使用。如果在可編程邏輯器件設(shè)計(jì)中用這種方法倍頻，由于邏輯器件內(nèi)部速度快，其內(nèi)部產(chǎn)生的倍頻時(shí)鐘寬度更窄，如果輸出到器件外部，會(huì)被外圍器件的輸入電容吸收掉，或者在外部器件的輸入上只看到一個(gè)小毛刺，無法使用。這種倍頻方法在很多場(chǎng)合下也不能使用。
3.使用由數(shù)字邏輯器件和阻容、晶體管等模擬器件構(gòu)成的模數(shù)混合電路實(shí)現(xiàn)倍頻。這種方法的缺點(diǎn)在于，模擬器件組成的電路對(duì)帶寬有限制，只能用于某段特定的頻率，如10MHz-30MHz；同時(shí)由于存在模擬器件，設(shè)計(jì)無法在可編程邏輯器件中實(shí)現(xiàn)，增加了系統(tǒng)復(fù)雜度。
4.用鎖相環(huán)技術(shù)實(shí)現(xiàn)倍頻，包括模擬鎖相環(huán)和數(shù)字延時(shí)鎖相環(huán)。這種方法可以輸出穩(wěn)定、輸入輸出相位關(guān)系恒定的倍頻時(shí)鐘，但這種方法的缺點(diǎn)在于，鎖相環(huán)有一定的帶寬，對(duì)輸入時(shí)鐘的頻率范圍有要求，一個(gè)器件無法兼容相差較大的頻率，使設(shè)計(jì)修改受到限制；特別是對(duì)帶鎖相環(huán)的可編程邏輯器件，無法同時(shí)對(duì)高低相差較大的兩種頻率進(jìn)行倍頻(如同時(shí)對(duì)10MHz以下和30MHz以上的兩種頻率倍頻)；而且使用鎖相環(huán)技術(shù)，電路資源占用大，設(shè)計(jì)成本高。

發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問題是克服現(xiàn)有技術(shù)中時(shí)鐘倍頻設(shè)計(jì)中各自的缺點(diǎn)，解決現(xiàn)有技術(shù)中存在的時(shí)鐘倍頻無法同時(shí)適應(yīng)穩(wěn)定、相位恒定、高兼容性、低成本的問題。
為了達(dá)到以上目的，本發(fā)明采用如下技術(shù)方案本發(fā)明的時(shí)鐘倍頻電路，包括倍頻電路基礎(chǔ)模塊和延時(shí)觸發(fā)部分，倍頻電路基礎(chǔ)模塊是倍頻電路的第一級(jí)，延時(shí)觸發(fā)部分包括延時(shí)觸發(fā)模塊，與倍頻電路基礎(chǔ)模塊順次相連，倍頻電路基礎(chǔ)模塊提供倍頻信號(hào)的輸入、輸出以及和后級(jí)延時(shí)觸發(fā)模塊的接口，延時(shí)觸發(fā)模塊使倍頻后時(shí)鐘的下降沿位置后移，實(shí)現(xiàn)同步及加寬時(shí)鐘寬度。延時(shí)觸發(fā)部分由一個(gè)延時(shí)觸發(fā)模塊構(gòu)成或者由多個(gè)延時(shí)觸發(fā)模塊串聯(lián)構(gòu)成。
其中所述的倍頻電路基礎(chǔ)模塊內(nèi)部包含主倍頻電路，由第一異或門和第一T觸發(fā)器構(gòu)成主倍頻電路，第一異或門的輸出端連接到第一T觸發(fā)器的時(shí)鐘輸入端，其信號(hào)流向分為兩路第一路待倍頻時(shí)鐘通過第一異或門輸出后，再通過第一T觸發(fā)器，輸出倍頻后初始下降沿，待下一級(jí)延遲觸發(fā)模塊處理，第二路待倍頻時(shí)鐘和延遲觸發(fā)模塊返回的后移下降沿經(jīng)第一異或門混合后，不經(jīng)過第一T觸發(fā)器，直接輸出倍頻展寬后的時(shí)鐘。
所述的延時(shí)觸發(fā)模塊內(nèi)部包含延時(shí)電路，由第二異或門、第二T觸發(fā)器和第三T觸發(fā)器構(gòu)成延時(shí)電路，第二異或門的輸出端連接到第二和第三T觸發(fā)器的時(shí)鐘輸入端，同時(shí)第二T觸發(fā)器的T輸出端連接到異或門的一個(gè)輸入端，其信號(hào)流向?yàn)楸额l電路基礎(chǔ)模塊輸出的初始下降沿通過整個(gè)延時(shí)電路后，輸出后移下降沿的時(shí)鐘信號(hào)。
本發(fā)明采用全數(shù)字電路實(shí)現(xiàn)，不需要外部的高速時(shí)鐘，簡化了電路板布線要求；不使用鎖相環(huán)技術(shù)，占用資源少，實(shí)現(xiàn)成本低；可以用獨(dú)立的邏輯器件實(shí)現(xiàn)，更適合于用Verilog、VHDL等硬件描述語言在可編程邏輯器件中實(shí)現(xiàn)，輸出的倍頻時(shí)鐘和輸入時(shí)鐘相位恒定，倍頻帶寬大，可以從1KHz以下到50MHz以上。本發(fā)明可以在低成本、高兼容性的條件下，獲得穩(wěn)定、相位恒定的倍頻時(shí)鐘，克服了現(xiàn)有技術(shù)無法同時(shí)兼顧這幾個(gè)條件的缺點(diǎn)。


圖1是本發(fā)明的總體原理2是本發(fā)明的倍頻電路基礎(chǔ)模塊原理3是本發(fā)明的延遲觸發(fā)模塊原理4是本發(fā)明的一個(gè)實(shí)施例的原理圖具體實(shí)施方式
以下結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做進(jìn)一步詳細(xì)說明。
如圖1所示，本發(fā)明的時(shí)鐘倍頻電路，包括倍頻電路基礎(chǔ)模塊和延時(shí)觸發(fā)部分，倍頻電路基礎(chǔ)模塊是倍頻電路的第一級(jí)，延時(shí)觸發(fā)部分與倍頻電路基礎(chǔ)模塊順次相連，可以由一個(gè)延時(shí)觸發(fā)模塊構(gòu)成或者由多個(gè)延時(shí)觸發(fā)模塊串聯(lián)構(gòu)成。
倍頻電路基礎(chǔ)模塊提供倍頻信號(hào)的輸入、輸出以及和后級(jí)延時(shí)觸發(fā)模塊的接口，延時(shí)觸發(fā)部分使倍頻后時(shí)鐘的下降沿位置后移，達(dá)到同步及加寬時(shí)鐘寬度的效果。
整個(gè)裝置的信號(hào)流向是這樣的待倍頻的時(shí)鐘信號(hào)101進(jìn)入倍頻電路基礎(chǔ)模塊后，通過主倍頻電路，輸出倍頻后初始下降沿105，進(jìn)入延遲觸發(fā)部分，經(jīng)過延時(shí)電路后，輸出位置后移的下降沿106，返回到倍頻電路基礎(chǔ)模塊，與待倍頻信號(hào)101混合，產(chǎn)生倍頻展寬后的時(shí)鐘102。
如圖2所示倍頻電路基礎(chǔ)模塊由第一異或門201和第一T觸發(fā)器202構(gòu)成主倍頻電路，第一異或門201的輸出端連接到第一T觸發(fā)器202的時(shí)鐘輸入端，其信號(hào)流向分為兩路第一路待倍頻時(shí)鐘信號(hào)101通過第一異或門201輸出后， 再通過第一T觸發(fā)器202，輸出倍頻后初始下降沿105，待下一級(jí)延遲觸發(fā)模塊處理。
第二路待倍頻時(shí)鐘信號(hào)101和延遲觸發(fā)模塊返回的后移下降沿信號(hào)106經(jīng)第一異或門201混合后，不經(jīng)過第一T觸發(fā)器202，直接輸出倍頻展寬后的時(shí)鐘102。
如圖3所示延遲觸發(fā)模塊由第二異或門301和兩個(gè)T觸發(fā)器302、303構(gòu)成延時(shí)電路，第二異或門301的輸出端連接到兩個(gè)T觸發(fā)器的時(shí)鐘輸入端，同時(shí)第二T觸發(fā)器302的T輸出端連接到異或門的輸入1端。
其信號(hào)流向?yàn)楸额l電路基礎(chǔ)模塊輸出的初始下降沿105，通過整個(gè)延時(shí)電路后，輸出后移下降沿的時(shí)鐘信號(hào)106。
本發(fā)明中的延時(shí)觸發(fā)模塊可以多個(gè)串聯(lián)后與倍頻電路基礎(chǔ)模塊順次相連，如圖4所示的就是兩個(gè)延時(shí)觸發(fā)模塊串聯(lián)的實(shí)施例。
圖4是串聯(lián)2級(jí)延遲觸發(fā)模塊的實(shí)施例框圖，由順次相連的第一級(jí)倍頻電路基礎(chǔ)模塊103和2級(jí)延遲觸發(fā)模塊401、402構(gòu)成。待倍頻時(shí)鐘信號(hào)101，經(jīng)過整個(gè)裝置后，輸出倍頻后的時(shí)鐘102。由于串聯(lián)了2級(jí)延時(shí)觸發(fā)模塊，可以得到更寬的倍頻時(shí)鐘。
本發(fā)明中的T觸發(fā)器也可以用D觸發(fā)器來替代，其原理基本相同，在此不再贅述。
應(yīng)當(dāng)理解的是，對(duì)本領(lǐng)域普通技術(shù)人員來說，可以根據(jù)本發(fā)明的技術(shù)構(gòu)思進(jìn)行等同改變或替換，而所有這種無需額外創(chuàng)造性勞動(dòng)的改變或替換方案都應(yīng)屬于本發(fā)明所附權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種時(shí)鐘倍頻電路，其特征在于包括倍頻電路基礎(chǔ)模塊和延時(shí)觸發(fā)部分，倍頻電路基礎(chǔ)模塊是倍頻電路的第一級(jí)，延時(shí)觸發(fā)部分包括延時(shí)觸發(fā)模塊，與倍頻電路基礎(chǔ)模塊順次相連，倍頻電路基礎(chǔ)模塊提供倍頻信號(hào)的輸入、輸出以及和后級(jí)延時(shí)觸發(fā)模塊的接口，延時(shí)觸發(fā)模塊使倍頻后時(shí)鐘的下降沿位置后移，實(shí)現(xiàn)同步及加寬時(shí)鐘寬度。
2.如權(quán)利要求1所述的時(shí)鐘倍頻電路，其特征在于所述的延時(shí)觸發(fā)部分由一個(gè)延時(shí)觸發(fā)模塊構(gòu)成或者由多個(gè)延時(shí)觸發(fā)模塊串聯(lián)構(gòu)成。
3.如權(quán)利要求2所述的時(shí)鐘倍頻電路，其特征在于所述的倍頻電路基礎(chǔ)模塊內(nèi)部包含主倍頻電路，由第一異或門和第一T觸發(fā)器構(gòu)成主倍頻電路，第一異或門的輸出端連接到第一T觸發(fā)器的時(shí)鐘輸入端，其信號(hào)流向分為兩路第一路待倍頻時(shí)鐘通過第一異或門輸出后，再通過第一T觸發(fā)器，輸出倍頻后初始下降沿，待下一級(jí)延遲觸發(fā)模塊處理，第二路待倍頻時(shí)鐘和延遲觸發(fā)模塊返回的后移下降沿經(jīng)第一異或門混合后，不經(jīng)過第一T觸發(fā)器，直接輸出倍頻展寬后的時(shí)鐘。
4.如權(quán)利要求2所述的時(shí)鐘倍頻電路，其特征在于所述的延時(shí)觸發(fā)模塊內(nèi)部包含延時(shí)電路，由第二異或門、第二T觸發(fā)器和第三T觸發(fā)器構(gòu)成延時(shí)電路，第二異或門的輸出端連接到第二和第三T觸發(fā)器的時(shí)鐘輸入端，同時(shí)第二T觸發(fā)器的T輸出端連接到異或門的一個(gè)輸入端，其信號(hào)流向?yàn)楸额l電路基礎(chǔ)模塊輸出的初始下降沿通過整個(gè)延時(shí)電路后，輸出后移下降沿的時(shí)鐘信號(hào)。
5.如權(quán)利要求3或4所述的時(shí)鐘倍頻電路，其特征在于所述的T觸發(fā)器可以用D觸發(fā)器替代。
全文摘要
本發(fā)明公開一種時(shí)鐘倍頻電路，尤其是及電路設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)中的時(shí)鐘倍頻電路。該時(shí)鐘倍頻電路包括倍頻電路基礎(chǔ)模塊和延時(shí)觸發(fā)部分，倍頻電路基礎(chǔ)模塊是倍頻電路的第一級(jí)，延時(shí)觸發(fā)部分與倍頻電路基礎(chǔ)模塊順次相連，由一個(gè)延時(shí)觸發(fā)模塊構(gòu)成或者由多個(gè)延時(shí)觸發(fā)模塊串聯(lián)構(gòu)成，倍頻電路基礎(chǔ)模塊提供倍頻信號(hào)的輸入、輸出以及和后級(jí)延時(shí)觸發(fā)模塊的接口，延時(shí)觸發(fā)模塊使倍頻后時(shí)鐘的下降沿位置后移，達(dá)到同步及加寬時(shí)鐘寬度的效果。本發(fā)明可以在低成本、高兼容性的條件下，獲得穩(wěn)定、相位恒定的倍頻時(shí)鐘，克服了現(xiàn)有技術(shù)無法同時(shí)兼顧這幾個(gè)條件的缺點(diǎn)。
文檔編號(hào)H03K5/00GK1558553SQ200410004999
公開日2004年12月29日 申請(qǐng)日期2004年2月13日 優(yōu)先權(quán)日2004年2月13日
發(fā)明者張磊, 黃友珍, 張 磊 申請(qǐng)人:中興通訊股份有限公司