專利名稱：能控制半導(dǎo)體存儲(chǔ)裝置中的數(shù)據(jù)有效窗口的數(shù)據(jù)輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體內(nèi)存裝置上的數(shù)據(jù)輸出緩沖器，更具體言之，是關(guān)于能調(diào)整半導(dǎo)體內(nèi)存裝置上的數(shù)具有效窗口的數(shù)據(jù)輸出緩沖器。
背景技術(shù)：
在外部與芯片連接的各類負(fù)載，包括輸出墊(output pad)、離芯片(off-chip)負(fù)載、及測(cè)定裝置等，總計(jì)約達(dá)50PF。因此，需要一特別設(shè)計(jì)的緩沖器，亦稱為輸出驅(qū)動(dòng)器，而非傳統(tǒng)的緩沖器來驅(qū)動(dòng)這些高負(fù)載第一圖是為示出關(guān)聯(lián)技術(shù)的數(shù)據(jù)輸出緩沖器電路的電路圖。第2圖是為示出采用第一圖的輸出緩沖器的雙數(shù)據(jù)率(double data rateDDR)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(SDRAM)上對(duì)讀取命令時(shí)的數(shù)據(jù)輸出脈沖的時(shí)序圖(timing diagram)。
參照第一圖，關(guān)聯(lián)技術(shù)的數(shù)據(jù)輸出緩沖器電路包括用于保持’NETUP1’及’NETDN1’信號(hào)的閂鎖10，前述信號(hào)是為芯片內(nèi)的數(shù)據(jù)控制電路的輸出數(shù)據(jù)；用于輸出放大后的數(shù)據(jù)的數(shù)據(jù)輸出驅(qū)動(dòng)器30；及用于驅(qū)動(dòng)數(shù)據(jù)輸出驅(qū)動(dòng)器30的數(shù)據(jù)輸出前置驅(qū)動(dòng)器20。
另外一方面，上述的’NETUP1’及’NETDN1’信號(hào)能分別被視為上拉及下拉控制信號(hào)?！疦ETUP1’及’NETDN1’由于反相器INV而相互有不同的邏輯值?！疦ETDN1’及’NETDN2’具有相同的邏輯值。
下面將參照第2圖說明具有上述組成的輸出緩沖器電路的動(dòng)作。
如第2圖所示，當(dāng)參照外部時(shí)脈輸入CLK發(fā)出DRAM讀取命令時(shí)在經(jīng)CAS處理延遲(1atency)后利用數(shù)據(jù)輸出緩沖器電路輸出數(shù)據(jù)。
在未輸出數(shù)據(jù)時(shí)，’NETUP2’節(jié)點(diǎn)(node)維持’邏輯高’(以下簡(jiǎn)稱為H)，亦即電源電壓等級(jí)VDD，而’NETDN2’節(jié)點(diǎn)維持’邏輯低’(以下簡(jiǎn)稱為L(zhǎng))，亦即接地電壓等級(jí)VSS，以使PMOS晶體管30a及NMOS晶體管30b兩者失能(disable)，進(jìn)而使輸出DQ保持在高阻抗?fàn)顟B(tài)(以下簡(jiǎn)稱為Hi-z)。這時(shí)，Hi-z是對(duì)應(yīng)電源電壓等級(jí)的一半，亦即’VDD/2’等級(jí)。在此期間，數(shù)據(jù)控制電路輸出邏輯L至’NETUP1’及’NETDN1’兩者。
當(dāng)欲使輸出DQ成為邏輯H時(shí)數(shù)據(jù)控制電路則對(duì)’NETUP1’及’NETDN1’分別設(shè)定邏輯H及L以設(shè)定’NETDN2’及’NETDN2’兩者為邏輯L。當(dāng)欲使輸出DQ成為邏輯L時(shí)數(shù)據(jù)控制電路則對(duì)’NETUP1’及’NETDN1’分別設(shè)定邏輯L及H以設(shè)定’NETUP2’及’NETDN2’兩者為邏輯H。
另一方面，如第2圖所示，當(dāng)利用讀取命令輸出數(shù)據(jù)時(shí)從Hi-z開始，第一數(shù)據(jù)輸出D0是比后續(xù)的數(shù)據(jù)D1、D2及D3早輸出。具體言之，參照外部時(shí)脈CLK早輸出的第一數(shù)據(jù)輸出D0這件事能在高速接口上造成錯(cuò)誤。
第3圖是為示出采用關(guān)聯(lián)技術(shù)的輸出緩沖器電路的DDR SDRAM的讀取動(dòng)作的AC時(shí)序的時(shí)序圖。
參照第3圖，事實(shí)上DDR SDRAM的讀取動(dòng)作，在是統(tǒng)公司的數(shù)據(jù)規(guī)范上，不易符合’tLz’規(guī)范，根據(jù)CLK的數(shù)據(jù)輸出阻抗時(shí)間。
如上面說明，在關(guān)聯(lián)技術(shù)的輸出緩沖器電路上第一數(shù)據(jù)輸出早輸出的這項(xiàng)事實(shí)導(dǎo)致難于滿足’tLz’規(guī)范，亦即+/-700ps。為要解決此問題，亦即符合’tLz’規(guī)范，曾嘗試將數(shù)據(jù)輸出緩沖器的輸出參考外部時(shí)脈CLK朝正向延遲一任意時(shí)間，但導(dǎo)致不易滿足偏差(skew)規(guī)范’tAc’，根據(jù)CLK的數(shù)據(jù)輸出存取時(shí)間，亦即+/-700ps，之另一項(xiàng)難題。

發(fā)明內(nèi)容
本發(fā)明的主要目的是克服上述的問題，提供一種能防止在數(shù)據(jù)輸出動(dòng)作期間因第一輸出數(shù)據(jù)的早輸出所造成的擴(kuò)大數(shù)具有效窗口的現(xiàn)象的數(shù)據(jù)輸出緩沖器。
為了達(dá)成此項(xiàng)目的，本發(fā)明提供一種在半導(dǎo)體內(nèi)存裝置上的數(shù)據(jù)輸出緩沖器電路，其包括用于接收上拉及下拉控制信號(hào)及以對(duì)應(yīng)于自存儲(chǔ)器單元讀出的數(shù)據(jù)的電壓等級(jí)驅(qū)動(dòng)數(shù)據(jù)輸出端子的驅(qū)動(dòng)部；及用于供給控制信號(hào)至驅(qū)動(dòng)部以延遲讀出的數(shù)據(jù)一指定的延遲時(shí)間，并使驅(qū)動(dòng)部的輸出在該指定的延遲時(shí)間期間內(nèi)保持Hi-z的控制部。
另外，為了達(dá)成此目的，本發(fā)明提供一種在半導(dǎo)體內(nèi)存裝置上的數(shù)據(jù)輸出緩沖器電路，其包括用于保持對(duì)應(yīng)自存儲(chǔ)器單元讀出的數(shù)據(jù)的上拉及下拉控制信號(hào)的閂鎖部(latch part)；用于放大并輸出閂鎖部的輸出的數(shù)據(jù)輸出驅(qū)動(dòng)器；及用于供給控制信號(hào)至閂鎖部以延遲讀出數(shù)據(jù)的第一輸出一指定的延遲時(shí)間并使數(shù)據(jù)輸出驅(qū)動(dòng)器的輸出在該延遲時(shí)間期間內(nèi)保持Hi-z的控制部。
于關(guān)聯(lián)的技術(shù)上，早出現(xiàn)的第一數(shù)據(jù)輸出導(dǎo)致’tLz’規(guī)范上的誤差。于第一圖的電路上，能在輸出第一數(shù)據(jù)時(shí)立即對(duì)NETUP2及NETDN2分別設(shè)定邏輯H及L達(dá)一指定的時(shí)間而將前述誤差予以校正。
利用此理由，本發(fā)明利用延遲外部讀取命令以產(chǎn)生數(shù)據(jù)輸出允許信號(hào)(data out enable signal)及僅當(dāng)信號(hào)為延遲H時(shí)才允許輸出內(nèi)部數(shù)據(jù)，利用此防止產(chǎn)生第一數(shù)據(jù)的擴(kuò)大數(shù)具有效窗口的現(xiàn)象。


本發(fā)明的上述目的及特征是參照下述附圖對(duì)較佳實(shí)施例的敘述而變成清楚，這些附圖中第1圖是為示出關(guān)聯(lián)技術(shù)的數(shù)據(jù)輸出緩沖器電路的電路圖；第2圖是為示出對(duì)采用第一圖的數(shù)據(jù)輸出緩沖器電路的DDR SDRAM下達(dá)讀取命令時(shí)的數(shù)據(jù)輸出脈沖的時(shí)序圖；第3圖是為示出采用關(guān)聯(lián)技術(shù)的數(shù)據(jù)輸出緩沖器電路的DDR SDRAM的讀出動(dòng)作的AC時(shí)序的時(shí)序圖；第4圖是為示出本發(fā)明的實(shí)施例的能調(diào)整數(shù)據(jù)窗口的數(shù)據(jù)輸出緩沖器的電路圖；及第5圖是為示出采用第4圖的數(shù)據(jù)輸出緩沖器電路的DDR SDRAM的讀取動(dòng)作的AC時(shí)序的時(shí)序圖。
主要部分的代表符號(hào)說明100控制部101，102 單元延遲子部件111，112 單元延遲子部件120切換子部件121反相器200驅(qū)動(dòng)部210閂鎖子部件220數(shù)據(jù)輸出前置驅(qū)動(dòng)器230數(shù)據(jù)輸出驅(qū)動(dòng)器具體實(shí)施方式
下面將參照附圖詳細(xì)說明本發(fā)明的較佳實(shí)施例。第4圖是為示出本發(fā)明之一個(gè)實(shí)施例的一種能調(diào)整數(shù)據(jù)窗口的輸出緩沖器，第5圖是為示出采用第4圖的輸出緩沖器電路的DDR SDRAM的讀取動(dòng)作的AC時(shí)序的時(shí)序圖。
為了利用減少’tLs’時(shí)間以克服上述的問題，本發(fā)明的一個(gè)實(shí)施例包含用于保持輸出緩沖器的輸出的Hi-z，亦即VDD/2電壓等級(jí)，的電路。當(dāng)半導(dǎo)體內(nèi)存裝置產(chǎn)生讀取命令時(shí)本發(fā)明的數(shù)據(jù)輸出緩沖器電路則利用這些讀取命令產(chǎn)生數(shù)據(jù)輸出允許(以下稱DOE)信號(hào)。換言之，此DOE信號(hào)是在收到讀取命令后對(duì)輸出數(shù)據(jù)字節(jié)(output data burst)長(zhǎng)度維持邏輯H，而在收到讀取命令之前則維持邏輯L。
被延遲一指定時(shí)間期間的DOE_DELAY信號(hào)及其的補(bǔ)償?shù)腄OEB_DELAY是被具有細(xì)調(diào)能力并決定是否允許芯片的內(nèi)部數(shù)據(jù)輸入閂鎖部，的延遲部所產(chǎn)生。
參照第4圖，本發(fā)明的數(shù)據(jù)輸出緩沖器電路包括驅(qū)動(dòng)部200及控制部100。驅(qū)動(dòng)部200接收上拉及下拉控制信號(hào)IN1及IN2，及以對(duì)應(yīng)自存儲(chǔ)器單元讀出的數(shù)據(jù)的電壓等級(jí)驅(qū)動(dòng)數(shù)據(jù)輸出端子?？刂撇?00供給驅(qū)動(dòng)部200 DOE_DELAY控制信號(hào)，此控制信號(hào)則將自存儲(chǔ)器單元讀出的第一輸出數(shù)據(jù)延遲一指定的時(shí)間期間，以在指定的時(shí)間期間內(nèi)維持驅(qū)動(dòng)部的輸出的Hi-z。
這時(shí)，兩個(gè)輸入信號(hào)IN1及IN2是分別被稱為上拉及下拉控制信號(hào)。于驅(qū)動(dòng)驅(qū)動(dòng)部200的端子上，IN1信號(hào)的邏輯H值將DQ上拉至邏輯H；IN2信號(hào)的邏輯L值下拉DQ至邏輯L；及IN1和IN2信號(hào)同時(shí)為L(zhǎng)值則維持DQ的Hi-z。
現(xiàn)舉一例，上拉及下拉控制信號(hào)，IN1及IN2能被視為被數(shù)據(jù)控制電路(未圖標(biāo))所提供的信號(hào)，用于輸出自存儲(chǔ)器單元讀出的數(shù)據(jù)。此數(shù)據(jù)控制電路是用提供數(shù)據(jù)輸出緩沖器經(jīng)半導(dǎo)體內(nèi)存置的管路式閂鎖((pipe latch)送來的數(shù)據(jù)，并依自存儲(chǔ)器單元讀出的數(shù)據(jù)產(chǎn)生兩輸入信號(hào)IN1及IN2以讀出的數(shù)據(jù)為邏輯H時(shí)則設(shè)定邏輯H至DQ。
因此，如果是DDR SDRAM的情形時(shí)，此數(shù)據(jù)控制電路可謂包含分別對(duì)應(yīng)且與時(shí)脈的上升及下降緣同步的兩個(gè)差動(dòng)放大器(differentialamplifier)，每個(gè)差動(dòng)放大器具有兩個(gè)輸出信號(hào)。
控制部100的任務(wù)是延遲輸出自存儲(chǔ)器單元讀出的第一數(shù)據(jù)以利用細(xì)調(diào)DOE信號(hào)以滿足’tLz’規(guī)范，根據(jù)CLK的數(shù)據(jù)輸出阻抗時(shí)間。DOE信號(hào)在DQ，驅(qū)動(dòng)部200的輸出，被要求維持Hi-z時(shí)的期間是保持邏輯H，而在讀出數(shù)據(jù)輸出時(shí)間期間是保持邏輯L。
另外，控制部100包含延遲子部件110及切換子部件120。延遲子部件110利用延遲DOE信號(hào)以產(chǎn)生DOE_DELAY信號(hào)以滿足’tLz’規(guī)范。切換子部件120利用切換輸入至驅(qū)動(dòng)部200的輸入端子NETUP1及NETDN1以控制DQ的動(dòng)作。驅(qū)動(dòng)部200的輸入端子能響應(yīng)DOE_DELAY信號(hào)自用于維持DQ的Hi-z，亦即，皆為邏輯L，之延遲子部件110取入邏輯值，或自用于使DQ值依信號(hào)IN1及IN2變化的其它輸入信號(hào)IN1及IN2取入邏輯值。
延遲子部件110是由一串的反相器所組成，兩個(gè)反相器是為最小的單元延遲。延遲子部件110包含至少兩個(gè)單元延遲子部件111及112，能利用改變延遲子部件111及112的階數(shù)以控制延遲量。
兩個(gè)串聯(lián)連接的單元延遲子部件111、112有兩個(gè)輸出2-階延遲輸出’out2’及4-階延遲輸出’out1’。此時(shí)，DOE_DELAY信號(hào)是利用延遲DOE信號(hào)而產(chǎn)生以細(xì)調(diào)’tLz’時(shí)間，根據(jù)CLK/CLKB的數(shù)據(jù)輸出存取時(shí)間，且2-階反相器的延遲時(shí)間一般是小于或等于100ps。
切換子部件120包含用于反相器輸入的DOE_DELAY信號(hào)以產(chǎn)生輸出的補(bǔ)償信號(hào)DOEB_DELAY信號(hào)的反相器；以DOEB_DELAY信號(hào)為閘極輸入的切換晶體管N1，其之一側(cè)是接至接地電壓端子VSS，另一側(cè)是共同地接至驅(qū)動(dòng)部200的兩個(gè)輸入端子NETUP1及NETDN1。本實(shí)施例，用為說明，切換晶體管N1是使用NMOS晶體管。
另外一方面，雖然切換晶體管N1是共同地連接至驅(qū)動(dòng)部200，更具體言的是閂鎖子部件210，的兩個(gè)輸入端子，如第4圖所示，但切換晶體管N1也能以DOEB_DELAY信號(hào)作為共同閘極輸入，其一側(cè)接至接地電壓端子VSS，另一側(cè)分開地接至閂鎖子部件210的不同輸入端子。
驅(qū)動(dòng)部200包含閂鎖子部件210、反相器INV，數(shù)據(jù)輸出前置驅(qū)動(dòng)器220、及數(shù)據(jù)輸出驅(qū)動(dòng)器230。閂鎖子部件210是保持來自數(shù)據(jù)控制電路的兩個(gè)輸入信號(hào)IN1及IN2并經(jīng)數(shù)據(jù)輸出驅(qū)動(dòng)器230輸出從存儲(chǔ)器單元讀出的數(shù)據(jù)。反相器INV對(duì)應(yīng)NETUP1節(jié)點(diǎn)，執(zhí)行閂鎖子部件210的兩個(gè)輸出信號(hào)的補(bǔ)償運(yùn)算。數(shù)據(jù)輸出前置驅(qū)動(dòng)器220從閂鎖子部件210輸入補(bǔ)償及非補(bǔ)償數(shù)據(jù)，并驅(qū)動(dòng)數(shù)據(jù)輸出驅(qū)動(dòng)器230。數(shù)據(jù)輸出驅(qū)動(dòng)器230放大從數(shù)據(jù)輸出前置驅(qū)動(dòng)器220送來的數(shù)據(jù)及輸出放大后的數(shù)據(jù)。閂鎖子部件210包含第一閂鎖子部件211及第二閂鎖子部件212。位在NETUP1節(jié)點(diǎn)與反相器INV之間的第一閂鎖子部件211是由兩個(gè)交叉耦合的反相器所組成，其耦合的方式為此兩反相器之一的輸出是接至一另一反相器的輸入。位在NETDN1節(jié)點(diǎn)與數(shù)據(jù)輸出前置驅(qū)動(dòng)器220之間的第二閂鎖子部件212是由雙個(gè)交叉耦合的反相器所組成，其耦合的方式為兩反相器之一的輸出是接至另一反相器的輸入。
如前述，本發(fā)明，DOE_DELAY信號(hào)是利用延遲外部讀取命令所產(chǎn)生的DOE信號(hào)而獲得。內(nèi)部數(shù)據(jù)只有當(dāng)DOE_DELAY信號(hào)是邏輯H時(shí)才能輸出至外部，利用此能防止第一數(shù)據(jù)輸出的擴(kuò)大數(shù)具有效窗口的現(xiàn)象。此時(shí)，能利用改變單元延遲子部件110或102內(nèi)的反相器之?dāng)?shù)，亦即階數(shù)，以調(diào)整延遲量。
另外一方面，除了改變反相器的數(shù)外，也能視需要在半導(dǎo)體制程上改變最上層的金屬以調(diào)整延遲量。
雖然本文說明位在NETUP1節(jié)點(diǎn)與反相器INV之間的閂鎖子部件210是使用兩個(gè)交叉耦合的反相器，但也能由利用包含正反器(flip-flop)的各種組合所組成。
下面將參照第5圖詳細(xì)說明具有上述結(jié)構(gòu)的本發(fā)明的輸出緩沖器電路的動(dòng)作。
延遲的DOE信號(hào)是以兩種型式的信號(hào)輸出DOE_DELAY及DOEB_DELAY。在當(dāng)數(shù)據(jù)輸出緩沖器被要求維持Hi-z期間，DOEB_DELAY信號(hào)需邏輯H；換言之，DOE_DELAY信號(hào)需邏輯L。
如果DOE_DELAY信號(hào)是邏輯H時(shí)DOEB_DELAY信號(hào)則是邏輯L，而NMOS晶體管N1則截?cái)唷＿@使NETDN1及NETDN1具有輸入信號(hào)IN1及IN2的等級(jí)，進(jìn)而輸出緩沖器依下表1動(dòng)作。
表1

如果DOE_DELAY信號(hào)是邏輯L時(shí)DOEB_DELAY信號(hào)則是邏輯H，而NMOS晶體管N1則導(dǎo)通。這使NETUP1及NETDN1成邏輯L。
如果NETUP1及NETDN1是邏輯L，NETUP2是邏輯H，NETDN2是邏輯L時(shí)則P1及N2皆導(dǎo)通。因此，DQ保持Hi-z。
如前述，須維持DQ的此高阻狀狀態(tài)以滿足’tLz’規(guī)范。因此，利用改變單元延遲子部件111及112的階數(shù)以調(diào)整DQ的高阻抗時(shí)間間隔，接著利用使DOE_DELAY信號(hào)成為邏輯H，從而響應(yīng)輸入信號(hào)IN1及IN2而輸出DQ。
下文將參照表1說明輸出緩沖器電路的動(dòng)作。
如上述，俟經(jīng)過第一數(shù)據(jù)輸出的指定延遲量后，當(dāng)自存儲(chǔ)器單元讀出的數(shù)據(jù)是邏輯H時(shí)從外部控制電路輸入NETUP1及NETDN1的上拉及下拉控制信號(hào)IN1及IN2則分別為邏輯H及邏輯L。在此期間，因NETUP2及NETDN2皆為邏輯L，故N2截?cái)啵鳳1導(dǎo)通。因此，VDD等級(jí)，亦即邏輯H是利用DQ輸出。
當(dāng)從存儲(chǔ)器單元讀出的數(shù)據(jù)是邏輯L時(shí)從外部控制電路輸入NETUP1及NETDN1節(jié)點(diǎn)的上拉及下拉控制信號(hào)IN1及IN2則分別為邏輯L及邏輯H。在此期間，因NETUP2及NETDN2兩者皆為邏輯H，故N2導(dǎo)通，而P1截?cái)?。因此，VSS等級(jí)，亦即邏輯L，是利用DQ輸出。
另外一方面，需要對(duì)NETUP1及NETDN1兩者設(shè)定邏輯L，以維持DQ的Hi-z。如果NETUP1及NETDN1節(jié)點(diǎn)皆為邏輯H時(shí)則DQ的輸出不成立，亦即，不存在這種情況。
結(jié)果，利用延遲DOE信號(hào)以產(chǎn)生DOE_DELAY信號(hào)，如第5圖的粗箭頭所示第一數(shù)據(jù)輸出的輸出時(shí)間能被細(xì)調(diào)。
本實(shí)施例，如上述，維持?jǐn)?shù)據(jù)的Hi-z，DOE信號(hào)須為邏輯L，而輸出數(shù)據(jù)，則DOE信號(hào)須為邏輯H。如果切換子部件120上的NMOS晶體管N1換成PMOS晶體管時(shí)則使用相反的邏輯值能獲得相同的動(dòng)作。
因此，本發(fā)明的數(shù)據(jù)輸出緩沖器電路，’tLz’規(guī)范及’tAc’規(guī)范，根據(jù)CLK/CLKB的數(shù)據(jù)輸出存取時(shí)間，能被分開調(diào)整。于關(guān)聯(lián)的技術(shù)上，再回頭參照第3圖，如果利用延遲內(nèi)部數(shù)據(jù)輸出以延遲全部的數(shù)據(jù)輸出以符合’tLz’規(guī)范時(shí)雖能符合第一數(shù)據(jù)D0的’tLz’規(guī)范。但是，由于根據(jù)參考時(shí)脈CLK在正(+)方向上的偏離，不易滿足后續(xù)的’tAc’規(guī)范。
但是，如第5圖所示，本發(fā)明不但能符合難于滿足高速接口如DDRSDRAM者，的’tAc’規(guī)范，而且能細(xì)調(diào)’tLz’規(guī)范。
另外，典型的DRAM模塊包括8至16個(gè)DRAM芯片，而窄化或擴(kuò)大DRAM芯片的輸出脈沖的窗口會(huì)對(duì)其它芯片的動(dòng)作有負(fù)面的影響。因此，數(shù)具有效窗口的細(xì)調(diào)有益于提升DRAM模塊的正常動(dòng)作。
雖然本發(fā)明的較佳實(shí)施例已揭示如上，但此是為用于說明而已，熟悉本項(xiàng)技術(shù)者當(dāng)了解在不逾越權(quán)利要求所陳述的本發(fā)明的范圍及精神下可對(duì)其作種種變更、增加及刪減。
因此，如上述，本發(fā)明不但能滿足數(shù)據(jù)的存取時(shí)間，’tAc’規(guī)范，而且能細(xì)調(diào)根據(jù)參考時(shí)脈的數(shù)據(jù)輸出時(shí)間’tLz’。結(jié)果，本發(fā)明能大幅地提升數(shù)據(jù)輸出緩沖器電路的效能。
權(quán)利要求
1.一種半導(dǎo)體內(nèi)存裝置上的數(shù)據(jù)輸出緩沖器電路，其特征為包括用于接收上拉及下拉控制信號(hào)及用對(duì)應(yīng)于從存儲(chǔ)器單元讀出的數(shù)據(jù)的電壓等級(jí)來驅(qū)動(dòng)數(shù)據(jù)輸出端子的驅(qū)動(dòng)裝置；及用于供給驅(qū)動(dòng)裝置控制信號(hào)以延遲讀出數(shù)據(jù)的第一輸出一指定的延遲時(shí)間，及使驅(qū)動(dòng)裝置的輸出在該指定的延遲時(shí)間期間內(nèi)保持高阻抗?fàn)顟B(tài)的控制裝置。
2.如權(quán)利要求1所述的數(shù)據(jù)輸出緩沖器電路，其中，控制裝置延遲讀出數(shù)據(jù)的第一輸出以符合’tLz’規(guī)范，根據(jù)外部參考時(shí)脈的數(shù)據(jù)輸出時(shí)間。
3.如權(quán)利要求2所述的數(shù)據(jù)輸出緩沖器電路，其中，控制信號(hào)是利用延遲數(shù)據(jù)輸出允許信號(hào)而產(chǎn)生。
4.如權(quán)利要求3所述的數(shù)據(jù)輸出緩沖器電路，其中，數(shù)據(jù)輸出允許信號(hào)在數(shù)據(jù)讀取命令動(dòng)作之前是保持第一邏輯值而在讀取命令動(dòng)作時(shí)則保持第二邏輯值時(shí)間長(zhǎng)達(dá)輸出數(shù)據(jù)的脈沖時(shí)間。
5.如權(quán)利要求4所述的數(shù)據(jù)輸出緩沖器電路，其中，數(shù)據(jù)輸出允許信號(hào)在驅(qū)動(dòng)裝置需要保持高阻抗?fàn)顟B(tài)時(shí)是保持第一邏輯值，而讀出數(shù)據(jù)被輸出時(shí)是保持第二邏輯值。
6.如權(quán)利要求3所述的數(shù)據(jù)輸出緩沖器電路，其中控制裝置包括用于利用延遲數(shù)據(jù)輸出允許信號(hào)以產(chǎn)生控制信號(hào)的延遲部；及使驅(qū)動(dòng)裝置的兩個(gè)輸入端子具有響應(yīng)控制信號(hào)對(duì)輸出設(shè)定高阻抗?fàn)顟B(tài)的指定的邏輯值，或具有上拉及下拉控制信號(hào)的邏輯值的切換部。
7.如權(quán)利要求6所述的數(shù)據(jù)輸出緩沖器電路，其中，延遲部包括至少2-階具有反相器串行結(jié)構(gòu)的單元延遲部。
8.如權(quán)利要求7所述的數(shù)據(jù)輸出緩沖器電路，其中，控制裝置利用改變單元延遲部的階數(shù)以調(diào)整延遲量。
9.如權(quán)利要求6所述的數(shù)據(jù)輸出緩沖器電路，其中切換部包括用于執(zhí)行控制信號(hào)補(bǔ)償運(yùn)算的第一反相器；及取此信號(hào)作為閘極輸入的切換晶體管，其一側(cè)是接至接地電壓端子，另一側(cè)是共同地接至驅(qū)動(dòng)裝置的兩個(gè)端子。
10.一種半導(dǎo)體內(nèi)存裝置上的數(shù)據(jù)輸出緩沖器電路，其特征為包括用于保持對(duì)應(yīng)于從存儲(chǔ)器單元讀出的數(shù)據(jù)上拉及下拉控制信號(hào)；用于放大及輸出閂鎖裝置的輸出的數(shù)據(jù)輸出驅(qū)動(dòng)器；及用于供給閂鎖裝置控制信號(hào)以延遲讀出數(shù)據(jù)的第一輸出一指定的延遲時(shí)間，及使數(shù)據(jù)輸出驅(qū)動(dòng)器的輸出在該指定延遲時(shí)間期間內(nèi)保持高阻抗?fàn)顟B(tài)的控制裝置。
11.如權(quán)利要求10所述的數(shù)據(jù)輸出緩沖器電路，其中，控制裝置延遲讀出數(shù)據(jù)的第一輸出以符合’tLz’規(guī)范，根據(jù)外部參考時(shí)脈的數(shù)據(jù)輸出時(shí)間。
12.如權(quán)利要求11所述的數(shù)據(jù)輸出緩沖器電路，其中，控制信號(hào)是利用延遲數(shù)據(jù)輸出允許信號(hào)而產(chǎn)生。
13.如權(quán)利要求12所述的數(shù)據(jù)輸出緩沖器電路，其中，數(shù)據(jù)輸出允許信號(hào)在數(shù)據(jù)讀取命令動(dòng)作之前是保持第一邏輯而當(dāng)數(shù)據(jù)讀取命令動(dòng)作后則保持第二邏輯時(shí)間長(zhǎng)達(dá)輸出數(shù)據(jù)的脈沖時(shí)間。
14.如權(quán)利要求13所述的數(shù)據(jù)輸出緩沖器電路，其中，在數(shù)據(jù)輸出驅(qū)動(dòng)器的輸出需保持高阻抗?fàn)顟B(tài)之際，數(shù)據(jù)輸出允許信號(hào)是保持第一邏輯值，而當(dāng)輸出讀出數(shù)據(jù)時(shí)則保持在第二邏輯值。
15.如權(quán)利要求12所述的數(shù)據(jù)輸出緩沖器電路，其中，控制裝置包括用于利用延遲數(shù)據(jù)輸出允許信號(hào)以產(chǎn)生控制信號(hào)的延遲部；及用于使閂鎖裝置的兩個(gè)輸入端子具有響應(yīng)控制信號(hào)對(duì)輸出設(shè)定高阻抗?fàn)顟B(tài)的指定邏輯值或具有上拉及下拉控制信號(hào)的邏輯值的切換部。
16.如權(quán)利要求15所述的數(shù)據(jù)輸出緩沖器電路，其中，延遲部包含至少2-階的單元延遲部，此單元延遲部具有反相器串行結(jié)構(gòu)。
17.如權(quán)利要求16所述的數(shù)據(jù)輸出緩沖器電路，其中，控制裝置利用改變單元延遲部的階數(shù)以調(diào)整延遲量。
18.如權(quán)利要求15所述的數(shù)據(jù)輸出緩沖器電路，其中切換部包含用于對(duì)控制信號(hào)執(zhí)行補(bǔ)償運(yùn)算的第一反相器；及取此被執(zhí)行補(bǔ)償運(yùn)算后的信號(hào)作為閘極輸入的切換晶體管，其一側(cè)是接至接地電壓端子，另一側(cè)是共同地接至閂鎖裝置的輸入端子。
19.如權(quán)利要求10所述的數(shù)據(jù)輸出緩沖器電路，其中，另包括用于閂鎖裝置的兩個(gè)輸出信號(hào)執(zhí)行補(bǔ)償運(yùn)算的第二反相器；及用于從閂鎖裝置輸入經(jīng)補(bǔ)償運(yùn)算及非補(bǔ)償運(yùn)算的輸出及用于驅(qū)動(dòng)數(shù)據(jù)輸出驅(qū)動(dòng)器的數(shù)據(jù)輸出前置驅(qū)動(dòng)器。
20.如權(quán)利要求19所述的數(shù)據(jù)輸出緩沖器電路，其中，閂鎖裝置包括第一閂鎖部，其是設(shè)在兩個(gè)輸入端子之一與第二反相器之間，由兩個(gè)交叉耦合的反相器所組成，其耦合方式是一個(gè)反相器的輸出接至另一個(gè)反相器的輸入；及第二閂鎖部，其是設(shè)在兩個(gè)輸入端子的另一個(gè)端子與數(shù)據(jù)輸出前置驅(qū)動(dòng)器之間，由兩個(gè)交叉耦合的反相器所組成，其耦合方式是一個(gè)反相器的輸出接至另一個(gè)反相器的輸入。
全文摘要
本發(fā)明的主要目的是提供一種數(shù)據(jù)輸出緩沖器，其在進(jìn)行數(shù)據(jù)輸出動(dòng)作期間能防止第一輸出數(shù)據(jù)之前面的輸出所造成的擴(kuò)大的數(shù)具有效窗口(wide data valid window)的現(xiàn)象。為此目的，本發(fā)明在半導(dǎo)體內(nèi)存裝置上提供一種數(shù)據(jù)輸出緩沖器電路，其包括用于接收上拉(pull－up)及下拉(pull－down)信號(hào)及以對(duì)應(yīng)于從存儲(chǔ)器單元讀出的數(shù)據(jù)的電壓等級(jí)來驅(qū)動(dòng)數(shù)據(jù)輸出端子的驅(qū)動(dòng)部；以及用于供給控制信號(hào)至驅(qū)動(dòng)部以將讀出數(shù)據(jù)的第一輸出延遲一指定的延遲時(shí)間，并使驅(qū)動(dòng)部的輸出在該指定的延遲時(shí)間期間內(nèi)保持高阻抗?fàn)顟B(tài)的控制部。
文檔編號(hào)H03K19/094GK1538451SQ20041000883
公開日2004年10月20日 申請(qǐng)日期2004年3月22日 優(yōu)先權(quán)日2003年3月20日
發(fā)明者全英珍 申請(qǐng)人:海力士半導(dǎo)體有限公司