專利名稱：移位暫存器與使用其的移位暫存器組的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種移位暫存器，且特別是有關(guān)于一種將電路驅(qū)動信號由動態(tài)改變?yōu)榉€(wěn)態(tài)，使電路在信號為0或1的狀態(tài)下動作的移位暫存器與移位暫存器組。
背景技術(shù)：
在目前所使用的PMOS(P型金屬氧化物半導(dǎo)體)移位暫存器中，其驅(qū)動信號為動態(tài)的，使得電路無法正確的在信號為0或1時才動作，而且在信號上升或下降的時間內(nèi)，都可能會對電路有所影響，使得暫存器電路可能做出不正確的動作。另外，由于移位暫存器的驅(qū)動信號為動態(tài)，對目前元件制成技術(shù)來說，有一定的風險存在。
請參照圖7，其是繪示已知的移位暫存器組的電路方塊圖。在圖7中，移位暫存器組700包括移位暫存器702、712、722與732。每一移位暫存器各自包括第一輸入端704、714、724與734，以及第二輸入端706、716、726與736。在已知的技術(shù)中，移位暫存器702、712、722與732是以一NMOS晶體管與一PMOS晶體管組合而成的CMOS作成。
請接著參照圖8，其繪示已知的一種移位暫存器的電路圖。在市售的移位暫存器，其可如圖8中的移位暫存器800(SONY公司的產(chǎn)品)。在移位暫存器800中，其是以上述提到的CMOS制成(晶體管P1與N1)，而且也包括反或閘X1、重置晶體管P2與反相器X2、X3、X4、X5、X6、X7。在圖8中，移位暫存器800是接收第一輸入信號、第二輸入信號與脈沖信號，并根據(jù)第一輸入信號與第二輸入信號決定是否導(dǎo)通晶體管P1與N1。然后再經(jīng)過反相器X3至X7運算后，由X5輸出一輸出信號。
綜合以上所述，已知的移位暫存器由于其驅(qū)動信號為動態(tài)的，使得電路無法正確的在信號為0或1時才動作，而且在信號上升或下降的時間內(nèi)，都可能會對電路有所影響，使得暫存器電路可能做出不正確的動作。

發(fā)明內(nèi)容
因此本發(fā)明的目的在提供一種移位暫存器，其將動態(tài)驅(qū)動信號，改變?yōu)榉€(wěn)態(tài)的驅(qū)動信號，使移位暫存器電路確定在“0”與“1”的情況下才動作。
本發(fā)明的再一目的是提供一種移位暫存器組，其是由兩種不同結(jié)構(gòu)的移位暫存器交叉串聯(lián)而成，以使得電路在較穩(wěn)定的狀態(tài)下工作，且只需輸入二個脈沖信號。
本發(fā)明的再一目的是提供一種移位暫存器組，其是由相同結(jié)構(gòu)的移位暫存器組成，以使得電路在較穩(wěn)定的狀態(tài)下工作，且只需輸入二個脈沖信號。
本發(fā)明提出一種移位暫存器，此移位暫存器包括開關(guān)電路、閂鎖電路與反相電路。此移位暫存器的開關(guān)電路包括復(fù)數(shù)個晶體管組成，此開關(guān)電路具有第一輸出端與第二輸出端，并在所接收的起始脈沖信號與輸出信號二者中有一為低電位時，將所接收的第一脈沖信號與第二脈沖信號分別輸出至對應(yīng)的開關(guān)電路的第一輸出端與第二輸出端。其次，閂鎖電路具有第一輸入端、第二輸入端、第一輸出端與第二輸出端，閂鎖電路的第一輸入端耦接至開關(guān)電路的第一輸出端，閂鎖電路的第二輸入端耦接至開關(guān)電路的第二輸出端，用以決定閂鎖第一脈沖信號或第二脈沖信號。反相電路具有第一輸入端、第二輸入端與輸出端，反相電路的第一輸入端耦接至閂鎖電路的第一輸出端，反相電路的第二輸入端耦接至閂鎖電路的第二輸出端，由反相電路的輸出端輸出輸出信號，該輸出信號為由反相電路的第一輸入端所輸入的信號經(jīng)反相后的輸出信號。其中，第一脈沖信號與起始脈沖信號為同相，而與第二脈沖信號反相。
在本發(fā)明的一較佳實施例中，上述閂鎖電路包括第一閂鎖單元與第二閂鎖單元。其第一閂鎖單元具有正輸入端、負輸入端與輸出端。第一閂鎖單元的正輸入端耦接至開關(guān)電路的第一輸出端，第一閂鎖單元的負輸入端耦接至開關(guān)電路的第二輸出端，第一閂鎖單元的輸出端耦接至第一閂鎖單元的負輸入端。而第二閂鎖單元同樣具有正輸入端、負輸入端與輸出端。第二閂鎖單元的正輸入端耦接至第一閂鎖單元的輸出端，第二閂鎖單元的負輸入端耦接至第二閂鎖單元的的輸出端，第二閂鎖單元的輸出端耦接至第一閂鎖單元的正輸入端。其中，閂鎖電路的第一輸出端是為第一閂鎖單元的輸出端，閂鎖電路的第二輸出端是為第二閂鎖單元的輸出端。
在本發(fā)明的一較佳實施例中，上述閂鎖電路是于第一脈沖信號為邏輯低電位時，閂鎖第一脈沖信號，而于第一脈沖信號為邏輯高電位時，閂鎖第二脈沖信號。
在本發(fā)明之一較佳實施例中，上述閂鎖電路更可具有另一種組合，其包括第一閂鎖單元與第二閂鎖單元。其第一閂鎖單元具有正輸入端、負輸入端與輸出端。第一閂鎖單元的正輸入端耦接至開關(guān)電路的第二輸出端，第一閂鎖單元的負輸入端耦接至開關(guān)電路的第一輸出端，第一閂鎖單元的輸出端耦接至第一閂鎖單元的負輸入端。第二閂鎖單元同樣具有正輸入端、負輸入端與輸出端。第二閂鎖單元的正輸入端耦接至第一閂鎖單元的輸出端，第二閂鎖單元的負輸入端耦接至第二閂鎖單元的輸出端，第二閂鎖單元的輸出端耦接至第一閂鎖單元的正輸入端。其中，閂鎖電路的第一輸出端是為第一閂鎖單元的輸出端，閂鎖電路的第二輸出端是為第二閂鎖單元的輸出端。
在本發(fā)明的一較佳實施例中，上述閂鎖電路是于第二脈沖信號為邏輯低電位時，閂鎖第二脈沖信號，而于第二脈沖信號為邏輯高電位時，閂鎖第一脈沖信號。
在本發(fā)明的一較佳實施例中，上述開關(guān)電路包括第一晶體管、第二晶體管、第三晶體管與第四晶體管。第一晶體管的源極端耦接至第一脈沖信號的信號源，第一晶體管的柵極端耦接至反相電路的輸出端，以接收與根據(jù)輸出信號決定是否導(dǎo)通第一晶體管。第二晶體管的源極端耦接至第一晶體管的漏極端，且第二晶體管的柵極端耦接至起始脈沖信號的信號源，以接收與根據(jù)起始脈沖信號決定是否導(dǎo)通該第二晶體管。第三晶體管的源極端耦接至第二脈沖信號的信號源，第三晶體管的柵極端耦接至起始脈沖信號的信號源，以接收與根據(jù)起始脈沖信號決定是否導(dǎo)通第三晶體管。第四晶體管的漏極端耦接至第二脈沖信號的信號源，第四晶體管的源極端耦接至第三晶體管的漏極端，第四晶體管的柵極端耦接至反相電路的輸出端，以接收與根據(jù)輸出信號決定是否導(dǎo)通第四晶體管。其中，第二晶體管的源極端是為開關(guān)電路的第一輸出端，且第三晶體管的漏極端是為開關(guān)電路的第二輸出端。
在本發(fā)明的一較佳實施例中，上述反相電路包括奇數(shù)個反相單元，且這些反相單元中的任一個包括第一P型晶體管與第二P型晶體管。第一P型晶體管的漏極端耦接至高電位，第一P型晶體管的柵極端接收第一輸入信號，并根據(jù)第一輸入信號決定是否導(dǎo)通第一P型晶體管。第二P型晶體管的漏極端耦接至第一P型晶體管的源極端，第二P型晶體管的源極端耦接至低電位，第二晶體管的柵極端接收第二輸入信號，并根據(jù)第二輸入信號決定是否導(dǎo)通第二P型晶體管。其中，任一個反相單元是以導(dǎo)通的為第一P型晶體管或第二P型晶體管，以決定輸出為邏輯高電位或邏輯低電位。
本發(fā)明提出一種移位暫存器組，此移位暫存器組是接收第一脈沖信號、第二脈沖信號與起始脈沖信號。且移位暫存器組包括第一移位暫存器與第二移位暫存器。其第一移位暫存器具有第一輸入端、第二輸入端、起始脈沖信號端以及輸出端。第一移位暫存器的第一輸入端接收第一脈沖信號，第一移位暫存器的第二輸入端接收第二脈沖信號，第一移位暫存器的起始脈沖信號端接收起始脈沖信號，并根據(jù)第一脈沖信號、第二脈沖信號與起始脈沖信號輸出第一輸出信號。而第二移位暫存器同樣具有第一輸入端、第二輸入端、起始脈沖信號端以及輸出端。第二移位暫存器的第一輸入端接收第一脈沖信號，第二移位暫存器的第二輸入端接收第二脈沖信號，第二移位暫存器的起始脈沖信號端接收第一輸出信號，并根據(jù)第一脈沖信號、第二脈沖信號與第一輸出信號輸出第二輸出信號。其中，第一移位暫存器與第二移位暫存器在經(jīng)由起始脈沖信號端接收到同相的信號時，會分別輸出第一脈沖信號與第二脈沖信號。且第一脈沖信號與起始脈沖信號為同相，而與第二脈沖信號反相。另外，第一移位暫存器是與第二暫存器交叉串聯(lián)以形成移位暫存器組。
本發(fā)明另提出一種移位暫存器組，其是接收第一脈沖信號、第二脈沖信號與起始脈沖信號。此移位暫存器組包括至少一奇數(shù)級移位暫存器與至少一偶數(shù)級移位暫存器。奇數(shù)級移位暫存器具有第一輸入端、第二輸入端、起始脈沖信號端以及輸出端，奇數(shù)級移位暫存器的第一輸入端接收第一脈沖信號，奇數(shù)級移位暫存器的第二輸入端接收第二脈沖信號，奇數(shù)級移位暫存器的起始脈沖信號端接收起始脈沖信號或前一級移位暫存器，奇數(shù)級移位暫存器的輸出端則輸出相對應(yīng)的輸出信號。偶數(shù)級移位暫存器具有第一輸入端、第二輸入端、起始脈沖信號端以及輸出端。偶數(shù)級移位暫存器的第一輸入端接收第二脈沖信號，偶數(shù)級移位暫存器的第二輸入端接收第一脈沖信號，偶數(shù)級移位暫存器的起始脈沖信號端耦接至前一級移位暫存器的輸出端。其中，第一脈沖信號與起始脈沖信號為同相，而與第二脈沖信號反相。且奇數(shù)級移位暫存器與偶數(shù)級移位暫存器是使用相同架構(gòu)的移位暫存器。
在本發(fā)明的一較佳實施例中，上述移位暫存器組有多個奇數(shù)級移位暫存器與多個偶數(shù)級移位暫存器時，這些奇數(shù)級移位暫存器與這些偶數(shù)級移位暫存器是以交錯方式配置排列。
本發(fā)明再提出一種顯示系統(tǒng)，此顯示系統(tǒng)包括時序控制器、柵極驅(qū)動電路、伽瑪調(diào)整電壓、資料驅(qū)動電路以及平面顯示單元。上述時序控制器負責輸出多個不同時序掃描信號、起始脈沖信號、第一脈沖信號與第二脈沖信號。上述柵極驅(qū)動電路負責根據(jù)這些不同時序掃描信號而輸出—驅(qū)動信號。上述伽瑪調(diào)整電壓負責輸出伽瑪調(diào)整電壓。上述資料驅(qū)動電路負責接收起始脈沖信號、第一脈沖信號與第二脈沖信號，此資料驅(qū)動電路包括一移位暫存器組，此移位暫存器組是由第一移位暫存器是與第二暫存器交叉串聯(lián)形成。上述平面顯示單元是由資料驅(qū)動電路與柵極驅(qū)動電路所驅(qū)動。
在本發(fā)明的一較佳實施例中，上述第一移位暫存器與第二移位暫存器在接收到同相的信號時，會分別輸出第一脈沖信號與第二脈沖信號。
在本發(fā)明的一較佳實施例中，上述第一脈沖信號與起始脈沖信號為同相，而與第二脈沖信號反相在本發(fā)明的一較佳實施例中，上述移位暫存器組有多個奇數(shù)級移位暫存器與多個偶數(shù)級移位暫存器時，這些奇數(shù)級移位暫存器與這些偶數(shù)級移位暫存器是以交錯方式配置排列。
本發(fā)明又提出一種電子裝置，其至少包括一移位暫存器組。上述移位暫存器組是由第一移位暫存器與一第二暫存器交叉串聯(lián)形成，其中第一移位暫存器與第二移位暫存器在經(jīng)由起始脈沖信號端接收到同相的信號時，會分別輸出第一脈沖信號與第二脈沖信號。
在本發(fā)明的一較佳實施例中，上述第一脈沖信號與起始脈沖信號為同相，且第一脈沖信號與第二脈沖信號為反相。
本發(fā)明因采用將兩種移位暫存器電路交互連接，可輸入兩個脈沖信號與一個起始脈沖信號來控制其輸出波形，且當級的輸出還可用來控制下一級移位暫存器的開啟時間。另外，可將電路驅(qū)動信號從動態(tài)(dynamic)改為穩(wěn)態(tài)(static)，使得電路的信號更確定在“0”與“1”的狀態(tài)下才動作，不會受信號的上升或下降時間所影響，使電路在較穩(wěn)定的狀態(tài)下動作。


本發(fā)明的上述和其他目的、特征、和優(yōu)點由以下特舉的一較佳實施例，并配合附圖，作詳細說明后，其中圖1A是繪示依照本發(fā)明一較佳實施例的一種顯示系統(tǒng)的電路方塊圖。
圖1B是繪示依照本發(fā)明一較佳實施例的一種資料驅(qū)動電路的電路方塊圖。
圖1C是繪示依照本發(fā)明一較佳實施例的一種移位暫存器的電路圖。
圖2是繪示依照本發(fā)明一較佳實施例的另一種移位暫存器的電路圖。
圖3是繪示依照本發(fā)明一較佳實施例的一種移位暫存器輸入信號波形圖。
圖4是繪示依照本發(fā)明一較佳實施例的一種反相單元電路圖。
圖5A是繪示依照本發(fā)明一較佳實施例的一種移位暫存器組的電路方塊圖。
圖5B是繪示依照本發(fā)明一較佳實施例的另一種移位暫存器組的電路方塊圖。
圖6是繪示依照本發(fā)明一較佳實施例的一種移位暫存器的各級輸出的電壓-時間曲線圖。
圖7是繪示已知的移位暫存器組的電路方塊圖。
圖8是繪示已知的移位暫存器的電路圖。
具體實施例方式
本發(fā)明的特征在于移位暫存器組，而在以下僅以一顯示系統(tǒng)作說明，當然，本發(fā)明的移位暫存器組亦可應(yīng)用于任一具有移位暫存器的電子裝置，但均不以此為限。
請參照圖1A，其是繪示本發(fā)明一較佳實施例的一種顯示系統(tǒng)的電路方塊圖。在本實施例中，圖中平面顯示單元1100分布多個縱橫交錯的柵極通道1310以及資料通道1410，每一柵極通道1310與資料通道1410相交的處具有一像素(pixel)。像素依柵極信號為啟動期間的資料信號而決定此像素的顯像狀態(tài)。其中，如熟悉此技術(shù)者可以輕易知曉，平面顯示單元1100可以例如是液晶顯示單元或有機發(fā)光二極管顯示單元。
時序控制器1200負責提供多個不同時序的掃描信號1250給柵極驅(qū)動電路1300，每一柵極驅(qū)動電路1300接收各自的掃描信號1250并產(chǎn)生柵極通道1310所需的驅(qū)動信號。時序控制器1200另提供起始脈沖信號、第一脈沖信號、第二脈沖信號以及水平同步信號1230。資料驅(qū)動電路1000接收起始脈沖信號第一脈沖信號、第二脈沖信號、水平同步信號1230以及伽瑪調(diào)整電壓1520，然后產(chǎn)生各資料通道1410所需的驅(qū)動信號。
為更清楚說明資料驅(qū)動電路1000，故將資料驅(qū)動電路1000更詳細繪示于圖1B。圖1B是繪示圖1A中資料驅(qū)動電路1000的詳細電路方塊圖。
在圖1B中，其僅將其中1組通道驅(qū)動器1400的內(nèi)部電路方塊圖繪出以代表說明各通道驅(qū)動器。伽瑪電壓產(chǎn)生器1500通?？山邮斩鄠€伽瑪調(diào)整電壓1520并依其產(chǎn)生伽瑪電壓1510。移位暫存器組(shift register)1420接收起始脈沖信號、第一脈沖信號、第二脈沖信號并依時序擷取后，轉(zhuǎn)換為并列形式的顯示資料1430輸出。線緩沖器(line buffer)1440依水平同步信號1230的時序栓鎖(latch)顯示資料1430，以產(chǎn)生顯示資料1450。數(shù)字模擬轉(zhuǎn)換器(D/A converter)1460則接收顯示資料1450及多個伽瑪電壓1510，依顯示資料1450選擇對應(yīng)的伽瑪電壓而輸出驅(qū)動信號1470。
其中，為能增加驅(qū)動信號的驅(qū)動能力，故于每一通道驅(qū)動器的輸出端各配置一輸出緩沖器(output buffer)1480。所以輸出緩沖器1480接收驅(qū)動信號1470而輸出驅(qū)動信號1600。此驅(qū)動信號1600將傳送至資料通道1410。
請參照圖1C，其繪示依照本發(fā)明一較佳實施例的一種移位暫存器的電路圖。在圖1C中，移位暫存器中的單級移位暫存器100包括開關(guān)電路110、閂鎖電路150以及反相電路170。
在本實施例中，開關(guān)電路110包括多個P型晶體管(在本實施例中，是以P型晶體管為例子進行說明，但實際的電路自當不以此為限)，且具有第一輸出端(即圖上的標號130)與第二輸出端(即圖上的標號142)，并根據(jù)接收的起始脈沖信號與由反相電路170輸出的輸出信號，決定是否將接收的第一脈沖信號與第二脈沖信號分別輸出至相對應(yīng)的第一輸出端(標號130)與第二輸出端(標號142)。
其中，此開關(guān)電路110是由第一P型晶體管112、第二P型晶體管114、第三P型晶體管116與第四P型晶體管118組成。其耦接關(guān)系為第一P型晶體管112的源極端124接收第一脈沖信號，其柵極端120耦接至反相電路170最后一級的反相單元188的輸出端194，并根據(jù)反相電路170輸出的輸出信號決定是否導(dǎo)通第一P型晶體管112。第二P型晶體管114漏極端128接收第一脈沖信號，其源極端130耦接至第一P型晶體管112的漏極端122，其柵極端126接收并根據(jù)起始脈沖信號決定是否導(dǎo)通第二P型晶體管114。第三P型晶體管116的源極端136接收第二脈沖信號，其柵極端132接收并根據(jù)起始脈沖信號決定是否導(dǎo)通第三P型晶體管116。第四P型晶體管118的漏極端140接收第二脈沖信號，其源極端142耦接至第三P型晶體管116的漏極端134，其柵極端138耦接至反相電路170最后一級的反相單元188的輸出端194，并根據(jù)輸出信號決定是否導(dǎo)通第四P型晶體管118。
在本實施例中，第二P型晶體管114的源極端130是為開關(guān)電路110的第一輸出端，且第四P型晶體管118的源極端142是為開關(guān)電路110的第二輸出端。
在本實施例中，閂鎖電路150包括第一閂鎖單元152與第二閂鎖單元160。第一閂鎖單元152具有正輸入端154、負輸入端156與輸出端158。第一閂鎖單元152的正輸入端154耦接至開關(guān)電路110的第一輸出端(標號130)，第一閂鎖單元152的負輸入端156耦接至開關(guān)電路110的第二輸出端(標號142)，第一閂鎖單元152的輸出端158耦接至第一閂鎖單元152的負輸入端156。而第二閂鎖單元160同樣具有正輸入端162、負輸入端164與輸出端166。第二閂鎖單元160的正輸入端162耦接至第一閂鎖單元152的輸出端158，第二閂鎖單元160的負輸入端164耦接至第二閂鎖單元160的輸出端166，第二閂鎖單元160的輸出端166耦接至第一閂鎖單元152的正輸入端154。其中，閂鎖電路150的第一輸出端是為第一閂鎖單元152的輸出端158，閂鎖電路150的第二輸出端是為第二閂鎖單元160的輸出端166。
在本發(fā)明的較佳實施例中，閂鎖電路150是于第一脈沖信號為邏輯低電位時，閂鎖第一脈沖信號，而于第一脈沖信號為邏輯高電位時，閂鎖第二脈沖信號。
在本實施例中，反相電路170包括奇數(shù)個反相單元172、180與188，其第一輸入端174是耦接至第一閂鎖單元152的輸出端158與第二閂鎖單元160的正輸入端162，反相電路170并由最后一級的反相單元188的輸出端194輸出移位暫存器的信號。且本在實施例中，為方便說明起見，則僅以3個反相單元為實施例，當在電路設(shè)計時，自不以此為限。
請接著參照圖2，其繪示依照本發(fā)明一較佳實施例的另一種移位暫存器的電路圖。圖2中與圖1C的不同處為閂鎖電路150與閂鎖電路250。
在本實施例中，閂鎖電路250包括第一閂鎖單元252與第二閂鎖單元260。第一閂鎖單元252具有正輸入端254、負輸入端256與輸出端258。第一閂鎖單元252的正輸入端254耦接至開關(guān)電路110的第二輸出端(標號142)，第一閂鎖單元252的負輸入端256耦接至開關(guān)電路110的第一輸出端(標號130)，第一閂鎖單元252的輸出端258耦接至第一閂鎖單元252的負輸入端256。第二閂鎖單元260同樣具有正輸入端262、負輸入端264與輸出端266。第二閂鎖單元260的正輸入端262耦接至第一閂鎖單元252的輸出端258，第二閂鎖單元260的負輸入端264耦接至第二閂鎖單元260的輸出端266，第二閂鎖單元260的輸出端266耦接至第一閂鎖單元252的正輸入端254。其中，如熟悉此技藝者可輕易知曉，第一閂鎖單元152與第二閂鎖單元160可以是反相器，但均不以此為限。
在本發(fā)明的較佳實施例中，閂鎖電路250的第一輸出端是為第一閂鎖單元252的輸出端258，閂鎖電路250的第二輸出端是為第二閂鎖單元260的輸出端266。
在本實施例中，閂鎖電路250是于第二脈沖信號為邏輯低電位時，閂鎖第二脈沖信號，而于第二脈沖信號為邏輯高電位時，閂鎖第一脈沖信號。
請接著參照圖4，其繪示依照本發(fā)明一較佳實施例的一種反相單元電路400。在單一的反相單元172、180與188中包括第一P型晶體管402與第二P型晶體管410。其耦接關(guān)系為第一P型晶體管402的漏極端406耦接至高電位，第一P型晶體管402的柵極端412接收第一輸入信號。第二P型晶體管410的漏極端414耦接至第一P型晶體管402的源極端408，第二P型晶體管410的源極端416耦接至低電位，第二P型晶體管410的柵極端404接收第二輸入信號。其中，當?shù)谝惠斎胄盘枮檫壿嫷碗娢?、第二輸入信號為邏輯高電位時，輸出信號為邏輯高電位；第一輸入信號為邏輯高電位、第二輸入信號為邏輯高電位時，輸出信號為邏輯低電位；第一輸入信號為邏輯高電位、第二輸入信號為邏輯低電位時，輸出信號為邏輯低電位。
請合并參照圖1C與圖3，圖3是繪示依照本發(fā)明一較佳實施例的一種移位暫存器輸入信號波形圖。如圖3所繪，當?shù)谝幻}沖信號與起始脈沖信號為邏輯低電位時，第二脈沖信號為邏輯高電位，此時，第二P型晶體管114與第三P型晶體管116被導(dǎo)通，閂鎖電路150可用來閂鎖第一脈沖信號；反之，當?shù)谝幻}沖信號與起始脈沖信號為邏輯高電位，第二脈沖信號為邏輯低電位時，第一P型晶體管112與第四P型晶體管118被導(dǎo)通，閂鎖電路150可用來閂鎖第二脈沖信號。
請合并參照圖2與圖3，在本實施例中，當?shù)谝幻}沖信號與起始脈沖信號為邏輯高電位，第二脈沖信號為邏輯低電位時，閂鎖電路250可用來閂鎖第二脈沖信號；反之，當?shù)谝幻}沖信號與起始脈沖信號為邏輯低電位，第二脈沖信號為邏輯高電位時，閂鎖電路250可用來閂鎖第一脈沖信號。
在本實施例中，此移位暫存器100電路將只在輸入信號為邏輯高電位或邏輯低電位時才會動作，而不會受到信號上升或下降時間所影響。
請接著參照圖5A，其繪示依照本發(fā)明一較佳實施例的一種移位暫存器組的電路方塊圖。在圖5A中，為方便解說，僅繪示4個移位暫存器，在實際電路中，自不當以此為限。在移位暫存器組電路500中，其可分為第一移位暫存器502、522與第二移位暫存器512、532。而每一暫存器均包括有第一輸入端504、514、524、534，第二輸入端506、516、526、536，起始脈沖信號端508、518、528、538，輸出端510、520、530、540。其第一輸入端504、514、524、534均接收第一脈沖信號，第二輸入端506、516、526、536均接收至第二脈沖信號，且第一移位暫存器502、522的輸出端510、530分別耦接至第二移位暫存器512、532的起始脈沖信號端518、538，而第二移位暫存器512的輸出端520耦接至第一移位暫存器522的起始脈沖信號端528，第一移位暫存器502的起始脈沖信號端508則接收起始脈沖信號。由以上的連接關(guān)系可以看出，在移位暫存器組中，其是以當級的輸出來控制下一級移位暫存器的開啟時間。
在本發(fā)明的較佳實施例中，當?shù)谝灰莆粫捍嫫?02、522例如是圖1的電路時，則第二移位暫存器512、532可以例如是圖2的電路；反之，當?shù)谝灰莆粫捍嫫?02、522例如是圖2的電路時，則第二移位暫存器512、532可以例如是圖1C的電路，但均不以此為限。
請接著參照圖5B，其繪示依照本發(fā)明一較佳實施例的另一種移位暫存器組550的電路方塊圖。其與圖5A最大不的處在于第二級的移位暫存器562的第一輸入端564與第四級的移位暫存器582的第一輸入端584為接收第二脈沖信號，而第二級的移位暫存器562的第二輸入端566與第四級的移位暫存器582的第二輸入端586則接收第一脈沖信號。在圖5B中，第一級的移位暫存器552的第一輸入端554與第三級的移位暫存器572的第一輸入端574同樣接收第一脈沖信號，第一級與第三級的移位暫存器的各別第二輸入端556與576則亦接收第二脈沖信號。在圖5B中，其移位暫存器552、562、572與582可以是在本實施例中所提到的如圖1C或圖2所繪示的移位暫存器。
接下來請參照圖6，其繪示依照本發(fā)明一較佳實施例的一種移位暫存器組的各級輸出的信號(電壓-時間)曲線圖。請合并參照圖5A與圖6，在本實施例中，曲線602為第一級移位暫存器502的輸出端510輸出的信號的曲線，曲線604為第二級移位移位暫存器512的輸出端520輸出的信號的曲線，曲線606為第三級移位暫存器522輸出端530輸出的信號的曲線，曲線608為第四級移位暫存器532輸出端540輸出的信號的曲線。由圖6可知，由利用將圖1與圖2的移位暫存器的電路交互連接，于輸入第一脈沖信號、第二脈沖信號與起始脈沖信號后，可控制其輸出端輸出的曲線(波形)，而當級的輸出可當作控制下一級移位暫存器的開啟時間。
雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的申請專利范圍所界定者為準。
權(quán)利要求
1.一種移位暫存器，其特征在于，包括一開關(guān)電路，包括復(fù)數(shù)個晶體管，該開關(guān)電路具有一第一輸出端與一第二輸出端，并接收一起始脈沖信號、一第一脈沖信號與一第二脈沖信號，并在所接收的該起始脈沖信號與該暫存器之一輸出信號二者中有一為低電位時，將所接收的該第一脈沖信號與該第二脈沖信號分別輸出至對應(yīng)的該開關(guān)電路的該第一輸出端與該第二輸出端；一閂鎖電路，具有一第一輸入端、一第二輸入端、一第一輸出端與一第二輸出端，該閂鎖電路的該第一輸入端耦接至該開關(guān)電路的該第一輸出端，該閂鎖電路的該第二輸入端耦接至該開關(guān)電路的該第二輸出端，用以閂鎖該第一脈沖信號與該第二脈沖信號其中之一；以及一反相電路，具有一第一輸入端、一第二輸入端與一輸出端，該反相電路的該第一輸入端耦接至該閂鎖電路的該第一輸出端，該反相電路的該第二輸入端耦接至該閂鎖電路的該第二輸出端，用以由該反相電路的該輸出端輸出該暫存器的該輸出信號，該輸出信號為一與該反相電路的該第一輸入端所輸入的信號反相的信號；其中，該第一脈沖信號與該起始脈沖信號為同相，該第一脈沖信號與該第二脈沖信號為反相。
2.如權(quán)利要求1所述的移位暫存器，其特征在于，其中該閂鎖電路包括一第一閂鎖單元，具有正輸入端、負輸入端與輸出端，該第一閂鎖單元的正輸入端耦接至該開關(guān)電路的第一輸出端，該第一閂鎖單元的負輸入端耦接至該開關(guān)電路的第二輸出端，該第一閂鎖單元的輸出端耦接至該第一閂鎖單元的負輸入端；以及一第二閂鎖單元，具有正輸入端、負輸入端與輸出端，該第二閂鎖單元的正輸入端耦接至該第一閂鎖單元的輸出端，該第二閂鎖單元的負輸入端耦接至該第二閂鎖單元的的輸出端，該第二閂鎖單元的輸出端耦接至該第一閂鎖單元的正輸入端；其中，該閂鎖電路的第一輸出端是為該第一閂鎖單元的輸出端，該閂鎖電路的第二輸出端是為該第二閂鎖單元的輸出端。
3.如權(quán)利要求2所述的移位暫存器，其特征在于，其中該閂鎖電路是于該第一脈沖信號為該邏輯低電位時，閂鎖該第一脈沖信號，而于該第一脈沖信號為該邏輯高電位時，閂鎖該第二脈沖信號。
4.如權(quán)利要求1所述的移位暫存器，其特征在于，其中該閂鎖電路更包括一第一閂鎖單元，具有正輸入端、負輸入端與輸出端，該第一閂鎖單元的正輸入端耦接至該開關(guān)電路的第二輸出端，該第一閂鎖單元的負輸入端耦接至該開關(guān)電路的第一輸出端，該第一閂鎖單元的輸出端耦接至該第一閂鎖單元的負輸入端；以及一第二閂鎖單元，具有正輸入端、負輸入端與輸出端，該第二閂鎖單元的正輸入端耦接至該第一閂鎖單元的輸出端，該第二閂鎖單元的負輸入端耦接至該第二閂鎖單元的輸出端，該第二閂鎖單元的輸出端耦接至該第一閂鎖單元的正輸入端；其中，該閂鎖電路的第一輸出端是為該第一閂鎖單元的輸出端，該閂鎖電路的第二輸出端是為該第二閂鎖單元的輸出端。
5.如權(quán)利要求4所述的移位暫存器，其特征在于，其中該閂鎖電路是于該第二脈沖信號為該邏輯低電位時，閂鎖該第二脈沖信號，而于該第二脈沖信號為該邏輯高電位時，閂鎖該第一脈沖信號。
6.如權(quán)利要求1所述的移位暫存器，其特征在于，其中該開關(guān)電路包括一第一晶體管，該第一晶體管的源極端耦接至該第一脈沖信號的信號源，該第一晶體管的柵極端耦接至該反相電路的輸出端，用以接收并根據(jù)該輸出信號決定導(dǎo)通該第一晶體管與否；一第二晶體管，該第二晶體管的源極端耦接至該第一晶體管的漏極端，且該第二晶體管的柵極端耦接至該起始脈沖信號的信號源，用以接收并根據(jù)該起始脈沖信號決定導(dǎo)通該第二晶體管與否；一第三晶體管，該第三晶體管的源極端耦接至該第二脈沖信號的信號源，該第三晶體管的柵極端耦接至該起始脈沖信號的信號源，用以接收并根據(jù)該起始脈沖信號決定導(dǎo)通該第三晶體管與否；以及一第四晶體管，該第四晶體管的漏極端耦接至該第二脈沖信號的信號源，該第四晶體管的源極端耦接至該第三晶體管的漏極端，該第四晶體管的柵極端耦接至該反相電路的輸出端，用以接收并根據(jù)該輸出信號決定導(dǎo)通該第四晶體管與否；其中，該第二晶體管的該源極端是為該開關(guān)電路的第一輸出端，且該第三晶體管的漏極端是為該開關(guān)電路的第二輸出端。
7.如權(quán)利要求1所述的移位暫存器，其特征在于，其中該反相電路包括奇數(shù)個反相單元，且該些反相單元中的任一個包括一第一P型晶體管，該第一P型晶體管的漏極端耦接至一高電位，該第一P型晶體管的柵極端接收一第一輸入信號，并根據(jù)該第一輸入信號決定導(dǎo)通該第一P型晶體管與否；以及一第二P型晶體管，該第二P型晶體管的漏極端耦接至該第一P型晶體管的源極端，該第二P型晶體管的源極端耦接至一低電位，該第二晶體管的柵極端接收一第二輸入信號，并根據(jù)該第二輸入信號決定導(dǎo)通該第二P型晶體管與否；其中，該些反相單元中的任一個反相單元是以該第一P型晶體管與該第二P型晶體管的導(dǎo)通與否，以決定該反相單元的輸出為一邏輯高電位或一邏輯低電位。
8.一種移位暫存器組，該移位暫存器組是接收一第一脈沖信號、一第二脈沖信號與一起始脈沖信號，其特征在于，該移位暫存器組包括一第一移位暫存器，具有第一輸入端、第二輸入端、起始脈沖信號端以及輸出端，該第一移位暫存器的第一輸入端接收該第一脈沖信號，該第一移位暫存器的第二輸入端接收該第二脈沖信號，該第一移位暫存器的起始脈沖信號端接收該起始脈沖信號，該第一移位暫存器是根據(jù)該第一脈沖信號、該第二脈沖信號與該起始脈沖信號輸出一第一輸出信號；以及一第二移位暫存器，具有第一輸入端、第二輸入端、起始脈沖信號端以及輸出端，該第二移位暫存器的第一輸入端接收該第一脈沖信號，該第二移位暫存器的第二輸入端接收該第二脈沖信號，該第二移位暫存器的起始脈沖信號端接收該第一輸出信號，該第二移位暫存器是根據(jù)該第一脈沖信號、該第二脈沖信號與該第一輸出信號輸出一第二輸出信號；其中，該第一移位暫存器與該第二移位暫存器在經(jīng)由該起始脈沖信號端接收到同相的信號時，會分別輸出該第一脈沖信號與該第二脈沖信號，且該第一脈沖信號與該起始脈沖信號為同相，該第一脈沖信號與該第二脈沖信號為反相，而該第一移位暫存器是與該第二暫存器交叉串聯(lián)以形成該移位暫存器組。
9.一種顯示系統(tǒng)，其特征在于，包括一時序控制器，用以輸出多數(shù)個不同時序掃描信號、一起始脈沖信號、一第一脈沖信號與一第二脈沖信號；一柵極驅(qū)動電路，電性耦接至該時序控制器，用以根據(jù)該些不同時序掃描信號而輸出一驅(qū)動信號；一伽瑪調(diào)整電壓，用以輸出一伽瑪調(diào)整電壓；一資料驅(qū)動電路，電性耦接至該時序控制器與該伽瑪調(diào)整電壓，用以接收一起始脈沖信號、該第一脈沖信號與該第二脈沖信號，該資料驅(qū)動電路包括一移位暫存器組，該移位暫存器組是由一第一移位暫存器是與一第二暫存器交叉串聯(lián)形成，其中該第一移位暫存器與該第二移位暫存器在接收到同相的信號時，會分別輸出該第一脈沖信號與該第二脈沖信號；以及一平面顯示單元，由該資料驅(qū)動電路與該柵極驅(qū)動電路所驅(qū)動。
10.一種電子裝置，接收一第一脈沖信號、一第二脈沖信號與一起始脈沖信號，其特征在于，至少包括一移位暫存器組，而該移位暫存器組是由一第一移位暫存器與一第二暫存器交叉串聯(lián)形成，其中該第一移位暫存器與該第二移位暫存器在接收到與該起始脈沖信號同相的信號時，會分別輸出該第一脈沖信號與該第二脈沖信號，其中該第一脈沖信號與該起始脈沖信號為同相，且該第一脈沖信號與該第二脈沖信號為反相。
全文摘要
一種移位暫存器與使用其的移位暫存器組，此移位暫存器包括開關(guān)電路、閂鎖電路與反相電路。在本發(fā)明中，移位暫存器組將兩種移位暫存器電路交互連接，可輸入兩個脈沖信號與一個起始脈沖信號來控制其輸出波形，且當級的輸出還可用來控制下一級移位暫存器的開啟時間。另外，可將電路驅(qū)動信號從動態(tài)(dynamic)改為穩(wěn)態(tài)(static)，使得電路的信號在更確定為“0”與“1”的狀態(tài)下才動作，不會受信號的上升或下降時間所影響，使電路在較穩(wěn)定的狀態(tài)下動作。
文檔編號H03K19/0175GK1716778SQ20041006323
公開日2006年1月4日 申請日期2004年6月30日 優(yōu)先權(quán)日2004年6月30日
發(fā)明者林是欽, 林孝義 申請人:統(tǒng)寶光電股份有限公司