專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘同步操作的電路，更具體的，涉及時(shí)鐘同步操作的半導(dǎo)體集成電路，并且涉及可以有效地應(yīng)用于信息處理設(shè)備，例如，微型計(jì)算機(jī)為代表的技術(shù)。
背景技術(shù)：
對(duì)于半導(dǎo)體集成電路，例如，時(shí)鐘同步操作的微型計(jì)算機(jī)，已知內(nèi)部時(shí)鐘信號(hào)僅由內(nèi)部振蕩產(chǎn)生，沒(méi)有外部附加的晶體振蕩器(晶體單元、晶體振蕩)。在下面的專利文獻(xiàn)1中介紹了僅由內(nèi)部振蕩產(chǎn)生同步時(shí)鐘信號(hào)而沒(méi)有提供外部晶體振蕩器的微型計(jì)算機(jī)。在下面的專利文獻(xiàn)2中介紹了調(diào)整內(nèi)置的內(nèi)部振蕩的振蕩器的振蕩頻率，沒(méi)有外部附加的晶體振蕩器。
專利文獻(xiàn)1日本待審專利公開No.平11(1999)-510938專利文獻(xiàn)2日本待審專利公開No.平10(1998)-18727
發(fā)明內(nèi)容本發(fā)明首先討論用振蕩器產(chǎn)生同步時(shí)鐘時(shí)出現(xiàn)的問(wèn)題。在使用晶體振蕩激活的半導(dǎo)體集成電路中需要提供電容性元件和晶體振蕩器。需要封裝它們和它們的部件的面積。此外，存在晶體振蕩器的接線端容易感應(yīng)外部噪聲(EMS電磁敏感性)的情況，并且在系統(tǒng)結(jié)構(gòu)的客戶的可靠性中出現(xiàn)問(wèn)題。此外，因?yàn)樵谶B接晶體振蕩器的半導(dǎo)體集成電路的接線端出現(xiàn)充電/放電，所以出現(xiàn)輻射噪聲(EMI電磁干擾)的問(wèn)題。因?yàn)椴ㄐ握坞娙萜鬟B接到晶體振蕩器的接線端，所以也增加了電流消耗。另外，被稱作“少管腳micon”的外部接線端顯著減少的微型計(jì)算機(jī)用在傳感器、網(wǎng)絡(luò)家用器具中。在少管腳micon的情況下，減少晶體振蕩器的接線端的數(shù)量非常有助于減少外部接線端的數(shù)量。
此外，本發(fā)明討論了不用振蕩器產(chǎn)生同步時(shí)鐘的情況。當(dāng)不用振蕩器產(chǎn)生同步時(shí)鐘時(shí)，振蕩頻率受到過(guò)程變化的極大影響，從而導(dǎo)致百分之幾十的變化。另外，振蕩頻率也受電源電壓的變化和溫度變化的影響，但是小于過(guò)程變化的影響，所以在振蕩頻率中出現(xiàn)百分之幾十的變化。特別要求百分之幾的時(shí)鐘精度，以建立通信。另外，需要能夠抵御過(guò)程變化、半導(dǎo)體集成電路的外部電壓的變化以及溫度變化的結(jié)構(gòu)。因?yàn)楸仨毟鶕?jù)固定頻率的內(nèi)部振蕩，在高頻或低頻下在配備有微型計(jì)算機(jī)的系統(tǒng)上進(jìn)行測(cè)試，所以需要即使在交貨之后也可以靈活地改變頻率的結(jié)構(gòu)。
本發(fā)明的一個(gè)目的是提供一種能夠進(jìn)行高精度內(nèi)置振蕩的半導(dǎo)體集成電路。
通過(guò)本說(shuō)明書和附圖的介紹，本發(fā)明的上述和其它目的和新穎特征將變得顯而易見(jiàn)。
在本說(shuō)明書中公開的本發(fā)明的典型實(shí)施例的概述簡(jiǎn)要介紹如下[1]<<用外部時(shí)鐘信號(hào)頻率作為索引的頻率調(diào)整>>
根據(jù)本發(fā)明的集成電路包括存儲(chǔ)器單元(20)、根據(jù)保存在存儲(chǔ)電路中的控制信息產(chǎn)生內(nèi)部時(shí)鐘信號(hào)(VCLK)的振蕩器電路(23)以及產(chǎn)生控制信息以使內(nèi)部時(shí)鐘信號(hào)的頻率與外部產(chǎn)生的外部時(shí)鐘信號(hào)(RCLK)的頻率一致的邏輯電路(2、40)，其中內(nèi)部時(shí)鐘信號(hào)(CLK)用于內(nèi)部電路的同步操作。即使當(dāng)在振蕩電路的振蕩特性(振蕩頻率)中出現(xiàn)由于過(guò)程變化引起的誤差(不希望的變化)時(shí)，也能夠使內(nèi)部時(shí)鐘信號(hào)的頻率與對(duì)應(yīng)于目標(biāo)頻率的外部時(shí)鐘信號(hào)的頻率一致，而不需要連接外部晶體振蕩器和輸入外部時(shí)鐘信號(hào)。簡(jiǎn)而言之，能夠補(bǔ)償過(guò)程變化引起的頻率誤差。
根據(jù)用于預(yù)定操作方式的指令進(jìn)行使內(nèi)部時(shí)鐘信號(hào)的頻率與對(duì)應(yīng)于目標(biāo)頻率的外部時(shí)鐘信號(hào)的頻率一致的控制信息的捕獲。如果指定預(yù)定的操作方式，則可以任選進(jìn)行這種控制信息的捕獲。目標(biāo)頻率可以改變，以便任選地捕獲控制信息。
介紹由邏輯電路與時(shí)鐘同步進(jìn)行產(chǎn)生控制信息的過(guò)程的形式，第一種形式與根據(jù)最初在存儲(chǔ)電路中給定的控制信息產(chǎn)生的時(shí)鐘信號(hào)同步，第二種形式與外部時(shí)鐘信號(hào)同步，第三種形式與根據(jù)用于預(yù)定操作方式的指令由另一個(gè)振蕩器電路振蕩產(chǎn)生的時(shí)鐘信號(hào)同步。
根據(jù)由邏輯電路一次得到的控制信息的利用效率，提供非易失存儲(chǔ)器件(6)，存儲(chǔ)由邏輯電路產(chǎn)生的控制信息。存儲(chǔ)在非易失存儲(chǔ)器件中的控制信息根據(jù)加電復(fù)位加載到存儲(chǔ)器電路中。
<<控制信息的產(chǎn)生形式>>
第一種形式利用時(shí)鐘計(jì)數(shù)器。即，包括采樣對(duì)應(yīng)于內(nèi)部時(shí)鐘信號(hào)和外部時(shí)鐘信號(hào)的各個(gè)頻率的信息的采樣電路(31)。邏輯電路(2)使用由采樣電路采樣的信息比較內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率，從而產(chǎn)生使內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率一致的控制信息。此時(shí)，例如，邏輯電路為CPU(中央處理單元)，存儲(chǔ)器電路為CPU可尋址的寄存器。
第二種形式利用內(nèi)置的比較器。具有在內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率之間進(jìn)行差別比較的比較器(24)。邏輯電路使用由比較器比較的結(jié)果產(chǎn)生允許內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率一致的控制信息。此時(shí)，例如，邏輯電路為CPU(中央處理單元)，存儲(chǔ)器電路為CPU可尋址的寄存器。
第三種形式利用增減計(jì)數(shù)器。即，存儲(chǔ)器電路是計(jì)數(shù)器(42)，邏輯電路在內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率之間進(jìn)行差別比較，并且使用比較結(jié)果對(duì)計(jì)數(shù)器進(jìn)行加計(jì)數(shù)或減計(jì)數(shù)。
第四種形式利用頻率之間比較的外部結(jié)果。邏輯電路通過(guò)鎖存器(32)等輸入在內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率之間的比較結(jié)果，并且通過(guò)參考輸入的比較結(jié)果產(chǎn)生使內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率一致的控制信息。
<<通過(guò)恒流區(qū)域的使用進(jìn)行溫度依賴補(bǔ)償>>
本發(fā)明的特定形式，提供相對(duì)于轉(zhuǎn)換基準(zhǔn)電壓模擬轉(zhuǎn)換存儲(chǔ)在存儲(chǔ)電路中的控制數(shù)據(jù)的D/A轉(zhuǎn)換器(21)和對(duì)應(yīng)于根據(jù)D/A轉(zhuǎn)換器輸出的電壓確定的操作電源電壓形成偏置電壓的偏置電路(22)。以壓控振蕩器的形式構(gòu)成振蕩器電路，使用根據(jù)D/A轉(zhuǎn)換器的輸出電壓確定的電壓(Vfdd)作為操作電源電壓，振蕩頻率由偏置電壓控制。此時(shí)，偏置電路包括恒流電路(M7、Rf、M8)，具有MOS晶體管，其中的每一個(gè)滿足柵極-源極電壓條件，在此條件下，相對(duì)于溫度的變化，漏極-源極電流的變化很小，并且輸出MOS晶體管的漏極電壓作為控制電壓。當(dāng)根據(jù)D/A轉(zhuǎn)換器輸出的電壓改變操作電源電壓時(shí)，恒流電路能夠在變化滿足柵極-源極電壓條件的范圍內(nèi)改變偏置電壓，并且在一定范圍內(nèi)抑制或緩和由于溫度變化引起的變化。在該結(jié)構(gòu)中，在變化滿足柵極-源極電壓條件的范圍內(nèi)大大地限制了頻率可變范圍。簡(jiǎn)而言之，該結(jié)構(gòu)限于頻率基本恒定的應(yīng)用。
作為特定的形式，恒流電路包括其源極接收電源電壓、柵極和漏極短路的p溝道型第一MOS晶體管(M7)；其源極接收電路的地電壓、柵極和漏極短路的n溝道型第二MOS晶體管(M8)以及一端連接到第一MOS晶體管的漏極、另一端連接到第二MOS晶體管的漏極的電阻元件(Rf)。輸出第一MOS晶體管的漏極電壓和第二MOS晶體管的漏極電壓分別作為控制電壓。
考慮到D/A轉(zhuǎn)換器的輸出為低阻抗，優(yōu)選通過(guò)電壓跟隨放大器(47)提供D/A轉(zhuǎn)換器的輸出電壓作為壓控振蕩器和偏置電路的操作電源電壓。通過(guò)在待機(jī)時(shí)關(guān)閉電壓跟隨放大器，可以切斷壓控振蕩器和偏置電路的操作電源，從而有助于降低功耗。
當(dāng)考慮電源變化的補(bǔ)償時(shí)，希望還提供相對(duì)于電源電壓和溫度的變化產(chǎn)生補(bǔ)償電壓變化的基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生器(45)，D/A轉(zhuǎn)換器輸入基準(zhǔn)電壓作為轉(zhuǎn)化基準(zhǔn)電壓。
<<通過(guò)注意VLT進(jìn)行溫度依賴補(bǔ)償>>
溫度依賴補(bǔ)償?shù)牧硪环N形式還包括相對(duì)于轉(zhuǎn)換基準(zhǔn)電壓，模擬轉(zhuǎn)換存儲(chǔ)在存儲(chǔ)電路中的控制數(shù)據(jù)的D/A轉(zhuǎn)換器，和根據(jù)D/A轉(zhuǎn)換器輸出的電壓形成偏置電壓(VGP、VGN)的偏置電路。以壓控振蕩器的形式構(gòu)成振蕩器電路，具有CMOS電路型環(huán)形振蕩器部分(51)，并且振蕩頻率由偏置電壓控制，用于相對(duì)于環(huán)形振蕩器部分電流控制。此時(shí)，偏置電路以抑制CMOS電路的邏輯閾值電壓變化的方向?qū)φ袷庪娐肥┘硬僮麟娫措妷?，從而補(bǔ)償由于溫度的變化在環(huán)形振蕩器部分的振蕩頻率中產(chǎn)生的變化。
作為特定的形式，壓控振蕩器具有對(duì)應(yīng)于奇數(shù)級(jí)的CMOS反相器延遲級(jí)(50)，構(gòu)成環(huán)形振蕩器部分。偏置電路具有模擬每個(gè)CMOS反相器級(jí)的邏輯閾值電壓的邏輯閾值電壓模擬電路部分(65)，并且使用邏輯閾值電壓模擬電路的輸出改變振蕩電路的操作電源電壓。當(dāng)考慮補(bǔ)償電源的變化時(shí)，希望還提供相對(duì)于電源電壓和溫度的變化產(chǎn)生補(bǔ)償電壓變化的基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生器，D/A轉(zhuǎn)換器輸入基準(zhǔn)電壓作為轉(zhuǎn)化基準(zhǔn)電壓。
<<時(shí)鐘信號(hào)頻率的動(dòng)態(tài)自動(dòng)調(diào)整>>
根據(jù)本發(fā)明的另一個(gè)方案的半導(dǎo)體集成電路包括存儲(chǔ)器電路、根據(jù)保存在存儲(chǔ)電路中的控制信息產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的振蕩器電路以及為周期性產(chǎn)生的脈沖的每個(gè)固定間隔計(jì)數(shù)內(nèi)部時(shí)鐘信號(hào)，以在使計(jì)數(shù)值與預(yù)期值相一致的方向更新控制信息的邏輯電路(70)。內(nèi)部時(shí)鐘信號(hào)用于內(nèi)部電路的同步操作用于內(nèi)部電路的同步操作。計(jì)數(shù)值的預(yù)期值與目標(biāo)頻率相關(guān)。因此，以周期性產(chǎn)生的脈沖的固定間隔作為參考，根據(jù)對(duì)應(yīng)于目標(biāo)頻率的預(yù)期值可以動(dòng)態(tài)地和自動(dòng)地調(diào)整內(nèi)部時(shí)鐘信號(hào)的頻率。因?yàn)樵诿總€(gè)脈沖的周期動(dòng)態(tài)調(diào)整振蕩電路的振蕩頻率，所以優(yōu)選的相對(duì)于固定間隔基本上不存在溫度依賴和電源依賴。
作為本發(fā)明的特殊形式，提供周期性地產(chǎn)生固定間隔的脈沖的間隔發(fā)生器(71)。間隔發(fā)生器包括脈沖發(fā)生器(72)、從脈沖發(fā)生器產(chǎn)生的脈沖的預(yù)定相位點(diǎn)進(jìn)行充電操作或放電操作的CR時(shí)間常數(shù)電路(73)以及檢測(cè)由CR時(shí)間常數(shù)電路得到的電壓達(dá)到規(guī)定電壓的檢測(cè)器(74)。從預(yù)定的相位點(diǎn)到由檢測(cè)器檢測(cè)的定時(shí)的時(shí)間間隔定義為固定間隔。CR時(shí)間常數(shù)電路的溫度依賴性小得基本上可以忽略。
希望根據(jù)基準(zhǔn)電壓發(fā)生器產(chǎn)生的基準(zhǔn)電壓形成規(guī)定電壓，并且基準(zhǔn)電壓是補(bǔ)償相對(duì)于電源電壓和溫度的變化的電壓變化的電壓。相對(duì)于固定間隔，電源依賴性也不存在了。即使在振蕩電路中存在電源依賴性和溫度依賴性，也不會(huì)出現(xiàn)實(shí)質(zhì)性問(wèn)題。
作為本發(fā)明的另一種特定形式，存儲(chǔ)電路是，例如，增減計(jì)數(shù)器(42)。增減計(jì)數(shù)器與脈沖發(fā)生器產(chǎn)生的脈沖同步進(jìn)行加計(jì)數(shù)或減計(jì)數(shù)。
作為本發(fā)明的又一種特定形式，還提供相對(duì)于轉(zhuǎn)換基準(zhǔn)電壓模擬轉(zhuǎn)換存儲(chǔ)在存儲(chǔ)電路中的控制數(shù)據(jù)的D/A轉(zhuǎn)換器，和形成根據(jù)D/A轉(zhuǎn)換器輸出的電壓變化的偏置電壓的偏置電路。振蕩器電路為壓控振蕩器，振蕩頻率由偏置電壓控制。如果考慮相對(duì)于D/A轉(zhuǎn)換器的電源依賴的補(bǔ)償，則D/A轉(zhuǎn)換器輸入由基準(zhǔn)電壓發(fā)生器產(chǎn)生的基準(zhǔn)電壓作為轉(zhuǎn)化基準(zhǔn)電壓。
作為本發(fā)明的再一種特定形式，還提供非易失存儲(chǔ)器件。非易失存儲(chǔ)器件存儲(chǔ)在根據(jù)加電復(fù)位最初加載到存儲(chǔ)器電路中的控制信息和裝載到邏輯電路中的預(yù)期值?？刂菩畔⒑皖A(yù)期值可以在半導(dǎo)體集成電路發(fā)貨之前存儲(chǔ)在非易失存儲(chǔ)器件中。如果非易失存儲(chǔ)器件是可以電重新編程的，則用戶通過(guò)至少重寫預(yù)期值能夠任意選擇振蕩頻率。
<<分頻器>>
可以提供用于對(duì)從振蕩電路輸出的時(shí)鐘信號(hào)分頻的分頻器。希望分頻器是可變分頻器。在半導(dǎo)體集成電路發(fā)貨之前，控制信息存儲(chǔ)在非易失存儲(chǔ)器中，從而內(nèi)部振蕩頻率與最高操作頻率一致。用戶通過(guò)使用可變分頻器可以選擇任意頻率。


圖1示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的微型計(jì)算機(jī)的框圖；圖2示出了內(nèi)部振蕩電路模塊的第一個(gè)例子的框圖；圖3示出了比較器24的一個(gè)例子的邏輯電路圖；圖4示出了內(nèi)部振蕩電路模塊的第二個(gè)例子的框圖；圖5示出了內(nèi)部振蕩電路模塊的第三個(gè)例子的框圖；圖6示出了內(nèi)部振蕩電路模塊的第四個(gè)例子的框圖；圖7示出了內(nèi)部振蕩電路模塊的第五個(gè)例子的框圖；圖8示出了對(duì)應(yīng)于圖4所示的內(nèi)部振蕩電路模塊的詳細(xì)電路的電路圖；圖9示出了電壓跟隨放大器(VFAMP)的一個(gè)例子的電路圖；圖10示出了MOS晶體管的Vgs-Ids特性的說(shuō)明圖；圖11示出了對(duì)應(yīng)于圖6所示的內(nèi)部振蕩電路模塊的詳細(xì)電路的電路圖；圖12示出了可以代替圖11中所示的UDCUNT的計(jì)數(shù)器(CUNT)的框圖；圖13示出了圖11的修改的電路圖；圖14示出了偏置電路的另一個(gè)例子的電路圖；圖15示出了在圖2中描述的內(nèi)部振蕩頻率設(shè)置操作的流程圖；圖16示出了根據(jù)外部比較進(jìn)行內(nèi)部振蕩頻率設(shè)置操作的流程圖；
圖17示出了通過(guò)在不使用CPU進(jìn)行頻率比較確定操作的圖6的例子進(jìn)行內(nèi)部振蕩頻率設(shè)置操作的流程圖；圖18示出了關(guān)于采用圖8所示結(jié)構(gòu)的VCO的溫度依賴性的模擬結(jié)果的說(shuō)明圖；圖19示出了通過(guò)注意VLT進(jìn)行溫度補(bǔ)償?shù)膬?nèi)部振蕩電路模塊的電路例子的電路圖；圖20示出了在圖19中所示的運(yùn)算放大器62和64的電路圖；圖21示出了在圖19中所示的運(yùn)算放大器63的電路圖；圖22示出了關(guān)于采用圖19所示結(jié)構(gòu)的VCO的溫度依賴性的模擬結(jié)果的說(shuō)明圖；圖23示出了在制造微型計(jì)算機(jī)，特別是，通用計(jì)算機(jī)的過(guò)程中采用的頻率設(shè)置過(guò)程的流程圖；圖24示出了在制造微型計(jì)算機(jī)，特別是，定制LSI的過(guò)程中采用的頻率設(shè)置過(guò)程的流程圖；圖25示出了配備有連續(xù)和動(dòng)態(tài)調(diào)整內(nèi)部振蕩時(shí)鐘頻率的內(nèi)部振蕩電路模塊的微型計(jì)算機(jī)的框圖；圖26示出了對(duì)應(yīng)于圖25中所示的內(nèi)部振蕩電路模塊的延遲電路的電路圖；圖27示出了由圖26中所示的時(shí)間常數(shù)電路的充電/放電操作產(chǎn)生的固定間隔(Ts)的時(shí)序圖；圖28示出了間隔發(fā)生器71的另一個(gè)例子的電路圖；以及圖29示出了由圖28中所示的時(shí)間常數(shù)電路的充電/放電操作產(chǎn)生的固定間隔(Ts)的時(shí)序圖。
具體實(shí)施例方式
<<微型計(jì)算機(jī)>>
圖1示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的微型計(jì)算機(jī)。在同一個(gè)圖中所示的微型計(jì)算機(jī)1通過(guò)，例如，CMOS集成電路制造技術(shù)形成在一個(gè)類似于單晶硅的半導(dǎo)體襯底(半導(dǎo)體芯片)上方。
雖然沒(méi)有特別的限制，但是微型計(jì)算機(jī)1包括控制信號(hào)總線CBUS、內(nèi)部地址總線iAB、內(nèi)部數(shù)據(jù)總線iDB、外圍地址總線PAB和外圍數(shù)據(jù)總線PDB。預(yù)定的電路模塊分別連接到它們。對(duì)于上述的電路模塊，微型計(jì)算機(jī)1具有中央處理單元(CPU)2、用在CPU2的工作區(qū)等中的隨機(jī)訪問(wèn)存儲(chǔ)器(RAM)3、總線狀態(tài)控制器(BSC)4、內(nèi)部振蕩電路模塊(OSCMDL)5、例如，快閃存儲(chǔ)器等電可重新編程非易失存儲(chǔ)器(非易失存儲(chǔ)器件NVMRY)6、模擬-數(shù)字轉(zhuǎn)換模塊(ADCMDL)7、數(shù)字-模擬轉(zhuǎn)換模塊(DACMDL)8、通用輸入/輸出口(I0)9、連接到ADC7的模擬輸入電路(AIN)10、連接到DAC8的模擬輸出電路(AOUT)11、方式控制器(MDCTL)13以及例如包括定時(shí)器模塊、串行接口電路等的其它外圍電路模塊(PRPHMDL)12。
CPU2包括取指令并且解碼取得的指令以產(chǎn)生控制信號(hào)的指令控制器和根據(jù)控制信號(hào)使用操作數(shù)進(jìn)行算術(shù)處理等的執(zhí)行單元或部分。NVMRY6保存控制數(shù)據(jù)、CPU2的控制程序等。OSCMDL5不需要外部連接的振蕩器進(jìn)行內(nèi)部振蕩，從而產(chǎn)生時(shí)鐘信號(hào)CLK。每個(gè)內(nèi)置的電路模塊時(shí)鐘同步操作時(shí)，時(shí)鐘信號(hào)CLK用作操作參考時(shí)鐘信號(hào)等。雖然在本實(shí)施例中通常只示出了一個(gè)時(shí)鐘信號(hào)作為CLK，但是實(shí)際上對(duì)應(yīng)于包括不同操作速度的電路模塊和操作速度根據(jù)操作方式變化等情況產(chǎn)生不同頻率的幾種類型的時(shí)鐘信號(hào)，并且提供給相應(yīng)的電路模塊。通過(guò)方式端，為MDCTL13提供方式信號(hào)MD0到MD2，通過(guò)復(fù)位端，提供復(fù)位信號(hào)RES。當(dāng)根據(jù)復(fù)位信號(hào)RES等對(duì)微型計(jì)算機(jī)1發(fā)出復(fù)位指令時(shí)，初始化例如CPU2等片上電路模塊。當(dāng)發(fā)出由復(fù)位信號(hào)RES進(jìn)行復(fù)位的指令時(shí)，CPU2從預(yù)定的起始地址讀出指令，并開始執(zhí)行程序。根據(jù)由方式信號(hào)MD0到MD2等指定的操作方式確定起始地址。
<<補(bǔ)償由于過(guò)程變化引起的頻率變化>>
在圖2中示出了內(nèi)部振蕩電路模塊5的第一個(gè)例子。內(nèi)部振蕩電路模塊5包括用作存儲(chǔ)電路的控制數(shù)據(jù)寄存器(CDREG)20、數(shù)字到模擬轉(zhuǎn)換裝載到CDREG20的控制信息的數(shù)字-模擬轉(zhuǎn)換器(DAC)21、根據(jù)D/A轉(zhuǎn)換器21的輸出形成控制電壓的偏置電路(BIAS)22、以對(duì)應(yīng)于控制電壓的頻率振蕩的壓控振蕩器(VCO)23、能夠?qū)⒂蓧嚎卣袷幤?3產(chǎn)生的內(nèi)部時(shí)鐘信號(hào)VCLK的頻率與外部時(shí)鐘信號(hào)RCLK的頻率進(jìn)行比較的比較器(CMP)24、保存比較器24的比較結(jié)果的監(jiān)視寄存器(MREG)25、用作D/A轉(zhuǎn)換的轉(zhuǎn)換基準(zhǔn)電壓的嵌位電源電壓(CRMP)29、選擇內(nèi)部時(shí)鐘信號(hào)或外部時(shí)鐘信號(hào)的選擇器(CSEL)26以及分頻選擇器26輸出的時(shí)鐘信號(hào)的分頻器(CDIV)27。控制數(shù)據(jù)寄存器20和監(jiān)視寄存器25安排在CPU2的地址空間中，可以通過(guò)內(nèi)部總線28訪問(wèn)?？偩€28定義為控制信號(hào)總線CBUS、內(nèi)部地址總線iAB、內(nèi)部數(shù)據(jù)總線iDB、外圍地址總線PAB和外圍數(shù)據(jù)總線PDB的總名稱。由方式控制器13控制時(shí)鐘選擇器26選擇時(shí)鐘信號(hào)。分頻器27的分頻比根據(jù)復(fù)位操作設(shè)置為初始值，隨后通過(guò)CPU2執(zhí)行指令來(lái)改變。監(jiān)視寄存器25共享用于輸出時(shí)鐘取信號(hào)FNCK的寄存器，用于根據(jù)外部的頻率設(shè)置方式通知頻率設(shè)置操作完成。外部時(shí)鐘信號(hào)RCLK的輸入端、時(shí)鐘取信號(hào)FNCK的輸出端以及內(nèi)部時(shí)鐘信號(hào)VCLK的輸出端可以是專用端子或共享端子。
當(dāng)加電復(fù)位時(shí)，方式控制器MDCTL將控制信息從非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd裝載到控制數(shù)據(jù)寄存器20。當(dāng)選擇由方式信號(hào)MD0到MD2指令的操作方式中的一種選擇為頻率設(shè)置方式時(shí)，選擇器26在復(fù)位結(jié)束時(shí)選擇外部時(shí)鐘信號(hào)RCLK，CPU2根據(jù)外部時(shí)鐘信號(hào)RCLK與時(shí)鐘信號(hào)CLK同步執(zhí)行頻率設(shè)置程序?；诟鶕?jù)初始設(shè)置到CDREG20的控制信息從DAC21輸出的DA轉(zhuǎn)換輸出形成控制電壓，從而確定VCO23的振蕩頻率。CPU2有規(guī)律的參考監(jiān)視寄存器25，并確定頻率比較器24的比較結(jié)果是否一致。當(dāng)比較結(jié)果不一致時(shí)，CPU2訪問(wèn)控制數(shù)據(jù)寄存器20，并且以使內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率一致的方向更新控制信息。當(dāng)比較結(jié)果一致時(shí)，CPU2將控制數(shù)據(jù)寄存器20的控制信息儲(chǔ)存在非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd中，并終止頻率設(shè)置程序的執(zhí)行。當(dāng)完成頻率設(shè)置程序的執(zhí)行時(shí)，CPU2通過(guò)MREG25輸出時(shí)鐘取結(jié)束信號(hào)FNCK到外部。根據(jù)它，外部停止產(chǎn)生時(shí)鐘信號(hào)RCLK等。
當(dāng)選擇由方式信號(hào)MD0到MD2指定的操作方式中的一種作為正常方式時(shí)，選擇器26在復(fù)位結(jié)束時(shí)選擇內(nèi)部時(shí)鐘信號(hào)。因?yàn)樵陬l率設(shè)置方式中得到的并且存儲(chǔ)在非易失存儲(chǔ)器6中的控制信息在加電復(fù)位結(jié)束時(shí)已經(jīng)初始裝載到控制數(shù)據(jù)寄存器20中，所以VCO23能夠根據(jù)復(fù)位結(jié)束時(shí)在頻率設(shè)置方式中得到的控制信息進(jìn)行振蕩操作，并且微型計(jì)算機(jī)1能夠與基于內(nèi)部時(shí)鐘信號(hào)VCLK定義的時(shí)鐘信號(hào)CLK同步進(jìn)行數(shù)據(jù)處理。因此，因?yàn)榇鎯?chǔ)在非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd中的控制信息裝載到控制數(shù)據(jù)寄存器20中并且重新使用，所以僅由內(nèi)部振蕩電路模塊5就可以產(chǎn)生目標(biāo)頻率與外部時(shí)鐘信號(hào)RCLK的頻率相同的內(nèi)部時(shí)鐘信號(hào)VCLK。即，即使當(dāng)由于過(guò)程的變化使VCO23的振蕩特性出現(xiàn)誤差時(shí)，VCO23也可以在目標(biāo)頻率下振蕩，而不需要外部連接晶體振蕩器和輸入外部時(shí)鐘信號(hào)。能夠補(bǔ)償過(guò)程變化引起的振蕩特性的變化(振蕩頻率的變化)。
當(dāng)在復(fù)位結(jié)束時(shí)由方式信號(hào)MD0到MD2指定的操作方式之一為第一測(cè)試方式時(shí)，選擇器26選擇外部時(shí)鐘信號(hào)。當(dāng)操作方式為第二測(cè)試方式時(shí)，選擇器26選擇內(nèi)部時(shí)鐘信號(hào)。
圖15示出了上面提到的內(nèi)部振蕩頻率設(shè)置操作的流程圖。提供電源，輸入方式信號(hào)MD0到MD2并且輸入外部時(shí)鐘信號(hào)RCLK。由此，微型計(jì)算機(jī)1加電復(fù)位(S1)。當(dāng)復(fù)位結(jié)束時(shí)，CPU2根據(jù)用于指定頻率設(shè)置方式的方式信號(hào)MD0到MD2開始執(zhí)行頻率設(shè)置程序(S2)。CPU2根據(jù)頻率設(shè)置程序在CDREG20中設(shè)置控制信息的初始值(S3)。隨后，CPU2讀出MREG25的值(S4)并確定內(nèi)部時(shí)鐘信號(hào)頻率是否與外部時(shí)鐘信號(hào)頻率一致(S5)。當(dāng)發(fā)現(xiàn)彼此不一致時(shí)，CPU2在CDREG20中設(shè)置隨后的控制信息(S6)。當(dāng)檢測(cè)到一致時(shí)，CPU2在非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd中存儲(chǔ)CDREG20的控制信息，并通知外部完成處理(S7)。然后，CPU2在復(fù)位后能夠以正常方式(用戶方式)等工作。
圖3示出了比較器24的一個(gè)例子。這里所示的比較器24通過(guò)相位比較檢測(cè)頻率差。即，由四個(gè)復(fù)位優(yōu)先型RS觸發(fā)器檢測(cè)內(nèi)部時(shí)鐘信號(hào)VCLK與外部時(shí)鐘信號(hào)RCLK之間的相位差。當(dāng)內(nèi)部時(shí)鐘信號(hào)VCLK的相位領(lǐng)先于外部時(shí)鐘信號(hào)RCLK的相位時(shí)，輸出X為高電平(邏輯值“1”)。當(dāng)內(nèi)部時(shí)鐘信號(hào)VCLK的相位落后于外部時(shí)鐘信號(hào)RCLK的相位時(shí)，輸出X為低電平(邏輯值“0”)。除此之外的情況下，輸出X為高阻抗。監(jiān)視寄存器25以預(yù)定的時(shí)序在規(guī)則的基礎(chǔ)上鎖存相位比較結(jié)果。雖然沒(méi)有詳細(xì)示出，但是可以采用時(shí)鐘計(jì)數(shù)器和幅值比較器構(gòu)成比較器24。即，提供在時(shí)鐘端輸入內(nèi)部時(shí)鐘信號(hào)VCLK的第一計(jì)數(shù)器和在時(shí)鐘端輸入外部時(shí)鐘信號(hào)RCLK的第二計(jì)數(shù)器。計(jì)數(shù)器清零、計(jì)數(shù)開始指令、計(jì)數(shù)停止指令、計(jì)數(shù)值輸出以及由幅值比較器對(duì)輸出計(jì)數(shù)值之間的幅值比較以平行的方式作用于兩個(gè)計(jì)數(shù)器。然后，比較結(jié)果保存在監(jiān)視寄存器25中。
在圖4中示出了內(nèi)部振蕩電路模塊5的第二個(gè)例子。本例子包括采樣電路31，代替圖2所示的CMP24和MREG25。采樣電路31包括在時(shí)鐘端輸入內(nèi)部時(shí)鐘信號(hào)VCLK的第一計(jì)數(shù)器(CUNTi)31A和在時(shí)鐘端輸入外部時(shí)鐘信號(hào)RCLK的第二計(jì)數(shù)器(CUNTo)31B。此時(shí)，CPU2有規(guī)律地進(jìn)行操作，例如，第一和第二計(jì)數(shù)器31A和31B的計(jì)數(shù)器清零、計(jì)數(shù)開始指令、計(jì)數(shù)停止指令、讀計(jì)數(shù)值以及比較讀出的計(jì)數(shù)值作為監(jiān)視寄存器25的定期讀出操作的代替，根據(jù)頻率設(shè)置方式進(jìn)行。因?yàn)閷?duì)應(yīng)于比較結(jié)果的操作與圖2的相同，省略其詳細(xì)介紹。雖然CPU2的處理負(fù)擔(dān)稍稍增加，但可以得到與圖2類似的效果。采樣電路31可以代替使用比較內(nèi)部時(shí)鐘信號(hào)與外部時(shí)鐘信號(hào)的相位，比較結(jié)果保存在相應(yīng)的鎖存器中并且CPU2可以訪問(wèn)該鎖存器的結(jié)構(gòu)的時(shí)鐘計(jì)數(shù)器的結(jié)構(gòu)。例如，此時(shí)，在圖3中所示的電路等可以用作相位比較。即使在利用圖4所示的內(nèi)部振蕩電路模塊5的情況下，內(nèi)部振蕩頻率設(shè)置操作的流程也類似于圖15。
在圖5中示出了內(nèi)部振蕩電路模塊5的第三個(gè)例子。本例子利用在外部進(jìn)行頻率比較，并且在頻率設(shè)置方式中必需的CPU2的控制程序從外部測(cè)試主機(jī)(THOST)36輸入的結(jié)構(gòu)。本例子包括通過(guò)測(cè)試主機(jī)36等從外部接收CPU2的控制程序的通信接口(COMIF)39，以及接收在外部執(zhí)行比較的結(jié)果的鎖存器(LAT)32。在外部提供將由脈沖發(fā)生器(EXPG)33產(chǎn)生的外部時(shí)鐘信號(hào)RCLK的頻率與VCO23產(chǎn)生的內(nèi)部時(shí)鐘信號(hào)VCLK的頻率進(jìn)行比較的頻率比較器(EXCMP)35，用于頻率比較的目的。當(dāng)微型計(jì)算機(jī)1設(shè)置為頻率設(shè)置方式時(shí)，CPU2使用外部時(shí)鐘信號(hào)RCLK時(shí)鐘同步操作，通過(guò)通信接口31從外部下載頻率設(shè)置控制程序，并且將下載的控制程序存儲(chǔ)在例如RAM3的預(yù)定區(qū)域中。CPU2執(zhí)行存儲(chǔ)在RAM3的控制程序，并且以預(yù)定的間隔取出保存在鎖存器32中的比較結(jié)果。直到內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率一致之后，CPU2進(jìn)行使控制數(shù)據(jù)寄存器20接收允許內(nèi)部時(shí)鐘信號(hào)的頻率與來(lái)自THOST36的外部時(shí)鐘信號(hào)的頻率一致的方向更新的控制數(shù)據(jù)的處理，并且更新內(nèi)部時(shí)鐘信號(hào)的頻率。因?yàn)槠渌l率設(shè)置操作與圖2的相同，所以省略其詳細(xì)介紹。
具體地，圖5包括振蕩頻率精度較低的低精度振蕩器(LPOSC)37。時(shí)鐘選擇器(CSEL)38能夠選擇振蕩器37的振蕩輸出、外部時(shí)鐘信號(hào)RCLK或內(nèi)部時(shí)鐘信號(hào)VCLK。例如，在時(shí)鐘頻率設(shè)置方式中，始終選擇器38選擇振蕩器37的振蕩輸出代替外部時(shí)鐘信號(hào)RCLK。術(shù)語(yǔ)“振蕩頻率精度較低”的意思是沒(méi)有對(duì)過(guò)程變化、電源電壓變化和溫度變化引起的振蕩頻率的變化進(jìn)行補(bǔ)償。下面將詳細(xì)介紹VCO補(bǔ)償過(guò)程變化、電源電壓變化和溫度變化引起的振蕩頻率的變化。
在圖16中示出了用于介紹根據(jù)外部比較進(jìn)行內(nèi)部振蕩頻率設(shè)置操作的流程圖。提供電源，輸入方式信號(hào)MD0到MD2并且輸入外部時(shí)鐘信號(hào)RCLK，從而微型計(jì)算機(jī)1加電復(fù)位(S11)。當(dāng)復(fù)位結(jié)束時(shí)，CPU2根據(jù)用于指定頻率設(shè)置方式的方式信號(hào)MD0到MD2開始執(zhí)行預(yù)定的接口程序(S12)。CPU2與THOST36建立通信，將頻率設(shè)置控制程序傳送到RAM3，并且開始執(zhí)行傳送來(lái)的頻率設(shè)置控制程序(S13)。CPU2根據(jù)控制程序在CDREG20中設(shè)置從外部提供的控制信息(S14)。THOST36比較內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率(S15)。微型計(jì)算機(jī)1捕捉外部的比較結(jié)果，并且確定內(nèi)部時(shí)鐘信號(hào)頻率是否與外部時(shí)鐘信號(hào)頻率一致(S16)。如果發(fā)現(xiàn)彼此不一致，則CPU2使CDREG20從THOST36接收隨后的控制信息(S17)。當(dāng)發(fā)現(xiàn)彼此一致時(shí)，CPU2在非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd中存儲(chǔ)CDREG20的控制信息，并通知THOST36完成處理(S18)。然后，CPU2在復(fù)位后能夠以正常方式(用戶方式)等工作。
在圖6中示出了內(nèi)部振蕩電路模塊5的第四個(gè)例子。本例子以相對(duì)于頻率比較結(jié)果的控制信息的更新在內(nèi)部振蕩電路模塊5的內(nèi)部進(jìn)行，而不使用CPU2的方式構(gòu)成。例如，內(nèi)部振蕩電路模塊5包括采樣電路31、比較控制器(CMOCTL)40、加減計(jì)數(shù)器(UDCUNT)42和用于頻率比較目的的非易失寄存器(NVREG)41。加電復(fù)位時(shí)，方式控制器MDCTL將來(lái)自非易失寄存器41的控制信息預(yù)置到加減計(jì)數(shù)器42中。由此，VCO23能夠根據(jù)基于預(yù)置的控制信息形成的偏置電壓進(jìn)行振蕩操作。當(dāng)在復(fù)位結(jié)束時(shí)選擇由方式信號(hào)MD0到MD2指定的操作方式中的一種作為頻率設(shè)置方式時(shí)，比較控制器(CMOCTL)40啟動(dòng)，選擇器26選擇外部時(shí)鐘信號(hào)RCLK，微型計(jì)算機(jī)1能夠與基于外部時(shí)鐘信號(hào)RCLK的時(shí)鐘信號(hào)CLK同步操作。采樣電路31采樣內(nèi)部時(shí)鐘信號(hào)VCLK和外部時(shí)鐘信號(hào)RCLK的計(jì)數(shù)值，并且比較控制器40依次輸入計(jì)數(shù)值，并在兩個(gè)值之間進(jìn)行幅值比較。當(dāng)幅值比較的結(jié)果為不一致時(shí)，比較控制器40使UDCUNT42加計(jì)數(shù)或減計(jì)數(shù)，從而允許內(nèi)部時(shí)鐘信號(hào)的頻率接近外部時(shí)鐘信號(hào)的頻率。當(dāng)幅值比較的結(jié)果一致時(shí)，比較控制器40將保存在UDCUNT42中的控制信息內(nèi)部傳送到NVREG41中，并允許NVREG41保留控制信息。此外，比較控制器40根據(jù)信號(hào)FNCK通知外部完成頻率設(shè)置操作，從而終止處理。
在圖17中示出了通過(guò)在不使用CPU2進(jìn)行頻率比較確定操作的圖6的例子進(jìn)行內(nèi)部振蕩頻率設(shè)置操作的流程圖。提供電源，輸入方式信號(hào)MD0到MD2并且輸入外部時(shí)鐘信號(hào)RCLK。由此，微型計(jì)算機(jī)1加電復(fù)位(S21)。當(dāng)復(fù)位結(jié)束時(shí)，CMPCTL40根據(jù)用于指定頻率設(shè)置方式的方式信號(hào)MD0到MD2的狀態(tài)開始操作(S22)。CMPCTL40在CDREG20中設(shè)置控制信息的初始值(S23)。隨后，CMPCTL40讀出由采樣電路31提供的采樣數(shù)據(jù)(S24)并確定內(nèi)部時(shí)鐘信號(hào)頻率是否與外部時(shí)鐘信號(hào)頻率一致(S25)。當(dāng)發(fā)現(xiàn)彼此不一致時(shí)，CMPCTL40在CDREG20中設(shè)置隨后的控制信息(S26)。當(dāng)檢測(cè)到一致時(shí)，CMPCTL40在非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd中存儲(chǔ)CDREG20的控制信息，并通知外部完成處理(S27)。然后，CMPCTL40在復(fù)位后能夠以正常方式(用戶方式)等工作。
在圖7中示出了內(nèi)部振蕩電路模塊5的第五個(gè)例子。本例子相當(dāng)于控制信息存儲(chǔ)在微型計(jì)算機(jī)1的外部非易失存儲(chǔ)器6A中的情況。非易失存儲(chǔ)器6A用于在加電復(fù)位時(shí)初始裝載控制信息，并且存儲(chǔ)在頻率設(shè)置方式中得到的控制信息。本例子的其它結(jié)構(gòu)與圖2類似。即使在圖4到6所示的結(jié)構(gòu)中也可以采用外部非易失存儲(chǔ)器6A。
<<振蕩電路的操作電源電壓補(bǔ)償和溫度補(bǔ)償>>
在圖8中示出了對(duì)應(yīng)于圖4所示的內(nèi)部振蕩電路模塊5的詳細(xì)電路的例子。箝位電路29包括基準(zhǔn)電壓發(fā)生器(VRFG)45和電壓跟隨放大器(VFAMP)46。基準(zhǔn)電壓發(fā)生器45產(chǎn)生電壓變化補(bǔ)償溫度和電源電壓變化的基準(zhǔn)電壓Vref?；鶞?zhǔn)電壓發(fā)生器45通過(guò)使用例如MOS晶體管對(duì)之間不同閾值電壓差產(chǎn)生基準(zhǔn)電壓。如在圖9中通過(guò)例子的方式說(shuō)明的，電壓跟隨放大器46主要包括具有差分輸入MOS晶體管M1和M2的差分放大器，其中為M1的柵極提供基準(zhǔn)電壓Vref，M2的柵極與輸出MOS晶體管M3的漏極反饋連接。當(dāng)待機(jī)信號(hào)STBY為高電平時(shí)，電壓跟隨放大器46切斷其電流直流通路而關(guān)閉。箝位電路29能夠輸出對(duì)于溫度和電源電壓Vcc(已經(jīng)補(bǔ)償電壓變化)的變化穩(wěn)定的鉗位電壓Cvdd。
鉗位電壓Cvdd用作DAC21的轉(zhuǎn)換基準(zhǔn)電壓。例如，DAC21具有串聯(lián)電阻R和分流電阻r的電阻網(wǎng)絡(luò)，并且提供稱作R2R形式的電路結(jié)構(gòu)，其中鉗位電壓Cvdd通過(guò)根據(jù)控制信息導(dǎo)通或關(guān)斷的CMOS開關(guān)SW加到各個(gè)分流電阻r的一端。每個(gè)CMOS開關(guān)SW是由CDREG20的相應(yīng)位控制開關(guān)的。C1表示穩(wěn)壓電容。RW表示CDREG20的讀/寫控制信號(hào)。
由此，根據(jù)控制信息從DAC21輸出的電壓Vbias也變成相對(duì)于溫度和電源電壓Vcc的變化穩(wěn)定的電壓。因?yàn)镈AC21的輸出是低阻抗的，所以電壓Vbias通過(guò)具有圖9所示的電路結(jié)構(gòu)的電壓跟隨放大器(VFAMP)47設(shè)置為VCO23和BIAS22的操作電源電壓Vfdd。VCO23以及BIAS22的操作電源電壓Vfdd相對(duì)于溫度和電源電壓Vcc的變化是穩(wěn)定的。簡(jiǎn)而言之，對(duì)VCO23的操作電源電壓進(jìn)行補(bǔ)償。
VCO23具有包括奇數(shù)個(gè)CMOS反相延遲級(jí)50的環(huán)形振蕩器部分51。CMOS反相延遲級(jí)50具有在CMOS反相器的操作電源側(cè)的p溝道型電流限制MOS晶體管M5和在電路接地電壓側(cè)的n溝道型電流限制MOS晶體管M6。為電流限制MOS晶體管M5的柵極提供偏置電壓VGP，為電流限制MOS晶體管M6的柵極提供偏置電壓VGN，從而控制CMOS反相延遲級(jí)50的電導(dǎo)率。當(dāng)待機(jī)信號(hào)STBY為高電平時(shí)，環(huán)形振蕩器部分51停止振蕩。當(dāng)待機(jī)信號(hào)STBY轉(zhuǎn)為低電平時(shí)，環(huán)形振蕩器部分51開始振蕩。每個(gè)CMOS反相延遲級(jí)50的過(guò)渡響應(yīng)時(shí)間間隔由偏置電壓VGP和VGN控制，從而控制VCO23的振蕩頻率。C2表示穩(wěn)壓電容。
偏置電路22形成偏置電壓VGP和VGN，并且補(bǔ)償由于溫度變化引起的偏置電壓的變化。即，偏置電路22構(gòu)成恒流電路，包括源極提供操作電源電壓Vfdd、柵極和漏極短接的p溝道型第一MOS晶體管M7，源極提供電路地電壓Vss、柵極和漏極短接的n溝道型第二MOS晶體管M8，以及一端連接到第一MOS晶體管M7的漏極、另一端連接到第二MOS晶體管M8的漏極的電阻元件Rf。偏置電路22輸出第一MOS晶體管M7的漏極電壓作為偏置電壓VGP，并且輸出第二MOS晶體管M8的漏極電壓作為偏置電壓VGN。如在圖10所示的每個(gè)MOS晶體管的Vgs-Ids特性的說(shuō)明，MOS晶體管具有Ids對(duì)于溫度恒定的區(qū)域。確定電阻Rf的值，從而使第一MOS晶體管M7和第二MOS晶體管M8工作在該區(qū)域。由此，使第一MOS晶體管M7和第二MOS晶體管M8滿足柵極到源極電壓條件，在該條件下，相對(duì)于溫度的變化，漏極到源極電流的變化最小。簡(jiǎn)而言之，即使溫度變化時(shí)，偏置電路2 2也能夠提供恒定電流。VCO23根據(jù)在電流限制MOS晶體管M5和M6接收的偏置電壓VGP和VGN是電導(dǎo)率受控的，即使在溫度以類似于偏置電路22的方式變化時(shí)VCO23也允許恒定電流流過(guò)。因此，能夠?yàn)閮?nèi)部時(shí)鐘信號(hào)VCLK的頻率實(shí)現(xiàn)溫度補(bǔ)償。
因?yàn)橛善秒娐?2進(jìn)行溫度補(bǔ)償?shù)臈l件滿足圖10所示特性的柵極到源極電壓，所以操作電源電壓Vfdd的顯著變化是不利的。關(guān)于這一點(diǎn)，圖8的結(jié)構(gòu)極大地限制了頻率可變的范圍。簡(jiǎn)而言之，該結(jié)構(gòu)限于頻率基本恒定的應(yīng)用。
在圖18中示出了具有圖8所示結(jié)構(gòu)的VCO的溫度依賴性的模擬結(jié)果。圖18示出了VCO電壓或控制電壓不同的幾個(gè)例子。所示的相對(duì)于溫度依賴性的振蕩頻率相對(duì)于相應(yīng)的控制電壓較緩和。圖8的結(jié)構(gòu)如上所述限于頻率基本恒定的應(yīng)用。圖18示出了四種類型電路的模擬結(jié)果。
在圖8的例子中，電平移動(dòng)裝置(SHFT)52將環(huán)形振蕩器部分51的振蕩輸出從Vfdd電平移動(dòng)到Vcc電平。分頻器(DIV)53將電平移動(dòng)的輸出1/2分頻，該信號(hào)隨后用作內(nèi)部時(shí)鐘信號(hào)VCLK。提供分頻器53是考慮到占空比補(bǔ)償。另外，當(dāng)定時(shí)嚴(yán)格時(shí)，可以使分頻比更大，而當(dāng)定時(shí)不嚴(yán)格時(shí)，則可以不采用分頻器53。順便提及，術(shù)語(yǔ)“分頻器53的分頻比更大”的意思是環(huán)形振蕩器部分51的振蕩頻率更高。
順便提及，在圖8中，RW1表示計(jì)數(shù)器31A的讀/寫控制信號(hào)，RW2表示計(jì)數(shù)器31B的讀/寫控制信號(hào)。開始信號(hào)START輸入到計(jì)數(shù)器31A和31B的清零端(清零)。當(dāng)開始信號(hào)START為低電平時(shí)，指令計(jì)數(shù)值清零，當(dāng)為高電平時(shí)，開始計(jì)數(shù)。
在圖11中示出了對(duì)應(yīng)于圖6的內(nèi)部振蕩電路模塊5的詳細(xì)電路的例子。加減計(jì)數(shù)器42可以由計(jì)數(shù)器初始化信號(hào)CINT清零，并且初始值可以由CPU2通過(guò)數(shù)據(jù)總線IDB預(yù)置。清零或預(yù)置的加減計(jì)數(shù)器42根據(jù)從CMPCTL40輸出的加時(shí)鐘UCcunt或減時(shí)鐘DCcunt增計(jì)數(shù)或減計(jì)數(shù)。CMPCTL40根據(jù)開始信號(hào)START執(zhí)行比較操作指令。表示比較操作一致的鎖定監(jiān)視信號(hào)LMNT用作頻率設(shè)置操作結(jié)束信號(hào)FNCK和非易失寄存器NVREG的寫脈沖。
在圖12中示出了可以代替圖11中所示的UDCUNT42的計(jì)數(shù)器(CUNT)42A。計(jì)數(shù)器42A的計(jì)數(shù)操作只進(jìn)行加計(jì)數(shù)。最初設(shè)置在計(jì)數(shù)器42A中的預(yù)置值需要小于預(yù)期值。計(jì)數(shù)時(shí)鐘Ccunt在每次CMPCTL40進(jìn)行比較/決定不一致時(shí)改變。從而計(jì)數(shù)器42A向上計(jì)數(shù)。
在圖13中示出了圖11的改進(jìn)。在圖13中所示的改進(jìn)與圖11的不同之處在于采用控制數(shù)據(jù)寄存器(CDREG)20A代替UDCUNT42。CDREG20A可以由CMPCTL40通過(guò)內(nèi)部總線IDB訪問(wèn)。CMPCTL40的訪問(wèn)指令由寄存器訪問(wèn)信號(hào)RACC給出。在本結(jié)構(gòu)中，CMPCTL40根據(jù)由采樣電路31進(jìn)行的時(shí)鐘計(jì)數(shù)值之間的比較結(jié)果的幅值在CDREG20A中重寫控制信息。當(dāng)時(shí)鐘計(jì)數(shù)值之間的差較大時(shí)，控制信息更新的數(shù)量的絕對(duì)值也較大。CMPCTL40甚至可以預(yù)置CDREG20A。
在圖14中示出了偏置電路的另一個(gè)例子。雖然圖8等的例子限于使用如圖10所示的相對(duì)于溫度的恒流區(qū)域中，但是圖14示出了沒(méi)有這種限制的例子。偏置電路22包括由偏置電壓Vbias控制電導(dǎo)率的三個(gè)并聯(lián)的n溝道型MOS晶體管M10。為每個(gè)MOS晶體管M10形成從Vfdd通過(guò)柵極和漏極短接的負(fù)載MOS晶體管M11到Vss的電流通路。電流通路的中間節(jié)點(diǎn)Nc設(shè)置為一個(gè)控制電壓VGP。柵極連接到中間節(jié)點(diǎn)Nc的p溝道型MOS晶體管M12以及柵極和漏極短接的負(fù)載MOS晶體管M13形成另一個(gè)電流通路。MOS晶體管M13的漏極設(shè)置為另一個(gè)控制電壓VGN。當(dāng)偏置電路22的輸入電壓Vbias的電平為高電平時(shí)，節(jié)點(diǎn)Nc的電平降低，從而MOS晶體管M12的電導(dǎo)率增加。由此，控制電壓VGP的電平降低，控制電壓VGN的電平上升。結(jié)果，圖8等中介紹的每個(gè)CMOS延遲級(jí)50的操作電流增加，以使振蕩頻率增加。當(dāng)偏置電路22的輸入電壓Vbias的電平變低時(shí)，節(jié)點(diǎn)Nc的電平增加，控制電壓VGP的電平上升，控制電壓VGN的電平降低。結(jié)果，圖8等中介紹的每個(gè)CMOS延遲級(jí)50的操作電流減小，以使振蕩頻率降低。在圖14所示的例子中，在溫度補(bǔ)償方面提供溫度補(bǔ)償電路55，并且為節(jié)點(diǎn)Nc提供溫度補(bǔ)償所需的電流。雖然沒(méi)有詳細(xì)示出，但是在例如由于VCO的VLT(邏輯閾值電壓)的變化引起頻率變化成為問(wèn)題的情況下，溫度補(bǔ)償電路55可以使用邏輯閾值電壓發(fā)生器和運(yùn)算放大器等構(gòu)成。順便提及，參考數(shù)字56表示分別控制MOS晶體管M10的柵極輸入的選擇器開關(guān)電路，并且能夠選擇從它們的端子SWON提供的輸入和從它們的端子in提供的輸入。當(dāng)選擇從端子SWON提供的輸入時(shí)，相應(yīng)的MOS晶體管M10的電導(dǎo)率保持為常數(shù)與Vbias無(wú)關(guān)。M14和M15分別是將控制電壓VGP固定為Vdff和將控制電壓VGN固定為Vss的MOS晶體管。
<<注意VLT的溫度依賴補(bǔ)償>>
在圖19中示出了通過(guò)注意VLT進(jìn)行溫度補(bǔ)償?shù)膬?nèi)部振蕩電路模塊5的電路例子。這里主要說(shuō)明BIAS5的另一個(gè)電路的例子。在本例子中，對(duì)于DAC21采用另一種電路結(jié)構(gòu)。開關(guān)電路SW0到SW63根據(jù)控制信息TRM0到TRM5的值分別選擇串聯(lián)電阻電路60的分壓抽頭。由此，在節(jié)點(diǎn)Ndac得到模擬電壓。參考數(shù)字61表示的電路是產(chǎn)生對(duì)應(yīng)于節(jié)點(diǎn)Ndac的模擬電壓的電流的電路，并且能夠根據(jù)信號(hào)SEL切換到其電流值。
偏置電路22包括三個(gè)運(yùn)算放大器62到64。運(yùn)算放大器62和64中的每一個(gè)具有圖20所示的電路結(jié)構(gòu)。運(yùn)算放大器63具有圖21所示的電路結(jié)構(gòu)。P溝道型MOS晶體管M20的電導(dǎo)率由運(yùn)算放大器62的輸出控制，并且串聯(lián)電阻電路60在電源電壓Vcc和電路的地電壓Vss之間形成電流通路。運(yùn)算放大器62具有反相輸入端N和非反相輸入端，由串聯(lián)電阻電路60設(shè)置的分壓反饋到反相輸入端N，箝位電路29的輸出電壓Cvdd加到非反相輸入端。由此，運(yùn)算放大器62根據(jù)等于對(duì)應(yīng)于和兩個(gè)電壓之間的差相應(yīng)的電壓的輸出電壓控制MOS晶體管M20的電導(dǎo)率。簡(jiǎn)而言之，對(duì)應(yīng)于DAC21的轉(zhuǎn)換基準(zhǔn)電壓的串聯(lián)電阻電路60的操作電壓設(shè)置為鉗位電壓Cvdd。運(yùn)算放大器63以在MOS晶體管M21的漏極形成的電壓等于節(jié)點(diǎn)Ndac的模擬轉(zhuǎn)換電壓Vbias的方式控制MOS晶體管M21的電導(dǎo)率。由此，流過(guò)MOS晶體管M21的電流由模擬轉(zhuǎn)換電壓Vbias和電路61中的電阻確定，并且對(duì)于固定的電源電壓Vcc具有恒流特性。而且，電流以預(yù)定的鏡像比例轉(zhuǎn)移到MOS晶體管M22。MOS晶體管M22與在Vcc和Vss之間串聯(lián)連接的n溝道型MOS晶體管M23和M24一起形成電流通路。MOS晶體管M22的漏極電壓加到VCO23上，作為一個(gè)控制電壓VGN。
偏置電路22具有邏輯閾值電壓模擬電路65。邏輯閾值電壓模擬電路65具有每個(gè)CMOS反相器的輸入和輸出短路的電路結(jié)構(gòu)，并且在短路輸入/輸出端Nio相對(duì)于操作電源電壓形成邏輯閾值電壓(VLT)。邏輯閾值電壓模擬電路65與串聯(lián)連接在Vcc和Vss之間的p溝道型MOS晶體管M26一起形成電流通路。運(yùn)算放大器64包括反相輸入端(N)和非反相輸入端(P)，邏輯閾值電壓模擬電路65的節(jié)點(diǎn)Nio反饋連接到反相輸入端(N)，箝位電路29的輸出電壓Cvdd加到非反相輸入端(P)。運(yùn)算放大器根據(jù)與節(jié)點(diǎn)Nio的電壓與輸出電壓Cvdd之間的電壓差相等的電壓負(fù)反饋控制MOS晶體管M26的電導(dǎo)率。在MOS晶體管M26的漏極形成由Cvdd和VLT確定的電壓。例如，在其漏極形成大約2×Cvdd的電壓。該電壓作為VCO23的操作電源電壓。
偏置電路22具有用于CMOS延遲級(jí)50的虛擬電路50da。這里，CMOS延遲級(jí)50包括放在中部的電流限制MOS晶體管M5和M6，以及放在外側(cè)的組成CMOS反相器的p溝道型MOS晶體管M28和n溝道型MOS晶體管M29。虛擬電路50da包括MOS晶體管M28da、M5da、M6da和M29da。MOS晶體管M29da的柵極施加MOS晶體管M26的漏極電壓，MOS晶體管M28da的柵極施加Vss，MOS晶體管M6da的柵極施加一個(gè)控制電壓VGN，從而在MOS晶體管M5da的公共柵極和漏極端之間的電壓設(shè)置為另一個(gè)控制電壓VGP，以使流過(guò)MOS晶體管M5da的電流鏡像反射到VCO23的每個(gè)CMOS延遲級(jí)50。
流過(guò)MOS晶體管M5da和M6da的電流為對(duì)應(yīng)于流過(guò)MOS晶體管M21的恒流的鏡像電流。由此，在接收控制電壓VGN和VGP的VCO23中的各個(gè)CMOS延遲級(jí)50中的電流限制MOS晶體管M5和M6的漏極電流也具有恒流特性。在下一級(jí)CMOS延遲級(jí)50中包括MOS晶體管M28和M29的CMOS反相器的柵極電容由恒流源驅(qū)動(dòng)充電/放電。其充電/放電時(shí)間常數(shù)成為延遲元件。恒定電流由用鉗位電壓Cvdd作為參考和電阻形成的D/A轉(zhuǎn)換的電壓Vbias產(chǎn)生。因?yàn)閂CO23的操作電源電壓也對(duì)應(yīng)于用Cvdd作為參考形成的電壓，所以可以實(shí)現(xiàn)過(guò)程變化的補(bǔ)償和電源變化的補(bǔ)償。另外，通過(guò)邏輯閾值電壓模擬電路65從MOS晶體管M26輸出邏輯閾值電壓模擬電路65的邏輯閾值電壓VLT等于Cvdd的電壓。因?yàn)榻o定該電壓作為VCO23的操作電源電壓，所以在每個(gè)CMOS延遲級(jí)50中包括MOS晶體管M28和M29的CMOS反相器的邏輯閾值電壓可以一直控制為常數(shù)。此外，即使在溫度變化時(shí)也可以補(bǔ)償環(huán)形振蕩器部分的振蕩頻率的變化。
當(dāng)CMOS反相器的邏輯閾值電壓隨著溫度的上升而上升時(shí)，例如，MOS晶體管M26的漏極電壓，即，VCO23的操作電源電壓降低，從而抑制CMOS反相器的邏輯閾值電壓的變化。術(shù)語(yǔ)“CMOS反相器的邏輯閾值電壓隨著溫度的上升而上升”的意思是p溝道型MOS晶體管的電流驅(qū)動(dòng)能力相對(duì)于n溝道型MOS晶體管有所改善。降低電源電壓并且控制邏輯閾值電壓常數(shù)導(dǎo)致在p溝道型MOS晶體管開始操作時(shí)以變窄的方向控制源極到柵極電壓VGS的事實(shí)，由此抑制電流驅(qū)動(dòng)能力的改善。
雖然CMOS延遲級(jí)50的輸出延遲由流過(guò)作為主要元件的每個(gè)電流限制MOS晶體管M5和M6的恒定電流對(duì)下一級(jí)柵極電容的充電/放電的時(shí)間產(chǎn)生，如上所述，在各個(gè)CMOS延遲級(jí)50的輸出開始反相之后，構(gòu)成CMOS反相器的MOS晶體管M28和M29的特性也被干預(yù)。例如，當(dāng)CMOS延遲級(jí)50的輸出開始從0V上升時(shí)，MOS晶體管M28從OFF狀態(tài)向ON狀態(tài)轉(zhuǎn)換，但是MOS晶體管M28的輸出電流特性在該轉(zhuǎn)換期間對(duì)輸出電壓的上升施加影響。此時(shí)MOS晶體管M29的輸出也同樣開始降低。由此，如上所述，通過(guò)控制CMOS反相器的邏輯閾值電壓為常數(shù)，MOS晶體管M28和M29對(duì)每個(gè)CMOS延遲級(jí)50的延遲特性的影響可以保持為恒定。由此，因?yàn)榭刂齐妷篤GN和VGP以及VCO23的操作電源電壓設(shè)置為與D/A轉(zhuǎn)換的電壓Vbias和邏輯閾值電壓VTL相關(guān)的電壓，如上所述實(shí)現(xiàn)過(guò)程變化的補(bǔ)償和電源變化的補(bǔ)償。另外，因?yàn)檫壿嬮撝惦妷耗M電路65以抵消由于CMOS電路的邏輯閾值電壓的變化引起的電流變化的方向?yàn)榄h(huán)形振蕩器部分提供電流，所以補(bǔ)償由于溫度變化引起的環(huán)形振蕩器部分的振蕩頻率的變化是可行的。
順便提及，在圖19中省略了分頻器的示圖。
在圖22中示出了關(guān)于采用圖19所示結(jié)構(gòu)的VCO的溫度依賴性的模擬結(jié)果。在這里所示的每個(gè)振蕩頻率下的溫度依賴性較平緩。
<<頻率設(shè)置過(guò)程>>
在圖23中示出了在制造微型計(jì)算機(jī)1的過(guò)程中采用的頻率設(shè)置過(guò)程。在圖中，微型計(jì)算機(jī)1假定為通用計(jì)算機(jī)。即，本微型計(jì)算機(jī)1希望為采用內(nèi)部振蕩電路模塊的微型計(jì)算機(jī)，其中可設(shè)置頻率不是限制性的，如圖19所示。
制造商進(jìn)行晶片處理(P1)和測(cè)試(P2)。隨后，在非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd中寫入用于根據(jù)每個(gè)用戶的規(guī)格確定默認(rèn)操作頻率的控制信息(P3)。順便提及，在測(cè)試時(shí)，使用外部時(shí)鐘信號(hào)而不使用內(nèi)部振蕩進(jìn)行測(cè)試(P2)?；蛘撸紫韧ㄟ^(guò)測(cè)試器實(shí)現(xiàn)內(nèi)部振蕩頻率的匹配，然后在內(nèi)部振蕩頻率改變時(shí)進(jìn)行測(cè)試。當(dāng)在微型計(jì)算機(jī)發(fā)貨之后由于測(cè)試等，用戶所用的頻率要相對(duì)于默認(rèn)設(shè)置頻率變化時(shí)，用新得到的控制信息改寫在預(yù)定區(qū)域6cd中的控制信息(P4)。隨后，系統(tǒng)可以以正常方式(用戶方式)在設(shè)置的內(nèi)部振蕩頻率下操作。
在圖24中示出了在制造微型計(jì)算機(jī)1的過(guò)程中采用的頻率設(shè)置過(guò)程的另一個(gè)例子。這里假設(shè)定制的LSI。即，如圖8所示，本微型計(jì)算機(jī)1可以采用內(nèi)部振蕩電路模塊的微型計(jì)算機(jī)，其中可設(shè)置頻率是限制性的。
制造商進(jìn)行晶片處理(P1)和測(cè)試(P2)。隨后，在非易失存儲(chǔ)器6的預(yù)定區(qū)域6cd中寫入用于確定來(lái)自用戶需求的任意操作頻率的控制信息(P3A)。在在微型計(jì)算機(jī)發(fā)貨之后，系統(tǒng)可以以正常方式(用戶方式)在設(shè)置的內(nèi)部振蕩頻率下操作。不需要考慮發(fā)貨之后頻率的變化。
<<時(shí)鐘信號(hào)頻率的動(dòng)態(tài)調(diào)整>>
在圖25中示出了配備有連續(xù)和動(dòng)態(tài)調(diào)整內(nèi)部振蕩時(shí)鐘頻率的內(nèi)部振蕩電路模塊的微型計(jì)算機(jī)1。在圖中所示的內(nèi)部振蕩電路模塊5具有周期性地產(chǎn)生不變的部分或者脈沖間隔，而不需要用于頻率設(shè)置目的的外部時(shí)鐘信號(hào)RCLK的間隔發(fā)生器(ITVG)71。內(nèi)部振蕩電路模塊5采用比較控制器(CMPCTL)70，為每個(gè)周期性產(chǎn)生的脈沖的固定間隔計(jì)數(shù)內(nèi)部時(shí)鐘信號(hào)VCLK，并且以計(jì)數(shù)值與預(yù)期值相符合的方向連續(xù)更新控制信息。這里，使用可以由CPU2預(yù)置的加減計(jì)數(shù)器(UDCUNT)42作為存儲(chǔ)控制信息的存儲(chǔ)電路。比較控制器70控制加減計(jì)數(shù)器(UDCUNT)42的加計(jì)數(shù)和減計(jì)數(shù)。
在圖26中示出了圖25的內(nèi)部振蕩電路模塊5的詳細(xì)電路的例子。間隔發(fā)生器(ITVG)71包括脈沖發(fā)生器(PLSG)72、從由脈沖發(fā)生器72產(chǎn)生的脈沖的預(yù)定相位點(diǎn)進(jìn)行充電操作或放電操作的CR時(shí)間常數(shù)電路(CRTC)73以及檢測(cè)由CR時(shí)間常數(shù)電路73得到的電壓達(dá)到規(guī)定電壓的檢測(cè)器(DTC)74。
脈沖發(fā)生器72包括低精度內(nèi)部振蕩器(LPOSC)76和計(jì)數(shù)從低精度內(nèi)部振蕩器76輸出的時(shí)鐘信號(hào)的環(huán)形計(jì)數(shù)器(RGCUNT)77。環(huán)形計(jì)數(shù)器77的最高位Dn輸出計(jì)數(shù)完成脈沖Fstr。計(jì)數(shù)完成脈沖Fstr保持低電平，直到計(jì)數(shù)完成，并且在每次計(jì)數(shù)完成時(shí)為高電平。
CR時(shí)間常數(shù)電路73具有電阻Rtc和電容Ctc的并聯(lián)電路，并且通過(guò)p溝道型MOS晶體管M31連接到箝位電壓Cvdd。對(duì)應(yīng)于計(jì)數(shù)完成脈沖Fstr為高電平，MOS開關(guān)M31處于開狀態(tài)，使電容Ctc充電。對(duì)應(yīng)于計(jì)數(shù)完成脈沖Fstr為低電平，MOS開關(guān)M31處于關(guān)斷狀態(tài)，使電容Ctc放電。時(shí)間常數(shù)電路73得到的充電/放電電壓顯示為Ntm。通過(guò)調(diào)整電阻Rtc的值確定限定充電/放電時(shí)間間隔的時(shí)間常數(shù)。對(duì)于電壓調(diào)整方法沒(méi)有特殊的限定，但是可以通過(guò)鋁母片或熔絲編程實(shí)現(xiàn)。順便提及，電阻Rtc的值設(shè)置為MOS開關(guān)M31的導(dǎo)通電阻可以忽略的大小。簡(jiǎn)而言之，前者具有大的電阻值，能夠忽略后者。
檢測(cè)器74將充電/放電電壓Ntm與通過(guò)電阻分壓基準(zhǔn)電壓Vref得到的決定電平Vint進(jìn)行比較。Cstp表示指示檢測(cè)器74的比較結(jié)果的信號(hào)。
CRTC73充電的電壓由箝位電壓Cvdd確定，并且相對(duì)于溫度的變化和電源電壓Vcc的變化保持穩(wěn)定。由電阻Rtc和電容Ctc確定的時(shí)間常數(shù)也不依賴于溫度的變化和電源電壓Vcc的變化之一。而且，決定電平Vint也不依賴于溫度的變化和電源電壓Vcc的變化。因此，如圖27所示，電壓Ntm從時(shí)間常數(shù)電路開始放電到達(dá)到?jīng)Q定電平Vint所需的時(shí)間Ts變?yōu)楹愣ǖ?。從?jì)數(shù)完成脈沖Fstr的下降沿到檢測(cè)器檢測(cè)一致的輸出(Cstp的下降沿)的時(shí)間變?yōu)楹愣ǖ拈g隔。例如，時(shí)間Ts設(shè)置為100ms的時(shí)間間隔。
CMPCTL70包括施加內(nèi)部時(shí)鐘信號(hào)VCLK的時(shí)鐘計(jì)數(shù)器80。時(shí)鐘計(jì)數(shù)器80用信號(hào)Fstr的下降時(shí)序清零。隨后，時(shí)鐘計(jì)數(shù)器80計(jì)數(shù)內(nèi)部時(shí)鐘信號(hào)VCLK，直到信號(hào)Cstp的下降沿。要求計(jì)數(shù)的周期設(shè)置為對(duì)時(shí)間Ts的周期為恒定。另外，周期設(shè)置為不依賴于溫度的變化和電源電壓Vcc的變化的恒定的周期或間隔。在時(shí)間間隔Ts期間計(jì)數(shù)的計(jì)數(shù)值通過(guò)比較器82與頻率設(shè)置寄存器81的預(yù)置值進(jìn)行比較。比較器82用作幅值比較器，并且用信號(hào)Fstr作為計(jì)數(shù)時(shí)鐘，根據(jù)比較結(jié)果的幅值使UNCUNT42加計(jì)數(shù)或減計(jì)數(shù)。對(duì)于信號(hào)Fstr的每個(gè)周期，控制信息增加+1或-1或者保持為之前的值。由此，可以用脈沖的恒定間隔Ts作為參考，在脈沖Fstr的每個(gè)周期以與目標(biāo)頻率相一致的方式動(dòng)態(tài)調(diào)節(jié)振蕩器23的振蕩頻率，并且不受溫度和電源電壓Vcc的變化的影響。
在圖28中示出了間隔發(fā)生器(ITVG)71的另一個(gè)例子。CR時(shí)間常數(shù)電路73具有電阻Rtc和電容Ctc的串聯(lián)電路。電阻Rtc連接到箝位電壓Cvdd，n溝道型MOS開關(guān)M32與電容Ctc并聯(lián)連接。對(duì)應(yīng)于計(jì)數(shù)完成脈沖Fstr為高電平，MOS開關(guān)M32處于導(dǎo)通狀態(tài)，使電容Ctc放電。對(duì)應(yīng)于計(jì)數(shù)完成脈沖Fstr為低電平，MOS開關(guān)M31處于關(guān)斷狀態(tài)，使電容Ctc充電。由時(shí)間常數(shù)電路73得到的充電/放電電壓顯示為Ntm。通過(guò)調(diào)整電阻Rtc的值確定限定充電/放電時(shí)間間隔的時(shí)間常數(shù)。本例子的其它結(jié)構(gòu)類似于圖26中所示的結(jié)構(gòu)。
CRTC73得到的充電電壓由箝位電壓Cvdd確定，并且相對(duì)于溫度的變化和電源電壓Vcc的變化保持穩(wěn)定。由電阻Rtc和電容Ctc確定的時(shí)間常數(shù)也不依賴于溫度和電源電壓Vcc的變化之一。而且，決定電平Vint也不依賴于溫度和電源電壓Vcc的變化之一。因此，如圖29所示，電壓Ntm從時(shí)間常數(shù)電路開始放電到達(dá)到?jīng)Q定電平Vint所需的時(shí)間Ts變?yōu)楹愣ǖ?。從?jì)數(shù)完成脈沖Fstr的下降沿到檢測(cè)器檢測(cè)一致的輸出(Cstp的下降沿)的時(shí)間間隔變?yōu)楹愣ǖ拈g隔。例如，時(shí)間Ts設(shè)置為100ms的時(shí)間間隔。由此，可以用脈沖的恒定間隔Ts作為參考，在脈沖Fstr的每個(gè)周期以與目標(biāo)頻率相一致的方式動(dòng)態(tài)調(diào)節(jié)振蕩器23的振蕩頻率，并且不受溫度和電源電壓Vcc的變化的影響。
將上述內(nèi)置的振蕩電路模塊應(yīng)用于半導(dǎo)體集成電路產(chǎn)生以下有利影響。因?yàn)榭梢援a(chǎn)生用戶任選的內(nèi)置時(shí)鐘信號(hào)，所以不需要外部提供元件，例如，晶體振蕩器、電容等，并且板的設(shè)計(jì)變得容易了。
通過(guò)內(nèi)部振蕩器可以得到相對(duì)于制造過(guò)程的變化、溫度的變化和電源的變化的穩(wěn)定的頻率。
因?yàn)轭l率采樣端可以與其它端復(fù)用，所以與使用晶體振蕩器的情況相比，可以減少的外部端子的數(shù)量為兩個(gè)。
因?yàn)榘雽?dǎo)體集成電路的振蕩頻率可以由用戶設(shè)置，所以可以為用戶的應(yīng)用系統(tǒng)設(shè)計(jì)的階段留有余地。另外，增強(qiáng)了既使在應(yīng)用系統(tǒng)設(shè)計(jì)方面的靈活性。
在微型計(jì)算機(jī)的設(shè)計(jì)階段不需要產(chǎn)生和建立頻率，可以進(jìn)行通用微型計(jì)算機(jī)設(shè)計(jì)。因此，能夠降低設(shè)計(jì)成本等。
因?yàn)闆](méi)有提供振蕩器的端子，所以可以增強(qiáng)EMS和EMI特性。因?yàn)闆](méi)有使用振蕩器，所以能夠降低功耗。
雖然以實(shí)施例為基礎(chǔ)詳細(xì)介紹了由本發(fā)明人作出的上述發(fā)明，但是本發(fā)明并不限于此。不用說(shuō)，可以在不脫離其要點(diǎn)的范圍內(nèi)作出各種變化。
例如，非易失存儲(chǔ)器可以是電熔絲。在圖26中所示的PLSG72可以由半導(dǎo)體集成電路的外部電路構(gòu)成。半導(dǎo)體集成電路并不限于微型計(jì)算機(jī)。半導(dǎo)體集成電路可以廣泛應(yīng)用于為了同步操作的目的需要時(shí)鐘信號(hào)的半導(dǎo)體集成電路，以具有CPU的系統(tǒng)片上型LSI等為代表。內(nèi)置的振蕩電路模塊可以產(chǎn)生具有不同頻率的多個(gè)內(nèi)部時(shí)鐘信號(hào)VCLK，并且可以產(chǎn)生具有不同頻率的多個(gè)內(nèi)部時(shí)鐘信號(hào)CLK?；鶞?zhǔn)電壓發(fā)生器可以是使用雙極型晶體管的能帶隙型基準(zhǔn)電壓發(fā)生器。以微型計(jì)算機(jī)為代表的數(shù)據(jù)處理LSI的內(nèi)置電路模塊并不限于圖1所示的，并且可以適當(dāng)?shù)馗淖儭?br> 下面簡(jiǎn)要介紹通過(guò)在本申請(qǐng)中公開的本發(fā)明的典型方案得到的有利影響半導(dǎo)體集成電路能夠進(jìn)行高精度的內(nèi)置振蕩。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括存儲(chǔ)電路；根據(jù)保存在所述存儲(chǔ)電路中的控制信息產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的振蕩器電路；以及產(chǎn)生控制信息以使所述內(nèi)部時(shí)鐘信號(hào)的頻率與外部產(chǎn)生的外部時(shí)鐘信號(hào)的頻率一致的邏輯電路，其中，所述內(nèi)部時(shí)鐘信號(hào)用于內(nèi)部電路的同步操作。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中所述邏輯電路根據(jù)預(yù)定的操作方式的指令產(chǎn)生控制信息。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路，其中所述邏輯電路與基于在所述存儲(chǔ)電路中初始給定的控制信息產(chǎn)生的時(shí)鐘信號(hào)同步進(jìn)行產(chǎn)生控制信息的操作。
4.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路，其中所述邏輯電路與所述外部時(shí)鐘信號(hào)同步進(jìn)行產(chǎn)生控制信息的操作。
5.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路，其中所述邏輯電路與由根據(jù)用于預(yù)定的操作方式的指令振蕩的另一個(gè)振蕩電路產(chǎn)生的時(shí)鐘信號(hào)同步進(jìn)行產(chǎn)生控制信息的操作。
6.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括存儲(chǔ)所述邏輯電路產(chǎn)生的控制信息的非易失存儲(chǔ)器件，其中響應(yīng)于加電復(fù)位，存儲(chǔ)在所述非易失存儲(chǔ)器件中的所述控制信息裝載到所述存儲(chǔ)電路中。
7.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括對(duì)響應(yīng)于所述內(nèi)部時(shí)鐘信號(hào)和所述外部時(shí)鐘信號(hào)的各個(gè)頻率的信息采樣的采樣電路，其中，所述邏輯電路使用由所述采樣電路采樣的所述信息，將所述內(nèi)部時(shí)鐘信號(hào)的頻率和所述外部時(shí)鐘信號(hào)的頻率進(jìn)行比較，從而產(chǎn)生使內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率一致的控制信息。
8.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括進(jìn)行所述內(nèi)部時(shí)鐘信號(hào)的頻率和所述外部時(shí)鐘信號(hào)的頻率之間的差值比較的比較器，其中，所述邏輯電路是利用所述比較器的比較結(jié)果，產(chǎn)生允許所述內(nèi)部時(shí)鐘信號(hào)的頻率與所述外部時(shí)鐘信號(hào)的頻率一致的控制信息。
9.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中所述邏輯電路是中央處理單元，所述存儲(chǔ)電路是可以由所述中央處理單元訪問(wèn)的寄存器。
10.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，所述存儲(chǔ)電路是計(jì)數(shù)器，并且其中，所述邏輯電路進(jìn)行所述內(nèi)部時(shí)鐘信號(hào)的頻率和所述外部時(shí)鐘信號(hào)的頻率之間的差值比較，并且使用比較結(jié)果使所述計(jì)數(shù)器加計(jì)數(shù)或減計(jì)數(shù)。
11.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，所述邏輯電路輸入所述內(nèi)部時(shí)鐘信號(hào)的頻率和來(lái)自外部的所述外部時(shí)鐘信號(hào)的頻率之間的比較結(jié)果，并且參考輸入的比較結(jié)果產(chǎn)生使所述內(nèi)部時(shí)鐘信號(hào)的頻率與所述外部時(shí)鐘信號(hào)的頻率一致的控制信息。
12.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括數(shù)字/模擬轉(zhuǎn)換器，相對(duì)于轉(zhuǎn)換基準(zhǔn)電壓模擬轉(zhuǎn)換存儲(chǔ)在所述存儲(chǔ)電路中的控制數(shù)據(jù)；以及偏置電路，形成基于從所述數(shù)字/模擬轉(zhuǎn)換器輸出的電壓確定的對(duì)應(yīng)于操作電源電壓的偏置電壓，其中，所述振蕩電路是使用基于所述數(shù)字/模擬轉(zhuǎn)換器的輸出電壓確定的電壓作為操作電源電壓的壓控振蕩器，并且其振蕩頻率由所述偏置電壓控制，并且其中，所述偏置電路包括具有MOS晶體管的恒流電路，每個(gè)MOS晶體管滿足柵極到源極電壓條件，在該條件下，相對(duì)于溫度的變化，漏極到源極電流的變化小，并且輸出MOS晶體管的漏極電壓作為控制電壓。
13.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路，其中，所述恒流電路包括其源極接收電源電壓、柵極和漏極短路的p溝道型第一MOS晶體管；其源極接收電路的地電壓、柵極和漏極短路的n溝道型第二MOS晶體管，以及其一端連接到所述第一MOS晶體管的所述漏極、另一端連接到所述第二MOS晶體管的所述漏極的電阻元件，并且其中，所述恒流電路分別輸出所述第一MOS晶體管的漏極電壓和所述第二MOS晶體管的漏極電壓作為控制電壓。
14.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路，其中通過(guò)電壓跟隨放大器提供所述數(shù)字/模擬轉(zhuǎn)換器的輸出電壓，作為所述壓控振蕩器和所述偏置電路的操作電源電壓。
15.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路，還包括產(chǎn)生已經(jīng)補(bǔ)償電源電壓和溫度變化引起的電壓變化的基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生器，其中，所述數(shù)字/模擬轉(zhuǎn)換器輸入基準(zhǔn)電壓作為轉(zhuǎn)換基準(zhǔn)電壓。
16.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括數(shù)字/模擬轉(zhuǎn)換器，相對(duì)于轉(zhuǎn)換基準(zhǔn)電壓模擬轉(zhuǎn)換存儲(chǔ)在所述存儲(chǔ)電路中的控制數(shù)據(jù)；以及偏置電路，基于從所述數(shù)字/模擬轉(zhuǎn)換器輸出的電壓形成偏置電壓，其中，所述振蕩電路是包括CMOS電路型環(huán)形振蕩器部分的壓控振蕩器，并且其振蕩頻率由相對(duì)于所述環(huán)形振蕩器部分的用于電流控制的所述偏置電壓控制，并且其中，所述偏置電路在抑制CMOS電路的邏輯預(yù)置電壓變化的方向?qū)λ稣袷庪娐肥┘硬僮麟娫措妷?，從而補(bǔ)償由于溫度變化引起的所述環(huán)形振蕩器部分的振蕩頻率的變化。
17.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路，其中，所述壓控振蕩器具有對(duì)應(yīng)于奇數(shù)級(jí)的CMOS反相延遲級(jí)，構(gòu)成所述環(huán)形振蕩器部分，并且其中，所述偏置電路具有模擬所述每個(gè)CMOS反相器級(jí)的邏輯閾值電壓的邏輯閾值電壓模擬電路部分，并且使用所述邏輯閾值電壓模擬電路的輸出改變所述振蕩電路的操作電源電壓。
18.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路，還包括產(chǎn)生已經(jīng)補(bǔ)償電源電壓和溫度變化引起的電壓變化的基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生器，其中所述數(shù)字/模擬轉(zhuǎn)換器輸入所述基準(zhǔn)電壓作為轉(zhuǎn)換基準(zhǔn)電壓。
19.一種半導(dǎo)體集成電路，包括存儲(chǔ)電路；根據(jù)保存在所述存儲(chǔ)電路中的控制信息產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的振蕩器電路；以及允許所述內(nèi)部時(shí)鐘信號(hào)的頻率與外部的一致的控制器，其中，所述內(nèi)部時(shí)鐘信號(hào)用于內(nèi)部電路的同步操作。
20.一種半導(dǎo)體集成電路，包括存儲(chǔ)電路；根據(jù)保存在所述存儲(chǔ)電路中的控制信息，產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的振蕩器電路；以及為周期性產(chǎn)生的脈沖的每個(gè)固定間隔計(jì)數(shù)所述內(nèi)部時(shí)鐘信號(hào)，并且以允許計(jì)數(shù)值與預(yù)期值相一致的方向更新所述控制信息的邏輯電路，其中，所述內(nèi)部時(shí)鐘信號(hào)用于內(nèi)部電路的同步操作。
21.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路，還包括周期性地產(chǎn)生脈沖的恒定間隔的間隔發(fā)生器，其中，所述間隔發(fā)生器包括脈沖發(fā)生器、從所述脈沖發(fā)生器產(chǎn)生的脈沖的預(yù)定相位點(diǎn)進(jìn)行充電操作或放電操作的CR時(shí)間常數(shù)電路，以及檢測(cè)由所述CR時(shí)間常數(shù)電路得到的電壓達(dá)到規(guī)定電壓的檢測(cè)器，并且其中，從所述預(yù)定相位點(diǎn)到所述檢測(cè)器檢測(cè)的定時(shí)的時(shí)間間隔定義為所述恒定間隔。
22.根據(jù)權(quán)利要求21的半導(dǎo)體集成電路，其中根據(jù)來(lái)自基準(zhǔn)電壓發(fā)生器產(chǎn)生的基準(zhǔn)電壓形成所述規(guī)定電壓，并且所述基準(zhǔn)電壓是補(bǔ)償電源電壓和溫度變化引起的電壓變化的電壓。
23.根據(jù)權(quán)利要求21的半導(dǎo)體集成電路，其中，所述存儲(chǔ)電路是加減計(jì)數(shù)器。
24.根據(jù)權(quán)利要求23的半導(dǎo)體集成電路，其中，所述加減計(jì)數(shù)器與所述脈沖發(fā)生器產(chǎn)生的脈沖同步進(jìn)行加計(jì)數(shù)或減計(jì)數(shù)。
25.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路，還包括數(shù)字/模擬轉(zhuǎn)換器，相對(duì)于轉(zhuǎn)換基準(zhǔn)電壓模擬轉(zhuǎn)換存儲(chǔ)在所述存儲(chǔ)電路中的控制數(shù)據(jù)；以及偏置電路，形成根據(jù)從所述數(shù)字/模擬轉(zhuǎn)換器輸出的電壓變化的偏置電壓，其中，所述振蕩電路是其振蕩頻率由所述偏置電壓控制的壓控振蕩器。
26.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路，還包括產(chǎn)生已經(jīng)補(bǔ)償電源電壓和溫度變化引起的電壓變化的基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生器，其中，所述數(shù)字/模擬轉(zhuǎn)換器輸入基準(zhǔn)電壓作為轉(zhuǎn)換基準(zhǔn)電壓。
27.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路，還包括非易失存儲(chǔ)器件，其中，所述非易失存儲(chǔ)器件根據(jù)加電復(fù)位，保存初始裝載到所述存儲(chǔ)電路中的控制信息，并且將所述預(yù)期值裝載到所述邏輯電路中。
28.根據(jù)權(quán)利要求27的半導(dǎo)體集成電路，其中，所述非易失存儲(chǔ)器件能夠電重新編程存儲(chǔ)器的信息。
29.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括對(duì)從所述振蕩電路輸出的所述時(shí)鐘信號(hào)分頻的可變分頻器。
全文摘要
一種半導(dǎo)體集成電路，包括存儲(chǔ)電路、根據(jù)保存在存儲(chǔ)電路中的控制信息產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的振蕩器電路、以及產(chǎn)生使內(nèi)部時(shí)鐘信號(hào)的頻率與外部時(shí)鐘信號(hào)的頻率一致的控制信息的邏輯電路。內(nèi)部時(shí)鐘信號(hào)用于內(nèi)部電路的同步操作。即使當(dāng)在振蕩電路的振蕩特性(振蕩頻率)中出現(xiàn)由于過(guò)程變化引起的誤差(不希望的變化)時(shí)，也能夠使內(nèi)部時(shí)鐘信號(hào)的頻率與對(duì)應(yīng)于目標(biāo)頻率的外部時(shí)鐘信號(hào)的頻率一致，而不需要連接外部晶體振蕩器和輸入外部時(shí)鐘信號(hào)。
文檔編號(hào)H03L7/08GK1584774SQ20041006974
公開日2005年2月23日 申請(qǐng)日期2004年7月14日 優(yōu)先權(quán)日2003年7月30日
發(fā)明者矢田直樹, 齊藤康幸, 芝塚康, 小池勝則, 奧津光彥 申請(qǐng)人:株式會(huì)社瑞薩科技, 日立工程株式會(huì)社