專利名稱：采用輸入控制零閾值阻塞晶體管的電平轉(zhuǎn)接器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平轉(zhuǎn)接器，特別涉及一種能利用具有極低核心電壓的技術(shù)進(jìn)行操作的電平轉(zhuǎn)接器。
背景技術(shù)：
當(dāng)連接具有不同電源電壓的電路時(shí)，一個(gè)電路的輸出信號(hào)的電平應(yīng)該被轉(zhuǎn)接到接收該輸出信號(hào)的另一電路的電平。一般情況下，電平轉(zhuǎn)接器完成了這項(xiàng)任務(wù)。正如在圖1A和1B中所看到的那樣，常規(guī)電平轉(zhuǎn)接器通常包括反相器和四個(gè)晶體管MN11、MN12、MP11和MP12。晶體管MP11和MP12是p溝道MOS(PMOS)晶體管，晶體管MN11和MN12是n溝道MOS(NMOS)晶體管?？梢砸杂镁w管的互連作為鎖存型電平轉(zhuǎn)接器(圖1A)或電流鏡型(mirror-type)電平轉(zhuǎn)接器(圖1B)為基礎(chǔ)來(lái)特性化電平轉(zhuǎn)接器。
由于晶體管MP12和MP12的交叉耦合結(jié)構(gòu)，在圖1A中的鎖存型電平轉(zhuǎn)接器中不存在靜態(tài)電流(即，當(dāng)電平轉(zhuǎn)接器的輸出處于穩(wěn)定狀態(tài)時(shí)，通過(guò)晶體管MP11或MP12的電流)。特別是，當(dāng)晶體管MN11導(dǎo)通和晶體管MN12截止時(shí)，晶體管MP12的柵極被下拉，晶體管MP12導(dǎo)通，這將晶體管MP11的柵極拉高和使晶體管MP11截止。當(dāng)晶體管MN11截止和晶體管MN12導(dǎo)通時(shí)，晶體管MP11的柵極被下拉和晶體管MP11導(dǎo)通，這將晶體管MP12的柵極拉高并使晶體管MP12截止。因此，通過(guò)晶體管MP11和MN11或MP12和MN12不形成電流通路。
但是，鎖存型電平轉(zhuǎn)接器的性能受到電壓vdd2的影響很大，這是因?yàn)镻MOS晶體管MP11和MP12的柵極到源極電壓是電壓vdd2，而NMOS晶體管MN11和MN12的柵極到源極的電壓是vdd1。因此，鎖存型電平轉(zhuǎn)接器可以適當(dāng)?shù)貓?zhí)行工作的vdd2電壓的范圍可能很窄。
反射鏡型電平轉(zhuǎn)接器示于圖1B中。如圖1B所示，PMOS晶體管MP11和MP12的柵極耦合在一起并耦合到晶體管MP11的漏極。由于性能是由晶體管MP11和MN11的電流確定的，即使輸出電壓vdd2改變，通常該電平轉(zhuǎn)接器中也不存在嚴(yán)重的性能變化。因此，對(duì)于各種輸出電壓電路，可以使用反射鏡型電平轉(zhuǎn)接器。然而，當(dāng)MN11導(dǎo)通時(shí)，晶體管MP11和MP12的柵極被拉低，晶體管MP11和MP12導(dǎo)通。因此，穿過(guò)晶體管MP11和MN11形成靜態(tài)電流通路。
提供電平轉(zhuǎn)接電路的另一難度在于在例如極深亞微米CMOS技術(shù)中使用的核心電源電壓(vdd1)減小了，同時(shí)I/O部分電源電壓(vdd2)保持在高電平。由于減小了核心電源電壓vdd1，因此驅(qū)動(dòng)NMOS晶體管NM11和NM12的柵極-源極電壓也減小了。因此，驅(qū)動(dòng)能力可能減小到該電平轉(zhuǎn)接器不能提供可靠操作的程度。
例如，隨著核心電壓(vdd1)減小以及vdd1和NMOS晶體管的閾值電壓Vthn的差下降到接近于零，該電平轉(zhuǎn)接器不能提供可靠操作。特別是，由下列等式提供晶體管MN12的電流(IMN12)IMN12=μNCOX2(WL)MN12(vdd1-Vthn)2]]>其中W和L是柵極寬度和長(zhǎng)度，COX是氧化物電容，μN(yùn)是表面電子遷移率。從上面的等式看出，隨著vdd1和閾值電壓Vthn之間的差接近于零，通過(guò)該晶體管的電流也接近于零。為了克服這個(gè)限制，可以通過(guò)減小閾值電壓Vthn來(lái)增加vdd1和閾值電壓Vthn之間的差。然而，為了減小閾值電壓，晶體管通常采用薄氧化物和淺注入物。這種薄氧化物晶體管當(dāng)與更高電壓vdd2一起工作時(shí)對(duì)電壓作用(stress)更敏感。
圖2示出了如日本專利申請(qǐng)No.JP7086913中介紹的電平轉(zhuǎn)接器的電路。如圖2所示，除了常規(guī)電流鏡電平轉(zhuǎn)接器電路之外，還提供由反相器INV1和INV2以及晶體管MP13提供的延遲元件。晶體管MP13設(shè)置成與晶體管MP11和MN11串聯(lián)連接并由延遲元件的輸出控制。來(lái)自Y的反饋信號(hào)用于控制晶體管MP13，從而當(dāng)A為高時(shí)阻擋靜態(tài)電流。
圖3是如在美國(guó)專利US 6,556,061中所述的電平轉(zhuǎn)接器電路的示意圖。如圖3所示，零閾值晶體管MN31和MN32已經(jīng)安裝在常規(guī)鎖存型電平轉(zhuǎn)接器中。晶體管MN31和MN32的柵極被限制到vdd1(低電壓源)。晶體管MN11和MN12是具有低閾值電壓的薄氧化物晶體管。由于MN31和MN32的柵極電壓是vdd1，并且MN31和MN32的閾值電壓是零，因此MN11和MN12的最大漏極電壓是vdd1，即Vg-Vthn＝Vdd1-0。因此，MN11和MN12可以使用低閾值電壓晶體管。

發(fā)明內(nèi)容
本發(fā)明的一些實(shí)施例提供一種電平轉(zhuǎn)接器，用于將輸入信號(hào)從具有第一電源電壓的第一功率域轉(zhuǎn)接到具有第二電源電壓的第二功率域。該電平轉(zhuǎn)接器包括在第二功率域中提供輸出信號(hào)的電流鏡電路。電流鏡電路包括耦合到第二電源電壓的第一和第二p型晶體管、耦合到第一和第二p型晶體管的相應(yīng)一個(gè)上的第一和第二零閾值n型晶體管、以及通過(guò)第一和第二零閾值晶體管的相應(yīng)一個(gè)耦合到第一和第二p型晶體管的相應(yīng)一個(gè)上的第一和第二n型晶體管。第一和第二n型晶體管具有基于第一電源電壓的閾值電壓。采用第一電源電壓的開關(guān)控制電路響應(yīng)輸入信號(hào)而控制第一零閾值晶體管，從而減少通過(guò)第一n型晶體管的靜態(tài)電流。
在本發(fā)明的其它實(shí)施例中，開關(guān)控制電路包括延遲電路，它構(gòu)成用于延遲輸入信號(hào)，以便提供被延遲的輸入信號(hào)，從而控制第一零閾值晶體管。該電平轉(zhuǎn)接器還可包括采用第一電源電壓的第一反相器，該第一反相器構(gòu)成用于接收輸入信號(hào)并將反相的輸入信號(hào)提供給第一n型晶體管；采用第一電源電壓的第二反相器，該第二反相器構(gòu)成用于接收被反相的輸入信號(hào)并將緩沖的輸入信號(hào)提供給第二n型晶體管；和采用第二電源電壓并提供輸出信號(hào)的第三反相器。該延遲電路可包括采用第一電源電壓的至少兩個(gè)串聯(lián)的反相器。
在本發(fā)明的另外的實(shí)施例中，延遲電路包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和提供第二反相輸入信號(hào)的第四反相器以及采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和第二反相輸入信號(hào)并將輸入信號(hào)和第二反相輸入信號(hào)的邏輯NOR提供給第一零閾值晶體管的NOR門。
在本發(fā)明的另一些實(shí)施例中，第三p型晶體管具有耦合到第三反相器的輸出的柵極并將第二電源電壓耦合到第三反相器的輸入端。
在本發(fā)明的又一些實(shí)施例中，第四p型晶體管具有耦合到第三反相器的輸入端的柵極并將第二電源電壓耦合到第一和第二p型晶體管的柵極。
在本發(fā)明的其它實(shí)施例中，第二零閾值晶體管的柵極耦合到第二反相器的輸出端。作為選擇，第二零閾值晶體管的柵極可耦合到第一電源電壓。
在本發(fā)明的附加實(shí)施例中，延遲電路具有與輸入信號(hào)中的過(guò)渡和輸出信號(hào)中的相應(yīng)過(guò)渡之間的延遲相對(duì)應(yīng)的延遲。延遲電路還可具有與第一反相器的輸出中的過(guò)渡和輸出信號(hào)中的相應(yīng)過(guò)渡之間的延遲相對(duì)應(yīng)的延遲。
在本發(fā)明的再一些實(shí)施例中，第一和第二n型晶體管的源極和漏極之間的電壓被限制到第一電源電壓減去相應(yīng)第一和第二零閾值晶體管的閾值電壓。
在本發(fā)明的附加實(shí)施例中，用于使輸入信號(hào)從具有第一電源電壓的第一功率域轉(zhuǎn)接到具有第二電源電壓的第二功率域的電平轉(zhuǎn)接器包括耦合到第二電源電壓的第一和第二交叉耦合p型晶體管、串聯(lián)耦合到第一p型晶體管并響應(yīng)反相輸入信號(hào)的第一和第二零閾值n型晶體管、以及串聯(lián)耦合到第二p型晶體管和響應(yīng)緩沖輸入信號(hào)的第三和第四零閾值n型晶體管。第一和第二交叉耦合p型晶體管和第一、第二、第三和第四零閾值晶體管的柵極氧化物可以是基本相同的。該電平轉(zhuǎn)接器還可包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)并將反相輸入信號(hào)提供給第一和第二零閾值晶體管的第一反相器、采用第一電源電壓并構(gòu)成用于接收反相輸入信號(hào)和將緩沖輸入信號(hào)提供給第三和第四零閾值晶體管的第二反相器、以及采用第二電源電壓并構(gòu)成用于提供輸出信號(hào)的第三反相器。
在本發(fā)明的另一些實(shí)施例中，用于使輸入信號(hào)從具有第一電源電壓的第一功率域轉(zhuǎn)接到具有第二電源電壓的第二功率域的電平轉(zhuǎn)接器包括耦合到第二電源電壓并具有相連接?xùn)艠O的第一和第二p型晶體管、串聯(lián)耦合到第一p型晶體管并響應(yīng)反相輸入信號(hào)的第一和第二零閾值n型晶體管以及串聯(lián)耦合到第二p型晶體管并響應(yīng)緩沖輸入信號(hào)的第三和第四零閾值n型晶體管。采用第一電源電壓的開關(guān)控制電路響應(yīng)輸入信號(hào)而控制第一零閾值晶體管。
在本發(fā)明的另一些實(shí)施例中，第一和第二交叉偶合p型晶體管和第一、第二、第三和第四零閾值晶體管的柵極氧化物基本相同。該電平轉(zhuǎn)接器還可包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)并將反相輸入信號(hào)提供給第一和第二零閾值晶體管的第一反相器、采用第一電源電壓并構(gòu)成用于接收反相輸入信號(hào)和將緩沖輸入信號(hào)提供給第三和第四零閾值晶體管的第二反相器、以及采用第二電源電壓并提供輸出信號(hào)的第三反相器。
在本發(fā)明的其它實(shí)施例中，開關(guān)控制電路包括采用第一電源電壓的至少兩個(gè)串聯(lián)反相器。該開關(guān)控制電路還可包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和提供第二反相輸入信號(hào)的第四反相器以及NOR門，該NOR門采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和第二反相輸入信號(hào)，并向第一零閾值晶體管提供輸入信號(hào)和第二反相輸入信號(hào)的邏輯NOR。
在本發(fā)明的另一實(shí)施例中，第三p型晶體管具有耦合到第三反相器的輸出端的柵極并將第二電源電壓耦合到第三反相器的輸入端。
在本發(fā)明的又一實(shí)施例中，第四p型晶體管具有耦合到第三反相器的輸入端的柵極并將第二電源電壓耦合到第一和第二p型晶體管的柵極。
在本發(fā)明的再一實(shí)施例中，開關(guān)控制電路包括延遲電路，該延遲電路具有與輸入信號(hào)中的過(guò)渡和輸出信號(hào)中的相應(yīng)過(guò)渡之間的延遲相對(duì)應(yīng)的延遲。


圖1A和1B是表示常規(guī)電平轉(zhuǎn)接器電路的示意圖；圖2是表示常規(guī)電平轉(zhuǎn)接器電路的示意圖；圖3是表示常規(guī)電平轉(zhuǎn)接器電路的示意圖；圖4是表示根據(jù)本發(fā)明的一些實(shí)施例的電平轉(zhuǎn)接器電路的示意圖；圖5是表示根據(jù)本發(fā)明的其他實(shí)施例的電平轉(zhuǎn)接器電路的示意圖；圖6是圖5的電平轉(zhuǎn)接器電路的時(shí)序圖；圖7是表示根據(jù)本發(fā)明的另一些實(shí)施例的電平轉(zhuǎn)接器電路的示意圖；圖8是圖7的電平轉(zhuǎn)接器電路的時(shí)序圖；和圖9-12是表示根據(jù)本發(fā)明的附加實(shí)施例的電平轉(zhuǎn)接器電路的示意圖。
具體實(shí)施例方式
下面將參照附圖更全面地介紹本發(fā)明，其中附圖中示出了本發(fā)明的實(shí)施例。但是，本發(fā)明可以以各種不同的形式體現(xiàn)并且應(yīng)該不限于這里所述的實(shí)施例。此外，提供這些實(shí)施例是為了使本公開更全面和完整，并且向本領(lǐng)域技術(shù)人員全面地表示本發(fā)明的范圍。相同的參考標(biāo)記表示相同的元件。這里使用的術(shù)語(yǔ)“和/或”包括一個(gè)或多個(gè)相關(guān)所列項(xiàng)目的任何和所有組合。
應(yīng)該理解，盡管這里可以使用術(shù)語(yǔ)第一和第二表述各種元件、部件、區(qū)域、層、和/或部分，但是這些元件、部件、區(qū)域、層、和/或部分不應(yīng)該限于這些術(shù)語(yǔ)。這些術(shù)語(yǔ)只用于將一個(gè)元件、部件、區(qū)域、層、和/或部分區(qū)別于其它元件、部件、區(qū)域、層、和/或部分。因此，例如，在不脫離本發(fā)明的教導(dǎo)的情況下，下述的第一元件、部件、區(qū)域、層、和/或部分也能被稱為第二元件、部件、區(qū)域、層、和/或部分。
圖4是表示根據(jù)本發(fā)明的一些實(shí)施例的電平轉(zhuǎn)接器電路的示意圖，該電平轉(zhuǎn)接器電路用于將輸入信號(hào)A從具有第一電源電壓vdd1的第一功率域轉(zhuǎn)接到具有第二電源電壓vdd2的第二功率域。在本發(fā)明的一些實(shí)施例中，vdd1是集成電路的極深亞微米核心部分的電壓，vdd2是集成電路的接口部分的電壓。例如，vdd1可以大約為1.2伏或以下。例如，對(duì)于0.13微米技術(shù)，核心電壓可以為1.2V。對(duì)于90nm技術(shù)，核心電壓可以大約為1伏。在本發(fā)明的某些實(shí)施例中，第二電源電壓vdd2大于第一電源電壓vdd1。例如，第二電源電壓vdd2可以大約為2.5伏。在本發(fā)明的某些實(shí)施例中，第二電源電壓vdd2為3.3伏。
如圖4所示，反射鏡型電平轉(zhuǎn)接器包括具有公共連接的柵極的第一和第二p型晶體管MP110和MP120。P型晶體管MP110和MP120的源極耦合到較高的電源電壓vdd2。p型晶體管MP110和MP120通過(guò)兩個(gè)零閾值晶體管MN310和MN320耦合到兩個(gè)n型晶體管MN110和MN120。第二零閾值晶體管MN320的柵極耦合到vdd1。第二p型晶體管MP120的漏極耦合到輸出反相器INV30，該INV30使用第二電源電壓vdd2工作并提供電平轉(zhuǎn)接輸出Y。在本發(fā)明的一些實(shí)施例中，p型晶體管MP110和MP120可具有以第二電源電壓vdd2例如3.3伏為基礎(chǔ)的氧化物厚度，其中閾值電壓為大約0.4伏到大約0.8伏。
零閾值晶體管MN310和MN320可具有與p型晶體管相同的氧化物厚度，但是可具有接近零的閾值電壓。此外，當(dāng)零閾值晶體管MN310和MN320在接近于零伏導(dǎo)通時(shí)，它們保持高阻抗。隨著柵極電壓增加，零閾值晶體管MN310和MN320的電阻率減小。這樣，在零伏時(shí)，零閾值晶體管MN310和MN320不能完全被阻擋，而是允許幾百納安電流流過(guò)。在本發(fā)明的一些實(shí)施例中，零閾值晶體管MN310和MN320的尺寸使得穿過(guò)n型晶體管MN110的電壓大約為vdd1。零閾值晶體管MN310的特殊尺寸可以在開關(guān)速度和靜態(tài)電流之間進(jìn)行折衷。這樣，較大的晶體管可能開關(guān)速度較快，但是具有較大的靜態(tài)電流?？梢曰诶缫噪娐返念A(yù)期使用來(lái)進(jìn)行特殊電路的折衷。
輸入A通過(guò)第一輸入反相器INV10提供給第一n型晶體管MN110的柵極和通過(guò)第一輸入反相器INV10和第二輸入反相器INV20提供給第二n型晶體管MN120的柵極。輸入反相器INV10和INV20采用第一電源電壓vdd1。n型晶體管MN110和MN120具有利用第一電源電壓vdd1進(jìn)行工作的低閾值電壓并且可以是薄氧化物晶體管。在本發(fā)明的特殊實(shí)施例中，n型晶體管MN110和MN120具有與第一功率域中的晶體管相同的氧化物厚度，例如，在使用vdd1電源電壓工作的集成電路的核心部分中產(chǎn)生輸入信號(hào)A的晶體管。
進(jìn)一步如圖4所示，開關(guān)控制電路50將輸入A耦合到第一零閾值晶體管MN310的柵極。第二零閾值晶體管MN320的柵極耦合到vdd1。在一些實(shí)施例中，開關(guān)控制電路50將輸入A至少延遲從輸入A到輸出Y的延遲時(shí)間。例如，在圖4中所示的電路中，開關(guān)控制電路將輸入A延遲大約三個(gè)反相器延遲時(shí)間，因?yàn)楫?dāng)輸入轉(zhuǎn)換到高值時(shí)從輸入A到輸出Y存在三個(gè)反相器延遲。開關(guān)控制電路50處于第一功率域中，因此第一零閾值晶體管MN310的柵極電壓在0和vdd1之間轉(zhuǎn)換。這樣，在工作時(shí)，由n型晶體管MN110感測(cè)到的電壓電平是vdd1-Vth，MN310的最大值，其中Vth，MN310是MN310的閾值電壓，它近似為零。同樣，第二零閾值晶體管MN320的柵極電壓是vdd1，因此，由n型晶體管MN120感測(cè)到的電壓電平是vdd1-Vth，MN320的最大值，其中Vth，MN320是MN320的閾值電壓，它近似為零。因此，n型晶體管MN110和MN120可以是薄柵極氧化物晶體管，它們可允許適用于例如極深亞微米技術(shù)的低閾值電壓。
圖5是根據(jù)本發(fā)明另一些實(shí)施例的電平轉(zhuǎn)接器電路的示意圖。在圖5的電平轉(zhuǎn)接器中，圖4的開關(guān)控制電路50由串聯(lián)反相器INV110和INV120提供。圖5的電路的其余元件可以參見(jiàn)上面關(guān)于圖4的描述。反相器INV110和INV120的尺寸使得它們提供對(duì)應(yīng)從A到Y(jié)的延遲時(shí)間的延遲并利用第一電源電壓vdd1。串聯(lián)反相器INV110和INV120中的晶體管可利用集成電路的核心中的晶體管的柵極氧化物厚度。
圖6是圖5的電路中的節(jié)點(diǎn)a、b、c、d、e和f的電壓的時(shí)序圖。如圖5所示，節(jié)點(diǎn)a和b跟蹤輸入A并在0和vdd1之間轉(zhuǎn)換。這樣，當(dāng)輸入A從高值轉(zhuǎn)換到低值，并且晶體管MN110的柵極(節(jié)點(diǎn)a)從低值(0V)轉(zhuǎn)換到高值(vdd1)，晶體管MN120的柵極(節(jié)點(diǎn)b)從高值(vdd1)轉(zhuǎn)換到低值(0V)。這樣，晶體管MN110導(dǎo)通，晶體管MN120截止。由于晶體管MN110和MN120都是具有基于vdd1的閾值電壓的薄氧化物晶體管，因此晶體管MN110和MN120可以可靠地在導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)之間轉(zhuǎn)換。
當(dāng)晶體管MN110導(dǎo)通時(shí)，由于晶體管MN310的柵極(節(jié)點(diǎn)f)為高(即vdd1)，晶體管MN310處于低阻抗?fàn)顟B(tài)，并且節(jié)點(diǎn)c被拉低，使晶體管MN110和MP120導(dǎo)通，并且節(jié)點(diǎn)d被拉高(即到vdd2)，反相器INV30的輸出Y轉(zhuǎn)換為低。在串聯(lián)反相器INV110和INV120的延遲之后，晶體管MN310的柵極(節(jié)點(diǎn)f)變?yōu)榈?，晶體管MN310變?yōu)楦咦杩範(fàn)顟B(tài)，這減少了流過(guò)晶體管MP110的電流，并且由于節(jié)點(diǎn)e的電壓為Vg，MN310-Vth，MN310，因此節(jié)點(diǎn)e趨向零伏。因此節(jié)點(diǎn)c變?yōu)楦?，?jié)點(diǎn)d保持高，因?yàn)榫w管MP120和MN120都截止。
當(dāng)輸入A從低值轉(zhuǎn)換到高值時(shí)，晶體管MN110的柵極(節(jié)點(diǎn)a)從高值(vdd1)變?yōu)榈椭?0V)，并且晶體管MN120的柵極(節(jié)點(diǎn)b)從低值(0V)變?yōu)楦咧?vdd1)。因此，晶體管MN110截止，晶體管MN120導(dǎo)通。當(dāng)晶體管MN120導(dǎo)通時(shí)，由于晶體管MP120截止和晶體管MN320處于低阻抗?fàn)顟B(tài)，因此節(jié)點(diǎn)d被拉低，使輸出Y變?yōu)楦摺?br> 這樣，如圖6所示，零閾值晶體管MN310的柵極是輸入信號(hào)A的延遲形式，因此在已經(jīng)經(jīng)過(guò)足夠的時(shí)間從而將輸出Y從高狀態(tài)轉(zhuǎn)變?yōu)榈蜖顟B(tài)之后，通過(guò)將零閾值晶體管MN310從低阻抗?fàn)顟B(tài)轉(zhuǎn)變?yōu)楦咦杩範(fàn)顟B(tài)而減少了通過(guò)晶體管MP110和MN110的靜態(tài)電流。
圖7是根據(jù)本發(fā)明另一些實(shí)施例的電平轉(zhuǎn)接器電路的示意圖。在圖7的電平轉(zhuǎn)接器中，圖4的開關(guān)控制電路50由反相器INV140和NOR門NOR10提供。圖7的電路的其余元件與上面參照?qǐng)D4和5所述相同。反相器INV140和/或NOR門NOR10的尺寸使得它們提供對(duì)應(yīng)從A到Y(jié)的延遲時(shí)間的延遲并利用第一電源電壓vdd1。在本發(fā)明的一些實(shí)施例中，反相器INV140和/或NOR門NOR10的延遲至少是從A到Y(jié)的延遲。反相器INV140和NOR門NOR10中的晶體管可采用集成電路的核心中的晶體管的柵極氧化物厚度。
在圖5的電路中，當(dāng)輸入信號(hào)A為高時(shí)，節(jié)點(diǎn)f為高，并且節(jié)點(diǎn)a為低，只有晶體管MN110阻擋通過(guò)晶體管MP110的電流。這樣，如果通過(guò)晶體管MN110的漏電流很大，則可能產(chǎn)生靜態(tài)電流。然而，采用圖7的電路，晶體管MN110和晶體管MN310可阻擋通過(guò)晶體管MP110的電流。這樣，可以減少和/或消除任何靜態(tài)電流。
圖8是在圖7的電路中的節(jié)點(diǎn)a、b、c、d、e和f處的電壓的時(shí)序圖。如圖7所示，當(dāng)輸入A處于高值時(shí)，到NOR門NOR10的輸入為輸入A的高值和反相器INV140的低值。這樣，NOR門NOR10的輸出為低，因此，節(jié)點(diǎn)f為低，和晶體管MN310處于高阻抗?fàn)顟B(tài)。當(dāng)輸入A從高值變?yōu)榈椭禃r(shí)，到NOR門NOR10的輸入從高值和低值變?yōu)閮蓚€(gè)低值，并且節(jié)點(diǎn)f變?yōu)楦?，因此使晶體管MN310轉(zhuǎn)變?yōu)榈妥杩範(fàn)顟B(tài)。反相器INV140的延遲之后，到NOR門NOR10的輸入變?yōu)楦?，NOR門NOR10的輸出變?yōu)榈停虼斯?jié)點(diǎn)f為低，晶體管MN310轉(zhuǎn)變?yōu)楦咦杩範(fàn)顟B(tài)。當(dāng)輸入信號(hào)A從低值轉(zhuǎn)變?yōu)楦咧禃r(shí)，到NOR門NOR10的輸入處于高值，因此NOR門NOR10的輸出與節(jié)點(diǎn)f一樣保持低值。因此，晶體管MN310和晶體管MN110都阻擋通過(guò)晶體管MP110的電流。
在節(jié)點(diǎn)f反射的電壓的脈寬可以由通過(guò)反相器INV140的延遲來(lái)建立。相應(yīng)地，在本發(fā)明的有些實(shí)施例中，通過(guò)反相器INV140的延遲可設(shè)置為至少?gòu)妮斎階到輸出Y的延遲。因此，在節(jié)點(diǎn)f的脈寬將足以提供將在過(guò)渡到晶體管MN310之前的電路輸出狀態(tài)轉(zhuǎn)換到高阻抗?fàn)顟B(tài)。
圖9是根據(jù)本發(fā)明的另一些實(shí)施例的電平轉(zhuǎn)接器電路的示意圖。在圖9的電平轉(zhuǎn)接器中，增加了p型晶體管MP41和p型晶體管MP42。提供p型晶體管MP41，當(dāng)反相器INV30的輸出為低時(shí)，將到反相器INV30的輸入拉到vdd2。當(dāng)反相器INV30的輸出為低時(shí)，MN120和MP120截止，從而到反相器INV30的輸入處于浮置狀態(tài)。在這種情況下，如果MN120的漏電流大于MP120的漏電流，則到反相器INV30的輸入的電壓可以下降。到反相器INV30的輸入中的電壓降可以導(dǎo)致通過(guò)INV30的靜態(tài)電流增加，此外，可以將輸出從低狀態(tài)轉(zhuǎn)換為高狀態(tài)。提供p型晶體管MP42，當(dāng)MN120導(dǎo)通時(shí)，上拉MP110和MP120的柵極到vdd2。當(dāng)MN120處于導(dǎo)通狀態(tài)時(shí)，MP110和MP120的柵極處于浮置狀態(tài)，因此可能存在經(jīng)過(guò)MP120的漏電流。當(dāng)MN120導(dǎo)通時(shí)，晶體管MP42將MP110和MP120的柵極上拉到vdd2，因此可以減少和/或消除經(jīng)過(guò)MP42的漏電流。
圖10是根據(jù)本發(fā)明另一些實(shí)施例的電平轉(zhuǎn)接器電路的示意圖。在圖10的電平轉(zhuǎn)接器中，反相器INV20的輸出也耦合到第二零閾值晶體管MN320的柵極。因此，當(dāng)晶體管MN120截止時(shí)，第二零閾值晶體管MN320處于高阻抗?fàn)顟B(tài)，并當(dāng)晶體管MN120導(dǎo)通時(shí)，第二零閾值晶體管MN320處于低阻抗?fàn)顟B(tài)。因此，晶體管MN120和晶體管MN320都可以阻擋通過(guò)晶體管MP120的電流。這樣，可以減少和/或消除例如由經(jīng)過(guò)晶體管MN120的大漏電流產(chǎn)生的任何靜態(tài)電流。
本發(fā)明的另一些實(shí)施例示于圖11和圖12中，其中采用厚氧化物串聯(lián)零閾值晶體管來(lái)減小漏電流和利用第一電源電壓vdd1的較低電壓在高阻抗?fàn)顟B(tài)和低阻抗?fàn)顟B(tài)之間轉(zhuǎn)換。圖11示出了采用串聯(lián)零閾值晶體管MN310、MN210和MN320、MN220的鎖存型電平轉(zhuǎn)接器。圖12示出了采用串聯(lián)零閾值晶體管MN310、MN210和MN320、MN220的反射鏡型電平轉(zhuǎn)接器。
回到圖11，用于將輸入信號(hào)從具有第一電源電壓(vdd1)的第一功率域轉(zhuǎn)接到具有第二電源電壓(vdd2)的第二功率域的電平轉(zhuǎn)接器包括耦合到第二電源電壓vdd2的第一和第二交叉耦合p型晶體管MP110和MP120。第一和第二零閾值n型晶體管MN320和MN220串聯(lián)耦合到第一p型晶體管MP120并響應(yīng)輸入信號(hào)A。第三和第四零閾值n型晶體管MN310和MN210串聯(lián)耦合到第二p型晶體管MP110并響應(yīng)輸入信號(hào)A的反相相位。這樣，輸入信號(hào)A經(jīng)過(guò)第一和第二串聯(lián)連接的反相器INV10和INV20提供給第一和第二零閾值n型晶體管MN320和MN220的柵極。輸入信號(hào)A的反相相位經(jīng)過(guò)第一反相器INV10提供給第三和第四零閾值n型晶體管MN310和MN210的柵極。輸出以第二p型晶體管MP120和第一零閾值晶體管MN320之間的電壓的反相形式提供。
關(guān)于圖12，用于將輸入信號(hào)從具有第一電源電壓(vdd1)的第一功率域轉(zhuǎn)接到具有第二電源電壓(vdd2)的第二功率域的電平轉(zhuǎn)接器包括耦合到第二電源電壓vdd2并具有相連接的柵電極的第一和第二p型晶體管MP110和MP120。第一和第二零閾值n型晶體管MN320和MN220串聯(lián)耦合到第一p型晶體管MP120并響應(yīng)輸入信號(hào)A。第三和第四零閾值n型晶體管MN310和MN210串聯(lián)耦合到第二p型晶體管MP110并響應(yīng)輸入信號(hào)A的反相相位。這樣，輸入信號(hào)A經(jīng)過(guò)第一和第二串聯(lián)連接的反相器INV10和INV20提供給第一和第二零閾值n型晶體管MN320和MN220的柵極。輸入信號(hào)A的反相相位經(jīng)過(guò)第一反相器INV10提供給第三和第四零閾值n型晶體管MN310和MN210的柵極。輸出以第二p型晶體管MP120和第一零閾值晶體管MN320之間的電壓的反相形式提供。
在圖11和圖12的電路中，零閾值晶體管可具有與p型晶體管基本相同的氧化物厚度。由于零閾值晶體管的氧化物厚度可以與輸出電路的其余晶體管的氧化物厚度相同，因此可以簡(jiǎn)化電路布局。此外，可以避免與使用薄氧化物晶體管相關(guān)的可靠性問(wèn)題。但是，由于晶體管是零閾值晶體管，因此vdd1能夠足以大于這些晶體管的閾值電壓，以便相對(duì)于常規(guī)晶體管提高了轉(zhuǎn)換可靠性。
在工作中，零閾值晶體管MN310和MN210并行操作，并且零閾值晶體管MN320和MN220并行操作。這些零閾值晶體管對(duì)可提供比使用單一零閾值晶體管的情況低的漏電流。零閾值晶體管MN310的尺寸可以以增加漏電流與較快的導(dǎo)通速度之間的折衷方案為基礎(chǔ)，其中漏電流越大，導(dǎo)通速度越快。
可提供圖12的開關(guān)控制電路50作為上述任何開關(guān)控制電路。此外，還可以提供本發(fā)明的實(shí)施例的組合。例如，圖9的反饋晶體管MP41和MP42可設(shè)置在圖5、7、10或12的任何電路中。同樣，可提供串聯(lián)反相器INV110和INV120或反相器INV140和NOR門NOR10作為圖9、10或12的開關(guān)控制電路50。因而，本發(fā)明的實(shí)施例不構(gòu)成將本發(fā)明限制為這里所述的例子的特殊電路結(jié)構(gòu)。
前面已經(jīng)參照本發(fā)明的具體實(shí)施例特別地示出和介紹了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)該理解，在不脫離由所附權(quán)利要求書限定的本發(fā)明的精神和范圍的情況下可以在形式和細(xì)節(jié)上做各種改變。
權(quán)利要求
1.一種電平轉(zhuǎn)接器，用于將輸入信號(hào)從具有第一電源電壓的第一功率域轉(zhuǎn)接到具有第二電源電壓的第二功率域，該電平轉(zhuǎn)接器包括在第二功率域中提供輸出信號(hào)的電流鏡電路，該電流鏡電路包括耦合到第二電源電壓的第一和第二p型晶體管；耦合到第一和第二p型晶體管的相應(yīng)一個(gè)上的第一和第二零閾值n型晶體管；通過(guò)第一和第二零閾值晶體管的相應(yīng)一個(gè)耦合到第一和第二p型晶體管的相應(yīng)一個(gè)上的第一和第二n型晶體管，第一和第二n型晶體管具有基于第一電源電壓的閾值電壓；和采用第一電源電壓的開關(guān)控制電路，它響應(yīng)輸入信號(hào)而控制第一零閾值晶體管。
2.根據(jù)權(quán)利要求1的電平轉(zhuǎn)接器電路，其中開關(guān)控制電路包括延遲電路，它構(gòu)成用于延遲輸入信號(hào)，以便提供被延遲的輸入信號(hào)，從而控制第一零閾值晶體管。
3.根據(jù)權(quán)利要求2的電平轉(zhuǎn)接器電路，還包括采用第一電源電壓的第一反相器，該第一反相器構(gòu)成用于接收輸入信號(hào)并將反相的輸入信號(hào)提供給第一n型晶體管；采用第一電源電壓的第二反相器，該第二反相器構(gòu)成用于接收被反相的輸入信號(hào)并將緩沖的輸入信號(hào)提供給第二n型晶體管；和采用第二電源電壓并提供輸出信號(hào)的第三反相器。
4.根據(jù)權(quán)利要求3的電平轉(zhuǎn)接器電路，其中延遲電路包括采用第一電源電壓的至少兩個(gè)串聯(lián)反相器。
5.根據(jù)權(quán)利要求3的電平轉(zhuǎn)接器電路，其中延遲電路包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和提供第二反相輸入信號(hào)的第四反相器NOR門，采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和第二反相輸入信號(hào)并將輸入信號(hào)和第二反相輸入信號(hào)的邏輯NOR提供給第一零閾值晶體管。
6.根據(jù)權(quán)利要求3的電平轉(zhuǎn)接器電路，還包括第三p型晶體管，它具有耦合到第三反相器的輸出端的柵極并將第二電源電壓耦合到第三反相器的輸入端。
7.根據(jù)權(quán)利要求3的電平轉(zhuǎn)接器電路，還包括第四p型晶體管，它具有耦合到第三反相器的輸入端的柵極并將第二電源電壓耦合到第一和第二p型晶體管的柵極。
8.根據(jù)權(quán)利要求3的電平轉(zhuǎn)接器電路，其中第二零閾值晶體管的柵極耦合到第二反相器的輸出端。
9.根據(jù)權(quán)利要求3的電平轉(zhuǎn)接器電路，其中第二零閾值晶體管的柵極耦合到第一電源電壓。
10.根據(jù)權(quán)利要求2的電平轉(zhuǎn)接器電路，其中延遲電路具有與輸入信號(hào)中的過(guò)渡和輸出信號(hào)中的相應(yīng)過(guò)渡之間的延遲相對(duì)應(yīng)的延遲。
11.根據(jù)權(quán)利要求3的電平轉(zhuǎn)接器電路，其中延遲電路具有對(duì)應(yīng)第一反相器的輸出中的過(guò)渡和輸出信號(hào)中的相應(yīng)過(guò)渡之間的延遲的延遲。
12.根據(jù)權(quán)利要求1的電平轉(zhuǎn)接器電路，其中第一和第二n型晶體管的源極和漏極之間的電壓被限制到第一電源電壓減去相應(yīng)第一和第二零閾值晶體管的閾值電壓。
13.一種用于使輸入信號(hào)從具有第一電源電壓的第一功率域轉(zhuǎn)接到具有第二電源電壓的第二功率域的電平轉(zhuǎn)接器，包括耦合到第二電源電壓的第一和第二交叉耦合的p型晶體管；串聯(lián)耦合到第一p型晶體管并響應(yīng)反相輸入信號(hào)的第一和第二零閾值n型晶體管；以及串聯(lián)耦合到第二p型晶體管和響應(yīng)緩沖輸入信號(hào)的第三和第四零閾值n型晶體管。
14.根據(jù)權(quán)利要求13的電平轉(zhuǎn)接器，其中第一和第二交叉耦合p型晶體管和第一、第二、第三和第四零閾值晶體管的柵極氧化物是基本相同的。
15.根據(jù)權(quán)利要求13的電平轉(zhuǎn)接器，還包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)并將反相輸入信號(hào)提供給第一和第二零閾值晶體管的第一反相器；采用第一電源電壓并構(gòu)成用于接收反相輸入信號(hào)和將緩沖輸入信號(hào)提供給第三和第四零閾值晶體管的第二反相器以及采用第二電源電壓并提供輸出信號(hào)的第三反相器。
16.一種用于使輸入信號(hào)從具有第一電源電壓的第一功率域轉(zhuǎn)接到具有第二電源電壓的第二功率域的電平轉(zhuǎn)接器，包括耦合到第二電源電壓并具有相連接?xùn)艠O的第一和第二p型晶體管；串聯(lián)耦合到第一p型晶體管并響應(yīng)反相輸入信號(hào)的第一和第二零閾值n型晶體管串聯(lián)耦合到第二p型晶體管并響應(yīng)緩沖輸入信號(hào)的第三和第四零閾值n型晶體管；和采用第一電源電壓的開關(guān)控制電路，它響應(yīng)輸入信號(hào)而控制第一零閾值晶體管。
17.根據(jù)權(quán)利要求16的電平轉(zhuǎn)接器，其中第一和第二p型晶體管和第一、第二、第三和第四零閾值晶體管的柵極氧化物基本相同。
18.根據(jù)權(quán)利要求16的電平轉(zhuǎn)接器，還包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)并將反相輸入信號(hào)提供給第一和第二零閾值晶體管的第一反相器；采用第一電源電壓并構(gòu)成用于接收反相輸入信號(hào)和將緩沖輸入信號(hào)提供給第三和第四零閾值晶體管的第二反相器；以及采用第二電源電壓并提供輸出信號(hào)的第三反相器。
19.根據(jù)權(quán)利要求18的電平轉(zhuǎn)接器，其中開關(guān)控制電路包括采用第一電源電壓的至少兩個(gè)串聯(lián)的反相器。
20.根據(jù)權(quán)利要求18的電平轉(zhuǎn)接器，其中開關(guān)控制電路包括采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和提供第二反相輸入信號(hào)的第四反相器；NOR門，該NOR門采用第一電源電壓并構(gòu)成用于接收輸入信號(hào)和第二反相輸入信號(hào)，并向第一零閾值晶體管提供輸入信號(hào)和第二反相輸入信號(hào)的邏輯NOR。
21.根據(jù)權(quán)利要求18的電平轉(zhuǎn)接器，還包括第三p型晶體管，它具有耦合到第三反相器的輸出端的柵極并將第二電源電壓耦合到第三反相器的輸入端。
22.根據(jù)權(quán)利要求18的電平轉(zhuǎn)接器，還包括第四p型晶體管，它具有耦合到第三反相器的輸入端的柵極并將第二電源電壓耦合到第一和第二p型晶體管的柵極。
23.根據(jù)權(quán)利要求16的電平轉(zhuǎn)接器，其中開關(guān)控制電路包括延遲電路，該延遲電路具有與輸入信號(hào)中的過(guò)渡和輸出信號(hào)中的相應(yīng)過(guò)渡之間的延遲相對(duì)應(yīng)的延遲。
全文摘要
一種電平轉(zhuǎn)接器電路包括零閾值晶體管，減小了由電平轉(zhuǎn)接器電路的開關(guān)晶體管感測(cè)到的電壓并可增強(qiáng)對(duì)該電平轉(zhuǎn)接器電路中的靜態(tài)電流的阻擋。根據(jù)到電平轉(zhuǎn)接器電路的輸入，控制零閾值晶體管?？刹捎帽⊙趸锞w管提供用于開關(guān)晶體管的低閾值電壓。另外的電平轉(zhuǎn)接器電路包括串聯(lián)連接的零閾值晶體管，該零閾值晶體管用做電流鏡或鎖存型電平轉(zhuǎn)接器電路中的開關(guān)晶體管。
文檔編號(hào)H03K19/0185GK1630193SQ20041006986
公開日2005年6月22日 申請(qǐng)日期2004年7月13日 優(yōu)先權(quán)日2003年12月17日
發(fā)明者徐振毫 申請(qǐng)人:三星電子株式會(huì)社