專利名稱：優(yōu)先電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及根據(jù)預(yù)先規(guī)定的相聯(lián)存儲器(Content AddressableMemoryCAM)等的多個相同地址信號的優(yōu)先度進行譯碼，以得到二進制地址輸出所使用的優(yōu)先電路(優(yōu)先權(quán)符號化電路)。
背景技術(shù)：
下面，應(yīng)用附圖對以往的優(yōu)先電路進行說明。
圖8是輸入3個輸入信號IN0、IN1以及IN2，通過時鐘C1、C2以及C3控制并動作，作為進行所述輸入信號的所定優(yōu)先次序排位的結(jié)果，輸出3個二進制輸出信號OUT0、OUT1以及OUT2的以往構(gòu)成的優(yōu)先電路。
在該例中的優(yōu)先電路，當(dāng)任意一個輸入信號為H信號時，為了表示任意一個輸入信號是H信號，在輸出端子HIT輸出L，構(gòu)成所謂的有源L電路，在輸入了H信號的輸入端子中，僅在優(yōu)先權(quán)最高的輸入端子所對應(yīng)的輸出端子輸出H信號。在該例中，圖中下方的優(yōu)先度高，根據(jù)輸入信號的優(yōu)先次序從下方到上方依次下降。
800是優(yōu)先電路，801表示構(gòu)成該電路的優(yōu)先電路單元，在該例中具有對應(yīng)3個輸入的3個優(yōu)先電路單元。8020、8021以及8022是輸入控制用的NMOS晶體管，根據(jù)在各自柵極輸入的時鐘信號C1同時被控制。這樣，時鐘信號C1在為H時將輸入信號傳輸?shù)絻?yōu)先電路的內(nèi)部節(jié)點Q1、Q2以及Q3。
另一方面，8040、8041以及8042是串聯(lián)連接在H電位到輸出端子HIT之間的PMOS晶體管，優(yōu)先度最高的PMOS晶體管8040的源極是H電位，另外，將優(yōu)先度最低的PMOS晶體管8042的漏極連接到輸出端子HIT上。每個晶體管，在柵極輸入的信號為L時，將源極的電位傳送到漏極。在此，在PMOS晶體管8040、8041以及8042的源極形成各自的傳送信號節(jié)點P0、P1、P2。8030、8031以及8032是NMOS晶體管，將源極接地，漏極分別與PMOS晶體管8040、8041以及8042的漏極連接。在此，在NMOS晶體管8030、8031以及8032與PMOS晶體管8040、8041以及8042的柵極上，連接節(jié)點Q0、Q1以及Q2并輸入相同的輸入信號。根據(jù)該輸入信號，NMOS以及PMOS晶體管被異或控制。
另外，8050、8051以及8052是2輸入的AND電路，在一方的輸入端子上連接節(jié)點Q0、Q1以及Q2，而在另一方的輸入端子上連接PMOS晶體管8040、8041以及8042的源極。并且，這些輸入邏輯與作為二進制地址信號在輸出端子OUT0、OUT1以及OUT2輸出。
接著，8060、8061以及8062是復(fù)位電路，但由于其構(gòu)成在各優(yōu)先電路單元完全相同，所以僅對復(fù)位電路8061進行說明。復(fù)位電路8061由3個NMOS晶體管8061a、8061b以及8061c構(gòu)成。將NMOS晶體管8061a的源極以及漏極連接在輸出端子OUT1與NMOS晶體管8061b的柵極之間，將NMOS晶體管8061c以及8061b串聯(lián)連接在節(jié)點Q1以及地之間。另外，將NMOS晶體管8061a的柵極接地端子C3，將NMOS晶體管8061c的柵極接地端子C2。還有，來自這兩個時鐘端子C2、C3的信號(下面，稱作時鐘信號C2、C3)，與所述時鐘信號C1同樣地，對各優(yōu)先電路單元進行同時控制。
根據(jù)這種構(gòu)成，輸入信號IN1以及節(jié)點Q1的電位為H，且傳送信號節(jié)點P1的電位為H時，也就是說，輸出端子OUT1的信號為H時，如果時鐘信號C3為H，則NMOS晶體管8061a將導(dǎo)通并將輸出端子OUT1的H電位傳送到NMOS晶體管8061b的柵極。由此，NMOS晶體管8061b導(dǎo)通。在這里，如果時鐘信號C2為H，由于NMOS晶體管8061b、8061c同時導(dǎo)通，所以節(jié)點Q1被復(fù)位為L。另外，在輸入信號IN1以及節(jié)點Q1的電位為L時，也就是說，輸出端子OUT1是L時，如果時鐘信號C3為H，那么NMOS晶體管8061a導(dǎo)通并將輸出端子OUT1的L電位傳送到NMOS晶體管8061b的柵極。由此，NMOS晶體管8061b變?yōu)榻刂?，時鐘信號C2為H且NMOS晶體管8061也變?yōu)榻刂梗?jié)點Q1的電位保持為L。
下面，作為將多個H輸入到輸入端子IN0、IN1以及IN2(下面，將輸入到這些輸入端子的信號稱作輸入信號IN0、IN1以及IN2)的例子，對輸入信號IN0＝L、IN1＝IN2＝H時的動作進行說明。
此時，首先，時鐘信號C1為H，通過NMOS晶體管8020、8021以及8022導(dǎo)通，節(jié)點Q0、Q1以及Q2的信號狀態(tài)成為(Q0、Q1、Q2)＝(L、H、H)，PMOS晶體管8040、8041以及8042的狀態(tài)分別為ON、OFF、OFF，另外，NMOS晶體管8030、8031以及8032的狀態(tài)分別為OFF、ON、ON。因此，傳送信號節(jié)點P0、P1、P2以及輸出端子HIT變?yōu)?P0、P1、P2、HIT＝H、H、L、L)，用AND電路8050、8051以及8052進行運算的結(jié)果，輸出端子OUT0、OUT1、OUT2為(OUT0、OUT1、OUT2)＝(L、H、L)，即，在輸入H的輸入端子中，表示優(yōu)先度最高的是第2個。
下面，通過將輸出信號(L、H、L)與時鐘信號C2以及C3輸入到復(fù)位電路8060、8061以及8062，節(jié)點Q0、Q1以及Q2為(Q0、Q1、Q2)＝(L、L、H)，也就是說，僅輸出信號為“H”的Q1被復(fù)位，輸出從“H”變?yōu)椤癓”。由此，PMOS晶體管8041從OFF變?yōu)镺N，另外，NMOS晶體管8031從ON變?yōu)镺FF，根據(jù)該轉(zhuǎn)換，傳送信號節(jié)點P0、P1、P2以及輸出端子HIT變?yōu)?P0、P1、P2、HIT)＝(H、H、H、L)。即，將傳送信號“H”傳送到傳送信號節(jié)點P2，通過AND電路8050、8051以及8052的運算將輸出端子的信號(OUT0、OUT1、OUT2)＝(L、L、H)輸出，根據(jù)所述的復(fù)位動作，下一個優(yōu)先次序的H輸入是第3個輸入信號IN2。
由此，在信號輸入端子IN0、IN1以及IN2輸入多個“H”時，從優(yōu)先度高的端子依次選擇，在輸出端子OUT0、OUT1以及OUT2的任意一個中僅輸出1個成為“H”的信號，且在節(jié)點Q0、Q1以及Q2中輸入至少一個“H”，通過在輸出端子HIT輸出“L(有源L)”而表示。進而，輸入信號數(shù)增加，通過追加優(yōu)先電路單元801，也可以進行同樣的動作。有關(guān)所述優(yōu)先電路，在專利文獻1中有說明。
在圖9所表示的優(yōu)先電路900，與圖8的優(yōu)先電路800對應(yīng)，將PMOS晶體管8040、8041以及8042變換為NMOS晶體管9040、9041以及9042，將NMOS晶體管8030、8031以及8032變換為PMOS晶體管9030、9031以及9032，將AND電路8050、8051以及8052變換為NOR電路9050、9051以及9052，在節(jié)點Q0、Q1、Q2與NMOS晶體管9040、9041以及9042以及PMOS晶體管9030、9031以及9032的每個柵極端子之間添加反相器9070、9071以及9072，將傳送信號節(jié)點P0不是固定為H而是固定為L，也可以同樣進行優(yōu)先次序排位。但是此時，輸出端子HIT，在任意一個輸入端子輸入“H”時，即，在HIT檢測時形成輸出H的有源H的構(gòu)成。
一般，在晶體管大小相同時，由于通過將PMOS晶體管ON能高速地使節(jié)點電位從0V上升為VDD電位，通過導(dǎo)通NMOS晶體管能高速地使節(jié)點電位從VDD電位下降到0V，與圖8所示的優(yōu)先電路800相比，圖9所示的優(yōu)先電路900能夠更高速地進行優(yōu)先次序排位動作。
圖10所示的優(yōu)先電路，在輸出端子所連接進行邏輯運算的部分與圖9的電路不同。在圖9的優(yōu)先電路中，通過NOR電路將輸入信號的反轉(zhuǎn)信號以及傳送信號節(jié)點的電位進行邏輯運算的結(jié)果與輸出OUT0、OUT1、OUT2相對應(yīng)，在圖10中，將通過輸入優(yōu)先電路單元的輸入側(cè)的傳送信號節(jié)點電位的反轉(zhuǎn)信號以及輸出側(cè)的傳送信號節(jié)點的電位的AND電路進行邏輯運算的結(jié)果作為輸出值OUT0、OUT1、OUT2，電路動作與圖9所示的優(yōu)先電路相同。
然而，在圖10的以往構(gòu)成中，比如，輸入信號與(IN0、IN1、IN2)＝(H、L、L)對應(yīng)，傳送信號節(jié)點以及輸出端子HIT的電位是(P0、P1、P2、HIT)＝(L、H、H、H)時，從傳送信號節(jié)點P1到P2，或者，從傳送信號節(jié)點P2到輸出端子HIT的H信號的傳送，由于該傳送通過NMOS晶體管10041、10042進行，所以被傳送信號僅降低該NMOS晶體管10041、10042的閾值電壓量的電壓，由此，存在H信號不能達到所定的高電位，受噪聲等影響的問題。另外，由于輸入數(shù)一增加，串行連接的NMOS晶體管的數(shù)目也增加，所以存在推遲優(yōu)先次序排位動作的問題。
進而，為了檢測在輸入信號有兩個以上的“H”，在每次檢測一個第2個以后的優(yōu)先次序的H輸入時，由于用時鐘信號C2、C3與輸出信號OUT0、OUT1以及OUT2需要將節(jié)點Q0、Q1以及Q2復(fù)位，所以存在不能在1周期(cycle)內(nèi)處理的問題。
上述問題，在信號極性不同的圖8以及圖9的優(yōu)先電路中也同樣產(chǎn)生。
專利文獻1特開昭60-59595號公報

發(fā)明內(nèi)容
本發(fā)明正是為有效解決上述課題而提出的方案，其第1目的是，防止降低傳送信號節(jié)點的H電位并將H信號準(zhǔn)確地傳送到輸出端子HIT，因而，能夠由于噪聲的影響不產(chǎn)生誤動作。
另外，作為第2目的，本發(fā)明在上述目的的基礎(chǔ)之上，將在輸入數(shù)較多的優(yōu)先電路中，存在沒有輸入相應(yīng)信號的連續(xù)范圍時，省略在該范圍的相同且重復(fù)的動作，高速化整體的優(yōu)先次序排位動作。進而，作為第3目的，本發(fā)明在上述目的基礎(chǔ)之上，將在輸入信號含有2個以上“H”時，也可以提供在1周期內(nèi)處理的優(yōu)先電路。
為了達到上述第1目的，在本發(fā)明中，將各優(yōu)先電路單元的傳送信號節(jié)點預(yù)充電成所定的高電位。進而，為了達到上述第2目的，在本發(fā)明中，在高位的特定輸入信號中沒有相應(yīng)H信號(下面，也稱作沒有擊中)時，具有用于將所定的低電位快速傳送到低位的優(yōu)先電路單元中的旁通電路和驅(qū)動控制該旁通電路的旁路控制電路，具有參照在另一個優(yōu)先電路中優(yōu)先次序排位結(jié)果并在1周期的處理內(nèi)，重新進行優(yōu)先次序排位動作的電路。
即，在發(fā)明1中所述的優(yōu)先電路，其特征在于，具備m個優(yōu)先電路單元，其接收由m個(m是2以上的整數(shù))二進制信號組成的輸入信號，分別具有NMOS晶體管以及HIT檢測機構(gòu)；用于接收所述m個二進制信號中的第i個(i是1≤i≤m的整數(shù))輸入信號的第i個所述優(yōu)先電路單元，和比該第i個優(yōu)先次序低1位的第(i+1)個優(yōu)先電路單元，將具有的第i個及第(i+1)個NMOS晶體管分別串聯(lián)連接在第i個傳送信號節(jié)點上；所述第i個輸入信號，在為所定值的相應(yīng)信號時，使第i個優(yōu)先電路單元所具有的第i個HIT檢測機構(gòu)將第i個傳送信號節(jié)點的電位為所定的高電位，所述第i個輸入信號不是相應(yīng)信號時，第i個NMOS晶體管將第(i-1)個傳送信號節(jié)點的電位傳送到第i個傳送信號節(jié)點，將這些HIT檢測結(jié)果順次傳送到第m個傳送信號節(jié)點，在輸入至少一個所述相應(yīng)信號時，將所定的檢測信號輸出到在第m個傳送信號節(jié)點上連接的HIT輸出端子上，同時在被輸入的所述相應(yīng)信號中，根據(jù)所定的優(yōu)先規(guī)則僅從對應(yīng)最優(yōu)先次序輸入位置的所述優(yōu)先電路輸出與其它次序不同的所定信號，在表示最優(yōu)先次序的相應(yīng)信號地址的優(yōu)先電路中，具備優(yōu)先電路控制機構(gòu)，其被插入在第0個所述傳送信號節(jié)點與所定的低電位之間，接收所定的控制信號，轉(zhuǎn)換控制第0個所述傳送信號節(jié)點與所述所定低電位之間的斷開或者連接；預(yù)充電機構(gòu)，其具有所述第i個優(yōu)先電路單元，在所述優(yōu)先電路為非動作狀態(tài)時，接收所述的所定控制信號并將第i個傳送信號節(jié)點的電位預(yù)充電到所定的高電位。
發(fā)明2中所述的發(fā)明，根據(jù)發(fā)明1所述的優(yōu)先電路，其特征在于，第i個預(yù)充電機構(gòu)具備PMOS晶體管；所述PMOS晶體管，是將其源極連接到所定高電位，將漏極連接在第i個傳送信號節(jié)點上，通過在柵極輸入的信號控制動作的PMOS晶體管。
發(fā)明3中所述的發(fā)明，根據(jù)發(fā)明1所述的優(yōu)先電路，其特征在于，所述優(yōu)先電路控制機構(gòu)具有NMOS晶體管；所述NMOS晶體管，其被插入在所述優(yōu)先電路與所定的低電位之間，根據(jù)在柵極輸入的信號，轉(zhuǎn)換控制所述優(yōu)先電路與所定的低電壓連接或者斷開的狀態(tài)。
發(fā)明4中所述的發(fā)明，根據(jù)發(fā)明1、2或者3所述的優(yōu)先電路，其特征在于，具備旁通電路，其被連接以便于將第i個傳送信號節(jié)點與第(i+n)(n是1以上的整數(shù))個傳送信號節(jié)點之間的至少一個優(yōu)先電路單元旁通，在接收所定的旁路控制信號時，將所述第i個以及第(i+n)個傳送信號節(jié)點間短路，并將所述至少1個優(yōu)先電路單元分流；和，所述旁通電路中輸入旁路控制信號的旁路控制電路；其中，所述旁路控制電路，在從第(i+1)個到第(i+n)個的任意一個輸入端子中沒有輸入相應(yīng)信號時，輸入在所述旁通電路中被旁通的所述旁路控制信號。
發(fā)明5中所述的發(fā)明，根據(jù)發(fā)明1、2、3或者4所述的優(yōu)先電路，是根據(jù)對m個輸入信號按照所述所定的優(yōu)先規(guī)則進行優(yōu)先次序排位的結(jié)果，通過串聯(lián)連接至少一個重新進行優(yōu)先次序排位的優(yōu)先電路并追加在后段，對在m個輸入信號中所包括的多個所述相應(yīng)信號同時進行所定次數(shù)的優(yōu)先次序排位的優(yōu)先電路，其特征在于，所述串聯(lián)連接并追加到后段的優(yōu)先電路，將在前段的優(yōu)先電路中作為相應(yīng)信號輸出的信號作為非相應(yīng)信號并對m個新的輸入信號重新進行優(yōu)先次序排位動作。
由此，在發(fā)明1～3中所述的發(fā)明中，在優(yōu)先電路為非動作狀態(tài)時，由于預(yù)充電機構(gòu)將傳送信號節(jié)點預(yù)充電到H電位，在應(yīng)用串聯(lián)連接的NMOS晶體管傳送H電位時，能夠抑制產(chǎn)生只下降NMOS晶體管的閾值電壓量的電壓。
另外，在發(fā)明4中所述的發(fā)明中，檢測出相應(yīng)信號沒有被輸入的特定范圍，由于旁路控制電路將該范圍的優(yōu)先電路單元組的優(yōu)先次序排位動作旁通并省略不必要的電路動作，能縮短處理時間，能夠高速化整體的優(yōu)先次序排位動作。
進而，在發(fā)明5中所述的發(fā)明中對1個優(yōu)先電路，在其后段將至少1個第2優(yōu)先電路追加到后段，在前段的優(yōu)先電路的優(yōu)先次序排位動作后沒有進行復(fù)位動作，而是通過參照前段的結(jié)果將僅在前段檢測出的相應(yīng)信號作為非相應(yīng)信號生成新的輸入信號，通過對該新輸入信號重新進行優(yōu)先次序排位動作，在輸入信號中包括多個相應(yīng)信號時也能夠在1周期內(nèi)處理。
如上述說明，根據(jù)發(fā)明1～3中所述的發(fā)明，在優(yōu)先電路為非動作狀態(tài)時，由于預(yù)充電機構(gòu)將傳送信號節(jié)點的電位充電為H電位，沒有產(chǎn)生只下降NMOS晶體管的閾值電壓量的電壓降，而是將H電位準(zhǔn)確地傳送到HIT輸出端子，能夠防止由于噪聲的影響產(chǎn)生誤動作。
另外，根據(jù)上述發(fā)明4中所述的發(fā)明，在通過旁通電路所劃分的特定范圍的優(yōu)先電路單元組中被輸入的輸入信號中沒有相應(yīng)信號時，即，在具備旁通電路的特定范圍的多個優(yōu)先電路單元全部不擊中時，為了將這些優(yōu)先電路單元組旁通，旁路控制電路控制旁通電路。由此，能夠高速進行將各傳送信號節(jié)點的電位從H電位下降到L電位的動作，能夠高速進行優(yōu)先電路整體的優(yōu)先次序排位動作。
進而，根據(jù)發(fā)明5所述的發(fā)明，通過在優(yōu)先電路的后段進而設(shè)置重新進行優(yōu)先次序排位動作的至少一個另外的優(yōu)先電路，在最初的優(yōu)先電路的輸出中反轉(zhuǎn)相應(yīng)信號，只將相應(yīng)信號作為非相應(yīng)信號，對新的輸入信號重新進行優(yōu)先次序排位動作，能夠檢測出在1周期內(nèi)的處理中輸入信號含有兩個以上的“H”的情況(稱作多擊中)。


圖1是本發(fā)明的第1實施方式的優(yōu)先電路的構(gòu)成圖。
圖2是本發(fā)明的第1實施方式的優(yōu)先電路與以往構(gòu)成的優(yōu)先電路的仿真結(jié)果的比較圖。
圖3是本發(fā)明的第2實施方式的優(yōu)先電路的構(gòu)成圖。
圖4表示本發(fā)明的第2實施方式的旁路使能電路的另一方式的圖。
圖5是本發(fā)明的第2實施方式的優(yōu)先電路與第1實施方式的優(yōu)先電路的仿真結(jié)果的比較圖。
圖6是本發(fā)明的第3實施方式的優(yōu)先電路的構(gòu)成圖。
圖7是表示本發(fā)明的第3實施方式的優(yōu)先電路的仿真結(jié)果圖。
圖8是以往的優(yōu)先電路的構(gòu)成圖。
圖9是以往的優(yōu)先電路的其它例的構(gòu)成圖。
圖10是以往的優(yōu)先電路的另外一例的構(gòu)成圖。
圖中100、300、600、800、900、1000-優(yōu)先電路；107、307、607、617-NMOS晶體管(優(yōu)先電路控制機構(gòu))；101、301a、601、801、901、1001-優(yōu)先電路單元；1060～1063、3060～3067、6060～6063、6160～6163-PMOS晶體管(預(yù)充電機構(gòu))；1030～1033、3030～3037、6030～6033、6130～6133-PMOS晶體管(HIT檢測機構(gòu))；301b-優(yōu)先電路單元組；3080、3081-NMOS晶體管(旁通電路)；3100、3101-旁路使能電路(旁路控制電路)；8060、8061、8062、9060、9061、9062、10060、10061、10062一復(fù)位電路具體實施方式
下面，根據(jù)附圖對本發(fā)明的實施方式的優(yōu)先電路進行說明。
(第1實施方式)在本實施方式中，如圖1所示，相對于4個二進制輸入信號IN0、IN1、IN2、IN3進行相應(yīng)信號的優(yōu)先次序排位，在輸出端子HIT通過輸出所定的檢測信號表示相應(yīng)信號的有無，另外，在相應(yīng)信號被包含在輸入信號中時，相應(yīng)信號只在4個輸出OUT0、OUT1、OUT2、OUT3的次序中優(yōu)先度最高的1個輸出端子中輸出，其它端子輸出不同的信號，4個輸出OUT0、OUT1、OUT2、OUT3的二進制信號的矢量，即，對輸出該信號的二進制地址優(yōu)先電路進行說明。
圖1是該4輸入的優(yōu)選權(quán)電路的例子，圖中100表示優(yōu)先電路，101是對4個輸入的每個信號進行相應(yīng)信號檢測處理的一個優(yōu)先電路單元，在本實施方式中，具備4個(m＝4)優(yōu)先電路單元。在此，對與輸入IN1相對于圖1的優(yōu)先電路單元101進行說明。
輸入端子IN1通過反相器1021，分別被連接在共漏極的PMOS晶體管1031與NMOS晶體管1041的兩個柵極上，這兩個晶體管1031與1041，通過從輸入端子IN1輸入的輸入信號IN1(以下，稱為輸入信號IN1)的反轉(zhuǎn)信號被異或控制。該PMOS晶體管1031將源極連接在H電位。根據(jù)這樣的PMOS晶體管1031與NMOS晶體管1041的連接，在輸入信號IN1為L時，NMOS晶體管1041導(dǎo)通，將其源極電位傳送到漏極，另外，在輸入信號IN1為H時，PMOS晶體管1031(HIT檢測機構(gòu))導(dǎo)通，通過將H電位輸出到漏極，表示輸入相應(yīng)信號(即，已擊中)。在此，NMOS晶體管1041的源極成為傳送信號節(jié)點P1，漏極成為傳送信號節(jié)點P2。將這里兩個傳送信號節(jié)點P1以及P2連接到2輸入的AND電路1051。但是連接傳送信號節(jié)點P1側(cè)的輸入端子是反轉(zhuǎn)輸入端子，將傳送信號節(jié)點P2的邏輯值與將傳送信號節(jié)點P1的邏輯值反轉(zhuǎn)的值的邏輯與，從AND電路1051作為優(yōu)先電路單元101的輸出信號OUT1輸出。在本實施方式中，在優(yōu)先電路單元101中，進而具備PMOS晶體管1061。該PMOS晶體管1061，將源極連接在H電位，將漏極連接在傳送信號節(jié)點P2上。
關(guān)于4個優(yōu)先電路單元中的優(yōu)先次序第2以后的電路單元，即，與輸入信號IN1～IN3相對應(yīng)的優(yōu)先電路單元，與所述優(yōu)先電路單元101構(gòu)成相同，另外，優(yōu)先次序最高的電路單元，即，相對于輸入信號IN0的優(yōu)先電路單元，只有將AND電路1050的反轉(zhuǎn)輸入端子側(cè)接地的構(gòu)成與其它的3個單元不同。
在優(yōu)先電路100中，將所述4個優(yōu)先電路單元串聯(lián)連接在傳送信號節(jié)點上，在優(yōu)先度最高的優(yōu)先電路單元所具有的NMOS晶體管1040的源極與地(所定的低電位)之間，插入轉(zhuǎn)換優(yōu)先電路的動作以及非動作狀態(tài)的NMOS晶體管107。在此，將與各優(yōu)先電路單元所具有的NMOS晶體管1040、1041、1042、1043的源漏極串聯(lián)連接的連接節(jié)點從地側(cè)依次作為傳送信號節(jié)點P0、P1、P2、P3。即，NMOS晶體管107與第1個優(yōu)先電路單元的連接節(jié)點是傳送信號節(jié)點P0(第0個傳送節(jié)點)，與優(yōu)先電路單元101間的連接節(jié)點是P1、P2、P3，另外，將與NMOS晶體管107距離最遠的優(yōu)先電路單元101所具有的NMOS晶體管1043的漏極連接到輸出端子HIT上。
將該NMOS晶體管107的柵極連接到使能輸入端子ENABLE，從該輸入端子輸入的信號ENABLE(所定的控制信號)為H時，將傳送信號節(jié)點P0接地，輸入信號為L時，傳送信號節(jié)點P0成為懸空狀態(tài)。即，作為輸入信號為H時優(yōu)先電路100處于動作狀態(tài)，輸入信號為L時處于非動作狀態(tài)的優(yōu)先電路控制電路(優(yōu)先電路控制機構(gòu))發(fā)揮功能。
在將控制NMOS晶體管107的使能信號輸入端子ENABLE連接到NMOS晶體管107柵極的同時，也連接到所述優(yōu)先電路單元101所具有的PMOS晶體管1061的柵極上，與NMOS晶體管107一起被異或控制。由此，在使能輸入信號ENABLE為H電平時，即，在優(yōu)先電路100為動作狀態(tài)時，PMOS晶體管1061截止，另外，使能輸入信號ENABLE為L電平時，即，在優(yōu)先電路100為非動作狀態(tài)時，PMOS晶體管1061導(dǎo)通，此時，將傳送信號節(jié)點P2預(yù)充電到H電位(所定的高電位)。由此，PMOS晶體管1061具有預(yù)充電電路(預(yù)充電機構(gòu))的功能。
根據(jù)所述構(gòu)成，本實施方式的優(yōu)先電路100，在任意一個輸入信號為H信號時，通過在輸出端子HIT輸出H，表示在其中任意一個輸入端子輸入H信號，構(gòu)成所謂有源H電路。并且，在輸出端子OUT0～OUT3中，僅在與優(yōu)先度最高的輸入H信號的輸入端子相對應(yīng)的輸出端子中輸出H信號。本實施方式中，圖中下方的輸入信號的優(yōu)先度較高，從下方到上方優(yōu)先次序排位依次下降。
其次，在構(gòu)成上述電路的本實施方式中，對優(yōu)先電路100的動作進行說明。
在此僅在輸入端子IN0輸入H時，即，對輸入信號(IN0、IN1、IN2、IN3)＝(H、L、L、L)的情況進行說明。
在本實施方式中，在確定輸入信號(IN0、IN1、IN2、IN3)的值以前，由于預(yù)充電使能信號ENABLE為L電位，所以將傳送信號節(jié)點P1、P2、P3以及輸出端子HIT預(yù)充電為電位VDD，在確定輸入信號(IN0、IN1、IN2、IN3)的值的同時預(yù)充電使能信號ENABLE變?yōu)镠。
在預(yù)充電使能信號ENABLE為L電平狀態(tài)時，通過使PMOS晶體管(1060、1061、1062、1063)導(dǎo)通，將傳送信號節(jié)點P1、P2、P3以及輸出端子HIT預(yù)充電為電位VDD。另外，由于NMOS晶體管107截止，傳送信號節(jié)點P0為懸空狀態(tài)。在此，在將輸入信號(IN0、IN1、IN2、IN3)＝(H、L、L、L)輸入時，由于反相器(1020、1021、1022、1023)的輸出變?yōu)?L、H、H、H)，PMOS晶體管(1030、1031、1032、1033)為(ON、OFF、OFF、OFF)，另外，NMOS晶體管(1040、1041、1042、1043)為(OFF、ON、ON、ON)，傳送信號節(jié)點P0為懸空電位，傳送信號節(jié)點P1、P2、P3以及輸出端子HIT的電位都為VDD。
從該狀態(tài)，預(yù)充電使能信號ENABLE變?yōu)镠時，PMOS晶體管(1060、1061、1062、1063)就全部截止，同時NMOS晶體管107導(dǎo)通，優(yōu)先電路100進入動作狀態(tài)。
在此瞬間，傳送信號節(jié)點P0從懸空電位變?yōu)長電位，在本實施方式中，由于NMOS晶體管1040截止，所以其它傳送信號節(jié)點P1、P2、P3以及輸出端子HIT的電位仍然是電位VDD。由此，在AND電路1050中，在接地的反轉(zhuǎn)輸入端子中的L電位和在傳送信號節(jié)點P1中的H電位被輸入，在輸出端子OUT0中作為其邏輯與的H電位被輸出。另外，由于在AND電路1051、1052、1053中反轉(zhuǎn)輸入端子以及另一輸入端子同時輸入H電位，在輸出端子(OUT1、OUT2、OUT3)中輸出(L、L、L)。
因此，在以上的動作中，對于輸入信號(IN0、IN1、IN2、IN3)＝(H、L、L、L)，在輸出端子HIT中輸出H，表示在任意一個輸入端子中輸入H。與此同時將輸出信號(OUT0、OUT1、OUT2、OUT3)＝(H、L、L、L)輸出，表示輸入所述H信號的輸入端子是第1個輸入端子IN0。
圖2表示，作為所述的輸入信號，在輸入(IN0、IN1、IN2、IN3)＝(H、L、L、L)時，在本實施方式的優(yōu)先電路與按照以往構(gòu)成的優(yōu)先電路的仿真結(jié)果的比較圖。圖2(a)表示，在本實施方式的優(yōu)先電路中，輸入信號的電壓波形<1>，輸出端子HIT的電壓波形<2>，以及預(yù)充電使能信號的電壓波形<3>，圖2(b)表示在以往的優(yōu)先電路中，輸入信號的電壓波形<1>以及輸出端子HIT的電壓波形<2>。
圖2(a)表示，在時刻1.2ns中預(yù)充電使能信號變?yōu)長，輸出端子HIT的電壓被預(yù)充電到VDD電位的1.5V。并且，在時刻2ns將輸入信號輸入，輸入電壓變?yōu)閂DD后，在時刻3.2ns預(yù)充電使能信號變?yōu)镠，優(yōu)先電路進入動作狀態(tài)。因此，在本發(fā)明中，在進入動作狀態(tài)時，即，可知輸出端子HIT達到電位VDD。與此相對，在不具備預(yù)充電電路的以往電路的圖2(b)的波形中，在時刻2ns中將輸入信號<1>輸入，輸入電位在到達VDD電位1.5V后，輸出信號HIT不能立刻達到VDD電壓，在時刻2.4ns以后電位緩緩上升，在時刻12ns輸入信號變?yōu)長時，可知只達到與VDD電壓1.5V相對應(yīng)的1.2V。
如上述，在本實施方式中，在進入動作狀態(tài)時，由于輸出端子HIT的電位已經(jīng)到達VDD電位，所以噪聲的影響沒有產(chǎn)生誤動作而是正常動作。
還有，在所述實施方式1中，表示輸入信號數(shù)為4時，如果進而增加輸入信號數(shù)，那么與此相對通過追加并增設(shè)優(yōu)先電路單元101，能夠進行同樣的動作。
(第2實施方式)下面，對本發(fā)明的第2實施方式的優(yōu)先電路進行說明。
圖3(a)表示，在本實施方式中的優(yōu)先電路，對8個輸入IN0～IN7進行優(yōu)先次序排位，作為其結(jié)果輸出該信號的二進制地址。
300是由優(yōu)先電路301a構(gòu)成該優(yōu)先電路的優(yōu)先電路單元。另外301b，將4個所述優(yōu)先電路單元301a作為一組的優(yōu)先電路單元組。
在本實施方式中的優(yōu)先電路，與在第1實施方式中圖1所示的優(yōu)先電路的構(gòu)成的不同點在于輸入信號有8個，和能夠?qū)?個優(yōu)先電路單元301a中的每4個作為一組分割為2個優(yōu)先電路單元組301b旁路控制的構(gòu)成。具體地說，在這兩個優(yōu)先電路單元組301b中，為了傳送信號而從串聯(lián)連接的NMOS晶體管的最上位到最下位的傳送信號節(jié)點，即，在從傳送信號節(jié)點P0到P4以及從傳送信號節(jié)點P4到輸出端子HIT，通過各自的NMOS晶體管3080以及3081的源漏極連接旁路，在該柵極輸入的信號為H時，將優(yōu)先電路單元組301b旁通。
進行這種旁路控制的電路是同圖3(b)所示的旁路使能電路3100以及3101。旁路使能電路3100與在優(yōu)先電路單元組301b中由4個NMOS晶體管3040、3041、3042、3043以及4個PMOS晶體管3030、3031、3032、3033構(gòu)成的電路是相同的電路，由4個NMOS晶體管3120、3121、3122、3123以及4個PMOS晶體管3110、3111、3112、3113構(gòu)成，在將各自的漏極變?yōu)楣猜O的4組NMOS以及PMOS晶體管的柵極上，輸入全部被反轉(zhuǎn)的輸入信號N_IN0、N_IN1、N_IN2、N_IN3。將該串聯(lián)連接的NMOS晶體管插入在將源極接地的NMOS晶體管3130和將源極連接到VDD電位的PMOS晶體管3140之間。由此，在NMOS晶體管3130以及PMOS晶體管3140的柵極中，同時連接預(yù)充電使能信號輸入端子ENABLE，根據(jù)該輸入信號ENABLE被異或控制。并且，將PMOS晶體管3140漏極的輸出通過反相器316反轉(zhuǎn)，作為旁路控制信號BYPASS_HIT輸出。
因此，在反轉(zhuǎn)輸入信號N_IN0、N_IN1、N_IN2、N_IN3中存在“H”時將H，不存在H時將L作為旁路控制信號BYPASS_HIT輸出，通過該信號，優(yōu)先電路單元組301b的NMOS晶體管3080被旁路控制。另外，由于旁路使能電路3101相同，故省略說明。
下面，對上述構(gòu)成的本實施方式中的優(yōu)先電路的動作進行說明。
在本實施方式中，在確定8個輸入信號IN0～IN7的值以前，預(yù)充電使能信號ENABLE為L，將傳送信號節(jié)點P1～P7以及輸出端子HIT預(yù)充電為VDD電位，在確定輸入信號IN0～IN7的值的同時預(yù)充電使能信號為H。此時，在結(jié)束將傳送信號節(jié)點P1～P7以及輸出端子HIT預(yù)充電到VDD電位的動作的同時，NMOS晶體管307為ON，傳送信號節(jié)點P0與地連接。與此同時，對輸入信號IN0～IN7的值進行優(yōu)先次序排位動作，其結(jié)果從輸出端子OUT0～OUT7以及輸出端子HIT輸出。
另一方面，在旁路使能電路3100中，預(yù)充電使能信號ENABLE為L時，將反相器3160的輸入節(jié)點預(yù)充電為H。由此，將旁路控制信號BYPASS_HIT0固定為L，由于為了在確定輸入信號IN0～IN3的值的同時控制使得預(yù)充電使能信號ENABLE變?yōu)镠，所以優(yōu)先電路單元組301b同樣開始優(yōu)先次序排位。
如果在輸入信號IN0～IN3中沒有H時，由于旁路使能電路3100的4個輸入信號N_IN0、N_IN1、N_IN2、N_IN3全部變?yōu)镠，反相器3160的輸入節(jié)點變?yōu)長。由此，旁路控制信號BYPASS_HIT0變?yōu)镠，由于NMOS晶體管3080ON，輸入信號IN0～IN3對應(yīng)的4個優(yōu)先電路單元被旁通，縮短傳送信號節(jié)點P4從電位VDD下降到0V的時間。還有，輸入IN4～IN7對應(yīng)的旁路使能電路3101的動作也是相同的。另外，在旁路使能電路中也可以應(yīng)用如圖4(a)的4001和圖4(b)的4000中所示的AND電路。
圖5是對在本實施方式中的優(yōu)先電路與在第1實施方式中的優(yōu)先電路的全部輸入端子中輸入L時的仿真結(jié)果進行比較后的圖。如圖所示的4個波形，<1>是預(yù)充電使能輸入信號，<2>是輸入信號(由于全部輸入L，波形只有一個)，<3>是在具有旁通電路時本實施方式中的優(yōu)先電路的輸出端子HIT，另外，<4>表示在沒有旁通電路時在第1實施方式中的優(yōu)先電路的輸出端子HIT的波形。
在同圖中，在時刻3ns預(yù)充電使能信號<1>從L變?yōu)镠時，即，優(yōu)先電路轉(zhuǎn)換為動作狀態(tài)時，在有旁通電路的優(yōu)先電路中輸出信號HIT<3>下降時間點約2.2ns后，在沒有旁通電路的優(yōu)先電路中輸出信號HIT<4>開始下降。
因此，如圖5所示，當(dāng)全部的輸出為L(不匹配)時，在本實施方式中，與第1實施方式的優(yōu)先電路比較，可知能夠?qū)崿F(xiàn)2.2ns的高速化。
還有，本發(fā)明，關(guān)于所述實施方式2，在輸入信號數(shù)增加時，追加優(yōu)先電路單元301a，也可以進行相同的動作。另外，在實施方式2中，對連接4個優(yōu)先電路單元構(gòu)成優(yōu)先電路單元組沒有限定，為了使在不匹配時從傳送信號節(jié)點P0到輸出端子HIT的傳送信號從電位VDD達到0V的時間最短，在從輸出端子HIT到GND的路徑中，構(gòu)成串聯(lián)連接的NMOS晶體管最少的優(yōu)先電路組，這點也包括在本發(fā)明中。
(第3實施方式)下面，用附圖對本發(fā)明的第3實施方式的優(yōu)先電路進行說明。
圖6表示在本實施方式中的優(yōu)先電路的構(gòu)成圖。在本實施方式，優(yōu)先電路由兩段構(gòu)成，在1周期內(nèi)進行兩次優(yōu)先次序排位。如圖所示，本實施方式的優(yōu)先電路，對4個輸入進行優(yōu)先次序排位，輸出二進制地址。
600是優(yōu)先電路。另外，601是優(yōu)先電路單元。在本實施方式中，作為前段的優(yōu)先電路，由4個反相器6020、6021、6022、6023，4個PMOS晶體管6030、6031、6032、6033，4個NMOS晶體管6040、6041、6042、6043，將2輸入中的一方為反轉(zhuǎn)輸入的4個AND電路6050、6051、6052、6053，4個預(yù)充電用的PMOS晶體管6060、6061、6062、6063以及NMOS晶體管607，構(gòu)成與在第1實施方式中圖1所示的相同的優(yōu)先電路。
另外，同樣作為后段的優(yōu)先電路，由4個PMOS晶體管6130、6131、6132、6133，4個NMOS晶體管6140、6141、6142、6143，將2個輸入中的一方為反轉(zhuǎn)輸入的4個AND電路6150、6151、6152、6153，4個預(yù)充電用的PMOS晶體管6160、6161、6162、6163以及NMOS晶體管617，構(gòu)成與在第1實施方式中圖1所示相同的優(yōu)先電路，但不同點是不具有反相器。
這里的前段以及后段的優(yōu)先電路，通過4個2輸入OR電路6080、6081、6082、6083被連接。具體地說，在每個各自的優(yōu)先電路單元中，將前段的優(yōu)先電路的反相器6020、6021、6022、6023的輸出節(jié)點的各電位和與此對應(yīng)的前段優(yōu)先電路的輸出OUT0、OUT1、OUT2、OUT3輸入到所述OR電路6080、6081、6082、6083中，作為其邏輯和的輸出MIN0、MIN1、MIN2、MIN3，并輸入到所述的后段優(yōu)先電路中。根據(jù)該OR電路，在前段的優(yōu)先電路的輸入信號為H且輸出信號為L時，即，將在第1次的優(yōu)先次序排位中成為最優(yōu)先相應(yīng)信號與非相應(yīng)信號的輸出信號MIN0、MIN1、MIN2、MIN3，作為新的輸入信號輸入到后段的優(yōu)先電路中，重新進行優(yōu)先次序排位。在此，將預(yù)充電使能信號ENABLE輸入到NMOS晶體管607、617以及PMOS晶體管6060～6063、6160～6163的柵極中，根據(jù)被輸入的預(yù)充電使能信號ENABLE，這些NMOS以及PMOS晶體管，如第1以及第2實施方式的優(yōu)選電路中所示同樣地被異或控制。
根據(jù)上述構(gòu)成，在輸入4個輸入信號IN0、IN1、IN2、IN3的本實施方式中的優(yōu)先電路600，根據(jù)前段的優(yōu)先電路進行第1次的優(yōu)先次序排位，在輸出端子HIT輸出該信號的有無的同時，其結(jié)果作為輸出信號OUT0、OUT1、OUT2、OUT3輸出。進而接收該輸出，后段的優(yōu)先電路對將第1次的輸出信號作為非相應(yīng)信號的新的輸入信號進行第2次的優(yōu)先次序排位動作，在輸出端MULTIHIT輸出第2次該信號的有無，同時將結(jié)果作為輸出信號MOUT0、MOUT1、MOUT2、MOUT3輸出。
下面，以輸入信號為(IN0、IN1、IN2、IN3)＝(L、H、L、H)時為例，說明本實施方式的優(yōu)先電路600的動作。
在輸入所述輸入信號時，前段的優(yōu)先電路的輸出信號，與第1實施方式中所示的信號相同，為(OUT0、OUT1、OUT2、OUT3、HIT)＝(L、H、L、L、H)。此時，將這些輸出與反相器電路6020、6021、6022、6023的輸出輸入到OR電路6080、6081、6082、6083的輸出信號為(MIN0、MIN1、MIN2、MIN3)＝(H、H、H、L)。在本實施方式中，將這些輸出信號MIN0～MIN3進而輸入到后段的優(yōu)先電路中，進行優(yōu)先電路排位。因此，應(yīng)用所述輸出信號MIN0～MIN3，根據(jù)后段的優(yōu)先電路得到作為進行優(yōu)先排位動作結(jié)果的輸出信號(MOUT0、MOUT1、MOUT2、MOUT3、MULTIHIT)＝(L、L、L、H、H)。在此，由于輸出端子HIT以及MULTIHIT的輸出信號為H，且輸出端子OUT1、MOUT3的輸出信號為H，通過1周期的處理，在輸入信號IN0～IN3中輸入兩個H，可知其中優(yōu)先次序是第1的H為輸入信號IN1，另外第2的H為輸入信號IN3。
圖7表示在本實施方式中的優(yōu)先電路的仿真結(jié)果。在該圖中，在時刻0～10ns中，表示輸入信號為(IN0、IN1、IN2、IN3)＝(L、H、L、L)的情況，另外，而且，在時刻10～20ns，表示輸入信號為(IN0、IN1、IN2、IN3)＝(L、H、L、H)的情況。<1>、<2>、<3>、<4>分別表示預(yù)充電使能信號、輸入信號IN1、輸入信號IN3、輸出信號HIT。但是，在預(yù)充電使能信號為L狀態(tài)時，在H輸入時輸入信號IN1以及IN3匹配，在L輸入時不匹配。另外，<6>～<9>分別表示前段的優(yōu)先電路的輸出信號OUT0～OUT3，<10>～<13>分別表示后段的優(yōu)先電路的輸出信號MOUT0～MOUT3。
在時刻0～10ns期間，預(yù)充電使能信號<1>在時刻1ns附近為L，即，為工作狀態(tài)。在幾乎與該預(yù)充電使能信號ENABLE成為L工作狀態(tài)的同時，對輸出端子HIT以及輸出端子MULTIHIT分別預(yù)充電，<4>的輸出信號HIT以及<5>的輸出信號MULTIHIT上升為H。在該狀態(tài)中，輸入<2>的輸入信號IN1，在確定該輸入信號IN1的值之后，在時刻3ns，預(yù)充電使能信號ENABLE變?yōu)镠。此時，由于輸入信號IN1為H，所以<4>的輸出信號HIT維持在H，表示在前段的優(yōu)先電路的輸入端子的任意一個中已輸入H，由于<3>的輸入信號IN3以及另外的輸入信號為仍為L，所以<5>的輸出信號MULTIHIT下降為L，表示在后段的優(yōu)先電路中沒有輸入H。
在該過程中，對輸出信號OUT0～OUT3的電壓波形，首先，在時刻1ns預(yù)充電使能信號ENABLE從H轉(zhuǎn)換為L時，由于NMOS晶體管607從導(dǎo)通轉(zhuǎn)換為截止，另外，PMOS晶體管6060從截止轉(zhuǎn)換為導(dǎo)通，所以在AND電路6050的非反轉(zhuǎn)輸入端子中輸入H，在被接地的反轉(zhuǎn)輸入端子輸入L。由此，在輸出端子OUT0輸出H，<6>的電壓波形在時刻1ns上升為H。此時，通過預(yù)充電動作，由于在其它的優(yōu)先電路單元的AND電路6051、6052、6053的反轉(zhuǎn)輸入端子中輸入的信號全部為H，所以輸出信號OUT1～OUT3任意一個都是L，即<7>～<9>的電壓波形一直為L的狀態(tài)。
接下來，在預(yù)充電使能信號ENABLE為L狀態(tài)時輸入信號IN1上升為H后，在時刻3ns預(yù)充電使能信號ENABLE轉(zhuǎn)換為H，預(yù)充電用PMOS晶體管6060～6063就截止，NMOS晶體管607變?yōu)閷?dǎo)通。此時，通過輸入L的輸入信號IN0，NMOS晶體管6040的源極以及漏極同時變?yōu)長，輸出信號OUT0從H轉(zhuǎn)換為L，電壓波形<6>在時刻3ns后下降為L。與此同時，NMOS晶體管6041的源極也變?yōu)長，由于輸入信號IN1為H，PMOS晶體管6031導(dǎo)通，輸出信號OUT1從L轉(zhuǎn)換為H，<7>的電壓波形從L上升為H。另外，由于輸入信號IN2以及IN3為L，通過NMOS晶體管6042、6043的源漏極傳送H，輸出信號OUT2以及OUT3仍為L。因此，電壓波形<8>以及<9>仍為L。
如上，由于反相器(6020、6021、6022、6023)的輸出是(H、L、H、H)，另外，輸出信號(OUT0、OUT1、OUT2、OUT3)變?yōu)?L、H、L、L)，所以O(shè)R電路6080、6081、6082、6083的輸出信號全部變?yōu)镠。因此，后段的優(yōu)先電路的動作，與在前段的優(yōu)先電路中反相器以后的動作相同，輸出信號(MOUT0、MOUT1、MOUT2、MOUT3、MULTIHIT)變?yōu)?L、L、L、L、L)。由此，電壓波形<10>～<13>仍舊全部為L。
接下來，在時刻10～20ns期間，對輸入信號(IN0、IN1、IN2、IN3)＝(L、H、L、H)的情況進行說明。
這種情況下，由于輸入信號IN1仍然保持為H，電壓波形<2>仍為H，在時刻11ns～13ns之間預(yù)充電使能信號ENABLE變?yōu)長，通過輸入信號IN3轉(zhuǎn)換為H，與期間0ns～10ns時不同，在電壓波形<5>中表示輸出MULTIHIT不是下降到L而是保持為H。下面，關(guān)于這些情況對電壓波形<6>～<13>同時進行詳細地說明。
在上述過程中相對于電壓波形<1>～<5>，預(yù)充電使能信號ENABLE為L狀態(tài)以后的<6>～<8>的電壓波形，由于與期間0ns～10ns的情況相同故省略說明。在時刻10～20ns期間，輸入信號IN3輸入H。但是，對AND電路6053的輸入沒有變化。即，在期間0～10ns中，通過NMOS晶體管6043導(dǎo)通，將該NMOS晶體管6043的源極電位H傳送到漏極，向AND電路6052都輸入H，但在期間10～20ns，通過輸入信號IN3的反轉(zhuǎn)信號L，PMOS晶體管6063導(dǎo)通，向AND電路6053的兩方輸入端子輸入相同的H。因此，在這兩個期間輸出信號OUT3都為L。然而，由于反相器6023輸出L，所以兩個輸入都為L的OR電路6083輸出L。由此，在后段的優(yōu)先電路PMOS晶體管6133導(dǎo)通并從輸出端子MULTIHIT中輸出H。這種情況表示，在電壓波形<5>中顯示，預(yù)充電使能信號ENABLE變?yōu)镠，在優(yōu)先電路進入動作狀態(tài)后電壓波形<5>也保持為H，將多個H輸入到優(yōu)先電路中。進而根據(jù)上述說明在后段的優(yōu)先電路中輸入輸入信號(MIN0、MIN1、MIN2、MIN3)＝(H、H、H、L)，通過和前段的優(yōu)先電路相同的動作，輸出信號(MOUT0、MOUT1、MOUT2、MOUT3、MULTIHIT)變?yōu)?L、L、L、H、H)。這種情況，在電壓波形<13>中所顯示，在時刻13.6ns上升。
根據(jù)上述構(gòu)成，在本實施方式的優(yōu)先電路中，可知在輸入2個H信號時在1周期進行兩次優(yōu)先次序排位。
還有，本發(fā)明，在上述實施方式3中，即使輸入信號數(shù)增加，優(yōu)先電路單元601也增加，也可以進行相同的動作。另外，實施方式3的優(yōu)先電路，應(yīng)用實施方式1的優(yōu)先電路，如果應(yīng)用實施方式2的優(yōu)先電路，進而可以實現(xiàn)更高速的動作。
本發(fā)明所述的優(yōu)先電路，能夠抑制從優(yōu)先次序的高位向低位傳送信號的劣化，防止由于噪聲的影響產(chǎn)生誤動作，根據(jù)未擊中時的旁路控制，通過高速進行將各傳送信號節(jié)點的電位從H電位下降到L電位的動作，能夠高速進行優(yōu)先次序排位，進而具有能夠檢測出在1周期的輸入信號有兩個以上“H”的效果(稱作多擊中)，根據(jù)預(yù)先規(guī)定相聯(lián)存儲器(ContentAddressable MemoryCAM)等的多個相同地址信號的優(yōu)先度進行譯碼，可在得到二進制地址輸出所應(yīng)用的優(yōu)先電路(優(yōu)先度符號化電路)等中使用。
權(quán)利要求
1.一種優(yōu)先電路，具備m個優(yōu)先電路單元，其接收由m個(m是2以上的整數(shù))二進制信號組成的輸入信號，分別具有NMOS晶體管以及HIT檢測機構(gòu)；在接收所述m個二進制信號中的第i個(i是1≤i≤m的整數(shù))輸入信號的第i個所述優(yōu)先電路單元，和比該第i個優(yōu)先次序低1位的第(i+1)個優(yōu)先電路單元，將各自具有的第i個及第(i+1)個NMOS晶體管之間串聯(lián)連接在第i個傳送信號節(jié)點上；所述第i個輸入信號，在為所定值的相應(yīng)信號時，第i個優(yōu)先電路單元所具有的第i個HIT檢測機構(gòu)將第i個傳送信號節(jié)點的電位設(shè)為所定的高電位，所述第i個輸入信號為非相應(yīng)信號時，第i個NMOS晶體管將第(i-1)個傳送信號節(jié)點的電位傳送到第i個傳送信號節(jié)點，將這些HIT檢測結(jié)果順次傳送到第m個傳送信號節(jié)點，在輸入至少一個所述相應(yīng)信號時，將所定的檢測信號輸出到在第m個傳送信號節(jié)點連接的HIT輸出端子上，同時在被輸入的所述相應(yīng)信號中，根據(jù)所定的優(yōu)先規(guī)則僅從對應(yīng)最優(yōu)先次序輸入位置的所述優(yōu)先電路，輸出與其它次序不同的所定信號，在表示最優(yōu)先次序的相應(yīng)信號地址的優(yōu)先電路中，其特征在于，具備優(yōu)先電路控制機構(gòu)，其被插入在第0個所述傳送信號節(jié)點與所定的低電位之間，接收所定的控制信號，轉(zhuǎn)換控制第0個所述傳送信號節(jié)點與所述所定低電位之間的斷開或者連接；預(yù)充電機構(gòu)，其具備在所述第i個優(yōu)先電路單元中，在所述優(yōu)先電路為非動作狀態(tài)時，接收所述的所定控制信號并將第i個傳送信號節(jié)點的電位預(yù)充電到所定的高電位。
2.根據(jù)權(quán)利要求1所述的優(yōu)先電路，其特征在于，第i個預(yù)充電機構(gòu)具備PMOS晶體管；所述PMOS晶體管，是將其源極連接到所定高電位，將漏極連接在第i個傳送信號節(jié)點上，根據(jù)在柵極輸入的信號而控制動作的PMOS晶體管。
3.根據(jù)權(quán)利要求1所述的優(yōu)先電路，其特征在于，所述優(yōu)先電路控制機構(gòu)具備NMOS晶體管；所述NMOS晶體管，其被插入在所述優(yōu)先電路與所定的低電位之間，根據(jù)在柵極輸入的信號，轉(zhuǎn)換控制所述優(yōu)先電路與所定的低電壓連接或者斷開的狀態(tài)。
4.根據(jù)權(quán)利要求1、2或者3所述的優(yōu)先電路，其特征在于，具備旁通電路，其被連接以便于將第i個傳送信號節(jié)點與第(i+n)(n是1以上的整數(shù))個傳送信號節(jié)點之間的至少一個優(yōu)先電路單元分流，在接收所定的旁路控制信號時，將所述第i個以及第(i+n)個傳送信號節(jié)點間短路并將所述至少1個優(yōu)先電路單元進行旁通；和，旁路控制電路，其在所述旁通電路中輸入旁路控制信號；所述旁路控制電路，在從第(i+1)個到第(i+n)個的任意一個輸入端子中沒有輸入相應(yīng)信號時，在所述旁通電路中輸入被旁通的所述旁路控制信號。
5.根據(jù)權(quán)利要求1、2、或者3所述的優(yōu)先電路，是根據(jù)對m個輸入信號按照所述所定的優(yōu)先規(guī)則進行優(yōu)先次序排位的結(jié)果，通過串聯(lián)連接至少一個重新進行優(yōu)先次序排位的優(yōu)先電路而追加在后段，對在m個輸入信號中所包括的多個所述相應(yīng)信號同時進行所定次數(shù)的優(yōu)先次序排位的優(yōu)先電路，其特征在于，所述通過串聯(lián)連接而追加到后段的優(yōu)先電路，對于將在前段的優(yōu)先電路中作為相應(yīng)信號輸出的信號作為非相應(yīng)信號的m個新的輸入信號重新進行優(yōu)先次序排位動作。
全文摘要
根據(jù)預(yù)充電使能信號ENABLE的控制，將NMOS晶體管(107)截止，在優(yōu)先電路為非動作狀態(tài)時，通過預(yù)充電用PMOS晶體管(10文檔編號H03M7/00GK1595533SQ20041007711
公開日2005年3月16日 申請日期2004年9月10日 優(yōu)先權(quán)日2003年9月10日
發(fā)明者舟橋順正, 岡田康幸 申請人:松下電器產(chǎn)業(yè)株式會社