專利名稱：具有可選的常規(guī)或者快速鎖定能力的數(shù)字鎖相環(huán)的制作方法
技術領域：
本發(fā)明涉及數(shù)字信號同步領域。特別是，本發(fā)明涉及具有可選的快速鎖定能力的數(shù)字鎖相環(huán)(DPLL)。
背景技術：
在使用數(shù)字同步裝置的數(shù)字通信中，通常需要能夠滿足定義其濾波器響應的一定標準，并具有快速鎖定到基準信號的能力的DPLL。當加電時以及在進行人工基準時鐘重新調(diào)整期間尤其希望快速鎖定。DPLL的常規(guī)鎖定時間與其濾波器響應成反比，所以當標準規(guī)定一個慢速響應(小的轉(zhuǎn)角頻率)時，快速鎖定是非常有用的。
在現(xiàn)有技術的DPLL實施(例如，卓聯(lián)MT90866 H.110兼容數(shù)字開關中的嵌入式DPLL)中，通過把DPLL轉(zhuǎn)角頻率限制到快速鎖定模式的較高頻率范圍，已經(jīng)實現(xiàn)了快速鎖定的某些實例。DPLL輸出時鐘對有效輸入基準時鐘的頻率變化的快速響應，以及輸出時鐘邊緣對有效輸入基準時鐘邊緣的精確對準，是可以實現(xiàn)的。對于相當大的DPLL轉(zhuǎn)角頻率(即，大于1kHz)，鎖定時間非常小。
然而，在先實施不能滿足兩個主要的快速鎖定模式要求。首先，如果在快速鎖定時間過去之后立即進入保存模式，則保存頻率不可能到達有保障的保存穩(wěn)定性。在保存模式中，DPLL在最后鎖定的頻率上產(chǎn)生一個穩(wěn)定輸出。在由濾波響應定義的常規(guī)DPLL鎖定時間期滿之前，必需使用其它技術防止DPLL進入保存模式。第二，在該短的快速鎖定時間之后，最終輸出鎖定時鐘不會被對準到有效輸入基準上。從有效輸入基準時鐘到輸出時鐘的相位差與DPLL中使用的內(nèi)部時鐘有效輸入基準時鐘的抽樣誤差成正比。該不對準將會造成DPLL被用作時鐘同步器的系統(tǒng)中的故障，特別是在具有高時鐘和數(shù)據(jù)速率的系統(tǒng)中，將造成可與抽樣誤差相比的故障。
發(fā)明概述本發(fā)明提供了一種用于時鐘同步的數(shù)字鎖相環(huán)(DPLL)，該DPLL具有一個能夠提供用于各種濾波器響應的全套快速鎖定功能的環(huán)路濾波器。此外，該DPLL提供由定義最大輸出時鐘相位變化，即相位斜率的適當標準規(guī)定的常規(guī)鎖定功能。
根據(jù)本發(fā)明，這里提供了一種具有快速鎖定能力的數(shù)字鎖相環(huán)，包括一個數(shù)字控制振蕩器，用于產(chǎn)生鎖定到輸入基準時鐘的輸出時鐘相位；一個相位檢測器，用于測量所述輸入基準時鐘與反饋時鐘的相位差；一個環(huán)路濾波器，用于產(chǎn)生所述數(shù)字控制振蕩器的控制信號，所述環(huán)路濾波器包括一個比例電路，用于產(chǎn)生與所述相位差成比例的第一信號；一個積分器，用于從所述第一信號產(chǎn)生第二積分信號；一個加權單元，用于把快速鎖定模式中額外加權選擇性地加到對所述積分器一個輸入的所述第一信號上，以使所述積分器更快地建立其內(nèi)容，從而縮短鎖相環(huán)的鎖定時間；和一個加法器，將不帶有所述額外加權的所述第一信號與所述積分器產(chǎn)生的所述第二信號相加，以產(chǎn)生用于所述數(shù)字控制振蕩器的所述控制信號。加權電路最好是線性乘法器，盡管它將被體現(xiàn)為可以使用加權的其它形式。
本發(fā)明還允許數(shù)字鎖相環(huán)(DPLL)以保存模式快速實現(xiàn)穩(wěn)定的保存頻率。穩(wěn)定的保存頻率可以在所述的快速鎖定時間內(nèi)實現(xiàn)。
本發(fā)明解決了快速鎖定模式中關于輸出時鐘對準有效輸入基準時鐘以及保存頻率穩(wěn)定性的問題。利用本發(fā)明，可以在稱之為快速鎖定時間的非常短的時段中解決上述兩個問題?？焖冁i定時間依賴于所選的DPLL濾波器響應。
所得到的DPLL能夠在非常短的時間間隔中，從具有特定頻偏的一個基準切換到具有遠離第一基準頻率的不同頻偏的另一個基準。該DPLL實現(xiàn)了輸出時鐘對有效基準時鐘的優(yōu)良的對準，并維持有保證的保存穩(wěn)定性。當本地時鐘必需與具有大頻偏的網(wǎng)絡基準時鐘同步時，一旦系統(tǒng)加電，就可以實現(xiàn)相同的效果。
本發(fā)明的DPLL能夠在非常短時間間隔內(nèi)，例如在一秒以內(nèi)，實現(xiàn)幾乎絕對的輸出時鐘對輸入基準信號的對準。DPLL還能夠在相同的時間幀內(nèi)實現(xiàn)校正和精確的保存頻率。
DPLL可以用于不同的系統(tǒng)，比如由ECTF H.110標準定義的系統(tǒng)，其中一個同步裝置必須能夠鎖定到執(zhí)行抖動衰減的網(wǎng)絡時鐘上。同樣的裝置必須能夠鎖定到不允許抖動衰減的背板時鐘上，因而允許輸出時鐘對背板時鐘邊緣同步。這種系統(tǒng)要求在網(wǎng)絡與背板時鐘之間利用保存能力進行無誤差切換。實施本發(fā)明的DPLL能夠使同步裝置在切換基準輸入后的非常短的時段之后，進入保存模式，從而消除了在常規(guī)鎖定時間期滿之前，用戶避免進入保存模式的任何附加邏輯的需要。從而降低了構(gòu)建這種系統(tǒng)的成本。
根據(jù)本發(fā)明的原理，額外加權在傳送到積分器之前，被加到有效輸入基準時鐘與反饋時鐘之間的相位差值上。沒有額外加權的相同相位差值被傳送給比例積分加法器。該加法器輸出是用于預期輸出時鐘生成的數(shù)字控制振蕩器(DCO)所用的頻偏。
在DPLL環(huán)路濾波器中將額外加權加到積分器輸入上，允許積分器根據(jù)有效輸入基準時鐘與輸出(反饋)時鐘的相位差的變化，更快地建立代表輸出時鐘頻偏的內(nèi)容。
當選擇快速濾波器響應加快鎖定時，該技術非常有效。在先前的DPLL實施中，當輸出時鐘在1個LSB(最小有效比特)內(nèi)對準有效輸入基準時鐘時，快速濾波器響應需要相位檢測器消除1LSB的抽樣誤差噪聲。為了避免快速濾波器響應的抽樣誤差的放大，使用了一個非線性傳遞濾波器。在此情況下，根據(jù)濾波器響應，輸出時鐘在1LSB之內(nèi)非?？斓貙视行л斎牖鶞蕰r鐘。該對準停止相位差的放大并使積分器減緩到達其積分值，從而避免輸出時鐘對有效輸入基準時鐘的最終對準。與此相反，在本發(fā)明環(huán)路濾波器中，積分器輸入的相位差值將給予額外加權(附加放大)，從而允許積分器非常快速地到達其積分值。此外，輸出時鐘對有效基準時鐘最終對準將照常在積分器到達其積分值之后立即發(fā)生。
根據(jù)本發(fā)明的另一方面，這里提供了一種控制數(shù)字鎖相環(huán)的方法，其中在快速鎖定模式下，環(huán)路濾波器在把加權因子傳送到積分器之前，首先把該加權因子施加到代表輸出時鐘與有效輸入基準時鐘相位差的相位誤差(P值)的比例值上，以便在快速鎖定模式下實現(xiàn)輸出時鐘對有效輸入基準時鐘的快速對準，以及在保存模式下快速到達穩(wěn)定的保存頻率。
附圖簡要說明下面參考附圖并通過舉例顯示說明本發(fā)明優(yōu)選實施例的詳細說明。


圖1是本發(fā)明的DPLL電路的高級方框圖；圖2是圖1中環(huán)路濾波器的方框圖；圖3是圖2中帶有飽和器的非線性乘法器的方框圖；圖4是圖2中帶有可編程飽和器的線性乘法器的方框圖；圖5是圖2中鎖定速度限制器的界限圖。
優(yōu)選實施例詳細說明下面將粗略地解釋DPLL模塊，該DPLL模塊不直接包含本發(fā)明，但對本發(fā)明的理解是重要的。然后再更詳細地解釋包含本發(fā)明的DPLL模塊。
參見圖1，能夠提供一整套常規(guī)鎖定和快速鎖定功能的DPLL電路由以下模塊組成四個頻率檢測器及基準監(jiān)視器1；狀態(tài)機2；輸入基準乘法器3；最大時間間隔誤差(MTIE)模塊4；相位檢測器5；環(huán)路濾波器6、數(shù)字控制振蕩器(DCO)7；兩個頻率變換器8；以及帶有三個抽頭延遲線(TDL)的輸出驅(qū)動器9。
頻率檢測器1確定輸入基準時鐘的頻率并向狀態(tài)機2發(fā)送編碼二進制值。
基準監(jiān)視器模塊1監(jiān)視輸入基準時鐘的存在與頻偏，并將基準時鐘可靠性告知狀態(tài)機模塊2。滯后功能在基準監(jiān)視器模塊1中完成，以便當優(yōu)選輸入基準時鐘的頻偏接近可靠性邊界時，避免基準中的跳動。
狀態(tài)機2控制輸入基準乘法器3，選擇對應于所選基準的適當頻率信息，激活MTIE(最大時間間隔誤差)模塊4的測量周期，并且使DPLL自動地切換到保存模式以及從保存模式自動地切換DPLL。四個輸入基準具有相等地優(yōu)先級并且任何一個都可以被選擇為優(yōu)選基準。如果優(yōu)選基準未到達特定的定時標準，則狀態(tài)機2將DPLL鎖定到下一個合格的基準上，或者如果四個基準都不合格，則把DPLL切換到保存模式。
輸入基準乘法器3選擇四個輸入基準時鐘之一作為DPLL的輸入時鐘。
MTIE模塊4在基準切換或者從保存模式恢復的情況下，補償新近選擇的輸入基準時鐘與DPLL輸出時鐘之間的相位偏移。在新的基準時鐘被選擇為DPLL輸入時鐘之后，狀態(tài)機2就立即激活MTIE模塊4，以開始測量處理，其中記錄新的基準時鐘與DPLL反饋時鐘的相位差。在進行測量處理之后，在新的基準時鐘與輸出時鐘之間維持所測量的相位差。“反饋時鐘”信號在匹配基準延遲的MTIE模塊4內(nèi)部延遲，并傳送給相位檢測器模塊5。
相位檢測器5在每個基準時鐘邊緣測量輸入基準時鐘與輸出反饋時鐘的相位差，并將其變換為帶符號的二進制數(shù)表示。相位檢測器5的輸出值總是被做成奇數(shù)，以避免“死區(qū)”的出現(xiàn)，該“死區(qū)”將改變DPLL響應，并增加DPLL輸出時鐘對有效輸入基準時鐘的不確定性。所測量的相位誤差、相位檢測器輸出傳送到環(huán)路濾波器6。
環(huán)路濾波器6是本發(fā)明的中心部分，稍后將對其進行更詳細地解釋。通常，對于常規(guī)鎖定模式功能，環(huán)路濾波器6執(zhí)行輸出相位限制、濾除相位檢測器5所生成的相位誤差、相位誤差對DCO 7的頻偏的轉(zhuǎn)換。當選擇快速鎖定模式時，環(huán)路濾波器6增倍來自相位檢測器5的相位誤差，以實現(xiàn)由DPLL轉(zhuǎn)角頻率定義的適當濾波器響應，并執(zhí)行對比例值(P值)的附加增倍，然后再對其積分，從而實現(xiàn)快速鎖定功能。不增倍的比例部分與積分部分相加并作為頻偏傳送給DCO(數(shù)字控制振蕩器)模塊7。當環(huán)路濾波器6不希望匹配有效輸入基準頻偏時，環(huán)路濾波器6還允許軟件控制DPLL輸出時鐘的頻偏。
DCO 7生成對輸入基準時鐘相位鎖定的時鐘。系統(tǒng)時鐘和DCO模塊7內(nèi)的中心頻率數(shù)確定所生成的時鐘的頻率。來自環(huán)路濾波器6的頻偏值與中心頻率數(shù)相加，使來自所生成的時鐘的反饋時鐘的相位朝著降低相位誤差的方向位移。
頻率變換器8用來依據(jù)DCO所生成的時鐘產(chǎn)生不能被直接整除的輸出時鐘。DCO值代表相對于其理想位置的DCO所生成時鐘的當前相位，該DCO值被一個不變分數(shù)相乘，從而產(chǎn)生其頻率是DCO輸出時鐘頻率的一個時鐘。
TDL(抽頭延遲線)9用來最小化DCO所生成時鐘和兩個由頻率變換器8所成生的時鐘的固有抖動。TDL輸入的固有抖動代表DCO和頻率變換器的誤差，該抖動由相對于其理想位置的所生成時鐘的相位確定。TDL 9的作用是，通過延遲DCO和頻率變換器生成的時鐘以盡可能地接近于理想時鐘位置，而使固有抖動最小。
除法器模塊9用來通過整除DCO 7和兩個頻率變換器8所產(chǎn)生的時鐘，來生成所有所需的輸出時鐘以及DPLL反饋時鐘。為了使來自頻率變換器8的時鐘與來自DCO 7的時鐘適當對準，實施一個特定技術。
除法器模塊9在DPLL靜止，等候TDL時鐘達到初始穩(wěn)定后再復位。然后用適當值預加載計數(shù)器，該計數(shù)器用于整除來自頻率變換器8的時鐘。由于DCO時鐘與頻率變換器時鐘的關系是固定的并且可利用一個給定時基(例如，每125微秒之后)重復，因此在實際間隔中，計數(shù)器的適當初始化有效維持來自頻率變換器8的時鐘對來自DCO7的時鐘的對準。反饋時鐘頻率被選擇來匹配有效輸入基準的時鐘頻率。
環(huán)路濾波器模塊環(huán)路濾波器電路6實現(xiàn)一階低通濾波器?，F(xiàn)在參考圖2，環(huán)路濾波器由以下子模塊組成帶有飽和器的非線性乘法器10；相位斜率限制器11；鎖定速度限制器13；帶有可編程飽和器的線性乘法器14；積分器15；P+I加法器16，保存存儲器17；減法器19；三個復用器12、18和20。
來自相位檢測模塊“相位”的相位誤差首先在非線性乘法器10中倍增，然后在飽和器10中飽和以達到最大值，而不考慮是否需要常規(guī)或者快速鎖定功能。倍增因子“濾波器響應選擇”定義DPLL濾波器響應，即轉(zhuǎn)角頻率。下面更詳細解釋帶有飽和器的非線性乘法器10的功能。
在相位斜率限制器11內(nèi)部限制倍增的相位誤差，使倍增的相位誤差的模數(shù)位于“相位斜率限制”所定義的特定值之內(nèi)。在常規(guī)鎖定模式中，P+I加法器的比例值(“P-值”)被選擇為相位斜率限制器11的輸出。在快速鎖定模式中，給相位斜率限制器11設旁路，以及選擇倍增的相位誤差成為“P-值”。
為了實現(xiàn)快速鎖定功能，如果需要快速鎖定功能，帶有可編程飽和器模塊的線性乘法器14首先執(zhí)行“P-值”的附加乘法，然后開始積分器輸入。在常規(guī)鎖定模式中，倍增系數(shù)是1(不執(zhí)行乘法)。
帶有可編程飽和器模塊的線性乘法器14的倍增系數(shù)來自鎖定速度限制器模塊13。利用特定限制算法限制“鎖定速度選擇”值，下面將詳細解釋該特定限制算法。
當DPLL輸出相位峰值的標準的要求不太嚴格時，帶可編程飽和器14的線性乘法器可以和相位斜率限制器11一起使用以縮短常規(guī)鎖定時間，此時DPLL仍然可以維持所需的相位斜率。倍增系數(shù)依賴于所需的峰值。
積分器模塊15由累加器和衰減器即除法器組成?！癙-值”在累加器中累加。執(zhí)行對累加值的衰減是為了避免DPLL的振蕩。衰減器的輸出是P+I加法器的整數(shù)部分(“I-值”)?！癐-值”代表當DPLL被鎖定時的有效輸入基準的頻偏。
如果DPLL不位于保存模式，則“P-值”與P+I加法器16的“I值”相加導致DCO模塊7的頻偏，該頻偏稱之為“Δ頻率”。I-值被周期地存儲在保存存儲器17中，并且當DPLL處于保存模式時，以前存儲的“舊”值被用作頻偏。
當“軟件控制”有效時，DPLL允許外部軟件控制“Δ頻率”。通過增加減法器模塊19實施該功能，該減法器19從所提供的“軟件頻率”中減去“I-值”，其中“軟件頻率”代表理想的DPLL輸出時鐘的頻偏。這允許DPLL在受軟件控制時，跟蹤一個所選的濾波器響應和相位斜率。“軟件頻率”的更新間隔沒有限制，并且可以與系統(tǒng)所需間隔一樣小。
帶有飽和器的非線性乘法器濾波器模塊6的帶有飽和器子模塊的非線性乘法器10的作用是提供DPLL的16不同濾波器響應，即范圍從0.47Hz到15.5kHz的16個不同轉(zhuǎn)角頻率。
如圖3所示，帶有飽和器的非線性乘法器10由以下部件組成桶形移位器21；三個比較器22、24和26；三個復用器23、25和27。
非線性功能由如果其值在+/-1界限之內(nèi)則不倍增“相位”的事實所表示，一旦DPLL將其輸出時鐘對準有效輸入基準時鐘，就需要該非線性功能來穩(wěn)定DPLL輸出頻率。非線性功能利用桶形移位器21、比較器22和乘法器23來實現(xiàn)。
然后飽和倍增的相位值，使其位于硬編碼的+/-MAX值之內(nèi)；該值被選擇來防止DCO模塊7的累加器的溢出。兩個比較器24和26以及兩個乘法器25和27用來實現(xiàn)飽和功能。
帶有可編程飽和器的線性乘法器快速鎖定功能基于“P-值”的附加倍增，它加速積分器15到達其積分值。由于整個鎖定時間的最大部分屬于DPLL輸出時鐘對有效基準時鐘的最后相位對準，因此使用線性乘法。在該最后對準期間，“P-值”常常是+1或者-1值。一個值比其它值更經(jīng)常出現(xiàn)取決于必需沿哪個方向執(zhí)行最終對準。如果使用非線性濾波器，則缺乏用于+1和-1的倍增系數(shù)將導致，跟蹤與DPLL濾波器響應選擇無關的最終對準的相似時間量。用于本發(fā)明的線性倍增假定也附加地倍增+1和-1的“P-值”，從而與非線性乘法器相比，造成定時時間的明顯下降。
現(xiàn)在參見圖4，濾波器模塊6的帶有可編程飽和器子模塊的線性乘法器14包括兩個桶形移位器28和29，兩個比較器30和32，反相器31和兩個乘法器33和34。
對于“P-值”倍增，使用桶形移位器28。桶形移位器28的另一個輸入是“有限鎖定速度選擇”輸入，它確定DPLL的快速鎖定速度。
當明顯的抖動量出現(xiàn)于DPLL有效輸入基準時鐘時，為了穩(wěn)定快速鎖定模式的DPLL輸出時鐘，可以把倍增的“P-值”飽和到由“頻率穩(wěn)定性選擇”定義的最大值。桶形移位器29用來產(chǎn)生用于“積分器入”的最大值，它是對濾波器模塊6的積分器子模塊15的輸入。代表積分器15的衰減系數(shù)的常數(shù)K被用于桶形移位器29。
桶形移位器28中倍增的“P-值”與桶形積分器29內(nèi)計算的最大值進行比照，如果在最大值的+/-之內(nèi)，則傳送到“積分器入”。如果倍增的“P-值”在最大值之外，則根據(jù)“P-值”的符號，將最大值或者2的補碼反向值傳送到“積分器入”。2的補碼“P-值”的反向在反向器部件31中進行。
“有限鎖定速度選擇”是在濾波器模塊6的鎖定速度限制器子模塊13內(nèi)部依據(jù)“鎖定速度選擇”和“濾波器響應選擇”值產(chǎn)生的，對其進行選擇，以產(chǎn)生穩(wěn)定的DPLL輸出時鐘，而不考慮可以提供什么樣的“鎖定速度選擇”的值。根據(jù)圖5所示曲線，“鎖定速度選擇”值取決于“濾波器響應選擇”值而自動地受限制。
參見圖5，當“濾波器響應選擇”的小值和“鎖定速度選擇”的大值被選擇時，DPLL似乎不穩(wěn)定(即振蕩)。在這種情況下，“I-值”變成支配“P-值”，以防止濾波器模塊6的積分器子模塊15穩(wěn)定到由有效輸入基準時鐘頻偏定義的目標值，從而避免DPLL將其輸出時鐘鎖定到有效輸入基準時鐘。
當“濾波器響應選擇”值被選擇為大得足以避免振蕩時，仍然存在對“鎖定速度選擇”值得限制。如果一個大的“鎖定速度選擇”值與大的“濾波器響應選擇”值一起被選擇，則DPLL輸出時鐘將增加額外的固有抖動，以作為積分器輸入具有極大值的結(jié)果。積分器內(nèi)容將穩(wěn)定在它的由有效輸入基準時鐘頻偏定義的目標值周圍，但是非常小的相位變化將造成積分器內(nèi)容上移和下移，造成輸出時鐘對有效輸入基準時鐘的錯誤的再對準，因而增加輸出時鐘的額外抖動和不精確的保存頻率。
“最大鎖定速度選擇曲線”由三個部分組成上升部分、直線部分和下降部分。上升部分涉及當數(shù)值限制上升到“I-值”成為支配性的點時的小“濾波器響應選擇”值(即，達到6)。直線部分涉及較大“鎖定速度選擇”值將造成積分器輸入大得足以使小相位變化可以在輸出頻偏內(nèi)發(fā)生變化，從而增加輸出時鐘額外抖動的“濾波器響應選擇”的值。下降部分涉及“濾波器響應選擇”的最大值，其中增加“濾波器響應選擇”需要使“鎖定速度選擇”的最大值降低，以便避免DPLL輸出時鐘的附加抖動增益，該附加抖動增益是由于“相位”值小變化的“倍增相位”和“積分器入”的飽和而造成的。
本發(fā)明的DPLL包括能夠提供超過十六個轉(zhuǎn)角頻率的完全快速鎖定功能的環(huán)路濾波器，以及由定義最大輸出時鐘相位變化(即，相位斜率)、最大漂移累積(即，峰值)等的適當標準規(guī)定的常規(guī)鎖定功能。
環(huán)路濾波器倍增相位誤差的比例值(P-值)，該相位誤差代表DPLL輸出時鐘與有效輸入基準時鐘相位差，然后再將其傳送給積分器，以實現(xiàn)DPLL輸出時鐘對有效輸入基準時鐘的快速對準以及快速達到穩(wěn)定的保存頻率，即DPLL的快速鎖定功能。相位誤差的可編程乘法器控制DPLL的快速鎖定速度。
相位誤差的非線性倍增用來形成數(shù)字控制振蕩器(DCO)的頻偏，已倍增相位誤差的線性倍增用作對積分器的輸入，該相位誤差的非線性倍增與該已倍增相位誤差的線性倍增之組合實現(xiàn)了具有DPLL的穩(wěn)定保存頻率的快速鎖定。
具有可選飽和值的飽和器根據(jù)存在于DPLL有效輸入基準時鐘上的抖動量，限制積分器輸入，以便實現(xiàn)DPLL輸出時鐘穩(wěn)定性。已倍增相位誤差值的飽和避免了DCO累積器的溢出。
限制DPLL的鎖定速度避免了DPLL輸出時鐘的振蕩以及附加抖動增加?？梢栽诳芍貜蜁r間間隔，即每125微秒，將來自DPLL的頻率變換器的時鐘對準來自DCO的時鐘。
當DPLL的優(yōu)選輸入基準時鐘的頻偏接近穩(wěn)定性邊界時，DPLL基準監(jiān)視器內(nèi)部的滯后功能避免了頻率之中的跳動。
本發(fā)明允許軟件跟隨已選DPLL濾波器響應和相位斜率，控制DPLL輸出時鐘頻率，并且沒有頻偏更新間隔限制。
本發(fā)明可以構(gòu)成數(shù)字開關的嵌入式DPLL。DPLL可以被實施在硅片上或者被實施為FPGA。
權利要求
1.一種具有可選快速鎖定能力的數(shù)字鎖相環(huán)，包括數(shù)字控制振蕩器，用于產(chǎn)生鎖定到輸入基準時鐘上的輸出時鐘相位；相位檢測器，用于測量所述輸入基準時鐘與反饋時鐘的相位差；環(huán)路濾波器，用于產(chǎn)生所述數(shù)字控制振蕩器的控制信號，所述環(huán)路濾波器包括比例電路，用于產(chǎn)生與所述相位差成比例的第一信號；積分器，用于從所述第一信號產(chǎn)生第二積分信號；加權單元，用于把快速鎖定模式中額外加權選擇性地加到對所述積分器一個輸入的所述第一信號上，以使所述積分器更快地建立其內(nèi)容，從而縮短鎖相環(huán)的鎖定時間；以及加法器，用于將不帶有所述額外加權的所述第一信號與所述積分器產(chǎn)生的所述第二信號相加，以產(chǎn)生用于所述數(shù)字控制振蕩器的所述控制信號。
2.根據(jù)權利要求1所述的數(shù)字鎖相環(huán)，其中所述加權單元還允許在所述鎖定時間內(nèi)以保存模式達到穩(wěn)定的保存頻率。
3.根據(jù)權利要求1所述的數(shù)字鎖相環(huán)，其中所述加權電路是線性乘法器，它倍增所述積分器輸入上的所述第一信號。
4.根據(jù)權利要求3所述的數(shù)字鎖相環(huán)，其中所述線性乘法器包括一個倍增所述第一信號的桶形移位器。
5.根據(jù)權利要求4所述的數(shù)字鎖相環(huán)，其中所述桶形移位器具有所述第一信號的第一輸入和接收鎖定速度選擇信號的第二輸入。
6.根據(jù)權利要求5所述的數(shù)字鎖相環(huán)，其中所述線性乘法器包括使所述第一信號在所述積分器輸入上飽和到最大值的飽和器。
7.根據(jù)權利要求6所述的數(shù)字鎖相環(huán)，其中所述飽和器是可編程的，所述最大值由頻率穩(wěn)定性選擇信號定義。
8.根據(jù)權利要求6所述的數(shù)字鎖相環(huán)，其中所述飽和器包括一個第二桶形移位器，該第二桶形移位器產(chǎn)生所述最大值并在其輸入接收所述頻率選擇信號。
9.根據(jù)權利要求3所述的數(shù)字鎖相環(huán)，其中所述比例電路包括當所述相位差位于預定限度之內(nèi)時，提供非線性功能的非線性乘法器。
10.根據(jù)權利要求9所述的數(shù)字鎖相環(huán)，其中所述非線性乘法器包括第三桶形移位器、比較器和乘法器。
11.根據(jù)權利要求10所述的數(shù)字鎖相環(huán)，其中所述非線性乘法器還包括一個第二飽和器，用于飽和已倍增的相位誤差值，以避免數(shù)字控制振蕩器的累加器的溢出。
12.根據(jù)權利要求11所述的數(shù)字鎖相環(huán)，其中所述第二飽和器包括實現(xiàn)飽和功能的比較器和乘法器。
13.根據(jù)權利要求3所述的數(shù)字鎖相環(huán)，還包括向所述線性乘法器提供控制輸入的鎖定速度限制器，所述鎖定速度限制器具有鎖定速度選擇輸入和濾波器選擇輸入。
14.根據(jù)權利要求3所述的數(shù)字鎖相環(huán)，還包括基準監(jiān)視器部件，該部件接收多個輸入基準時鐘并實施滯后功能，以便當優(yōu)選輸入基準時鐘的頻偏接近穩(wěn)定性邊界時，避免所述輸入基準時鐘中的跳動。
15.根據(jù)權利要求14所述的數(shù)字鎖相環(huán)，還包括狀態(tài)機部件，該部件從所述基準監(jiān)視器部件接收穩(wěn)定性信息，并控制輸入基準時鐘復用器選擇適當輸入基準時鐘。
16.根據(jù)權利要求15所述的數(shù)字鎖相環(huán)，其中所述狀態(tài)機具有對每個輸入基準時鐘的相等優(yōu)先權。
17.根據(jù)權利要求1所述的數(shù)字鎖相環(huán)，其中所述比例電路包括倍增所述相位差的乘法器；用于所述倍增相位差的斜率限制器；以及一分路，用于在所述快速鎖定模式中給所述斜率限制器設旁路。
18.根據(jù)權利要求15所述的數(shù)字鎖相環(huán)，其中所述狀態(tài)機選擇對應于所選基準時鐘的適當頻率信息，激活MTIE(最大時間間隔誤差)部件的測量周期，并將數(shù)字鎖相環(huán)自動地進入和退出保存模式。
19.一種控制數(shù)字鎖相環(huán)的方法，其中在快速鎖定模式下，環(huán)路濾波器在把加權因子傳送到積分器之前，首先把該加權因子施加到代表輸出時鐘與有效輸入基準時鐘相位差的相位誤差的比例值(P-值)上，以便在快速鎖定模式下實現(xiàn)輸出時鐘對有效輸入基準時鐘的快速對準，以及在保存模式下快速到達穩(wěn)定的保存頻率。
20.根據(jù)權利要求19所述的方法，其中所述加權因子是乘法器。
21.根據(jù)權利要求20所述的方法，其中用一個可編程乘法器倍增所述比例值。
22.根據(jù)權利要求21所述的方法，其中所述可編程乘法器是線性的。
23.根據(jù)權利要求22所述的方法，其中相位誤差的非線性倍增用來形成數(shù)字控制振蕩器的頻偏，已倍增相位誤差的線性倍增用作對積分器的輸入，組合所述非線性倍增與線性倍增，以實現(xiàn)與DPLL穩(wěn)定保存頻率的快速鎖定。
24.根據(jù)權利要求19所述的方法，其中可選飽和值用來限制積分器輸入，以便依據(jù)輸入基準時鐘上出現(xiàn)的抖動量實現(xiàn)輸出時鐘穩(wěn)定性。
25.根據(jù)權利要求20所述的方法，其中選擇性地飽和已倍增相位誤差，以避免數(shù)字控制振蕩器的累加器的溢出。
26.根據(jù)權利要求19所述的方法，其中限制數(shù)字鎖相環(huán)的鎖定速度，以避免輸出時鐘的振蕩和附加抖動。
27.根據(jù)權利要求19所述的方法，其中實施滯后功能，以便當優(yōu)選有效輸入基準時鐘的頻偏接近穩(wěn)定性邊界時，避免基準輸入中的跳動。
28.根據(jù)權利要求19所述的方法，其中根據(jù)選擇的濾波器響應和相位斜率實施輸出時鐘頻率的軟件控制。
29.根據(jù)權利要求19所述的方法，其中狀態(tài)機從一組基準輸入中選擇有效基準輸入，該狀態(tài)機給予數(shù)字鎖相環(huán)的每個基準輸入相等的優(yōu)先權。
30.根據(jù)權利要求19所述的方法，還包括倍增所述相位差的值以產(chǎn)生所述比例值，并且在常規(guī)模式中，使所述相位差的所述倍增值經(jīng)過斜率限制器，并且在快速模式中給所述斜率限制器設旁路。
全文摘要
本發(fā)明涉及一種具有快速鎖定能力的數(shù)字鎖相環(huán)，所述數(shù)字鎖相環(huán)包括數(shù)字控制振蕩器，用于產(chǎn)生鎖定到輸入基準時鐘上的輸出時鐘相位；相位檢測器，用于測量所述輸入基準時鐘與反饋時鐘的相位差；環(huán)路濾波器，用于產(chǎn)生所述數(shù)字控制振蕩器的控制信號，所述環(huán)路濾波器包括比例電路，用于產(chǎn)生與所述相位差成比例的第一信號；積分器，用于從所述第一信號產(chǎn)生第二積分信號；加法器，將所述第一信號與所述第二信號相加，以產(chǎn)生所述控制信號；加權電路，最好是一個線性乘法器，把額外加權選擇性地加到對所述積分器一個輸入的第一信號上，以在第一鎖定模式中縮短鎖相環(huán)的鎖定時間，并且在保存模式中快速達到穩(wěn)定頻率。
文檔編號H03L7/00GK1606239SQ20041008059
公開日2005年4月13日 申請日期2004年10月8日 優(yōu)先權日2003年10月11日
發(fā)明者克爾斯特·米特里克 申請人:卓聯(lián)半導體股份有限公司