專利名稱:延遲鎖定回路及其時鐘產(chǎn)生方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種延遲鎖定回路(delay locked loop,LLP),尤其涉及一種用于補償介于內(nèi)部時鐘信號與外部時鐘信號之間的偏差(skew)以及用于校正占空錯誤(duty error)的裝置及方法。
背景技術(shù):
一般說來,延遲鎖定回路應(yīng)用于同步半導(dǎo)體存儲器件以將內(nèi)部時鐘信號與外部時鐘信號同步,在該同步半導(dǎo)體存儲器件中,諸如讀取操作以及寫入操作等數(shù)據(jù)存取操作以同步于該外部時鐘信號的上升沿和下降沿的方式而被執(zhí)行。
由于當該外部時鐘信號被輸入至該同步半導(dǎo)體存儲器件時會有一時間延遲,該延遲鎖定回路便被用于通過補償介于該內(nèi)部時鐘信號與該外部時鐘信號之間的時間延遲來將該內(nèi)部時鐘信號與外部時鐘信號同步。
然而,在雙數(shù)據(jù)速率(double data rate,DDR)的同步半導(dǎo)體存儲器件中,該數(shù)據(jù)存取操作被執(zhí)行于該內(nèi)部時鐘信號的一上升沿和一下降沿上,因此,該內(nèi)部時鐘信號需要具有50%的占空比(duty ratio)。
用于補償介于該內(nèi)部時鐘信號與該外部時鐘信號之間的時鐘偏差以及用于校正占空比的該延遲鎖定回路的各種技術(shù)在市面上已相當風行了。
舉例來說,在Jong-Tae Kwak所著的”Low Cost High PerformanceRegister-Controlled Digital DLL for 1Gbps x32 DDR SDRAM”,SOVC(超大規(guī)模集成電路論文集)(2003年6月9日)一文中,即揭露一種延遲鎖定回路,其使用兩條延遲線通過延遲該外部時鐘信號而校正該時鐘偏差及該占空比。
在此作為參考引用的屬于同一申請人的共同待批的2002年12月30日提交的“DIGITAL DLL APPARATUS FOR CORRECTING DUTY CYCLE ANDMETHOD THEREOF”的美國專利申請第10/331412號中,揭露一種傳統(tǒng)的延遲鎖定回路,圖1所示為其框圖。
如圖所示,該傳統(tǒng)的延遲鎖定回路包括一緩沖器110、一延遲線單元120、一占空錯誤控制器130,第一延遲模塊單元140、第一直接相位檢測器150、第二延遲模塊單元160以及第二直接相位檢測器170。
緩沖器110接收一外部時鐘信號ext_clk,并產(chǎn)生第一內(nèi)部時鐘信號,該第一內(nèi)部時鐘信號會激活(activate)于該第一內(nèi)部時鐘信號的沿,該第一內(nèi)部時鐘信號被輸入至延遲線單元120。
延遲線單元120接收該第一內(nèi)部時鐘信號,并自第一及第二直接相位檢測器150和170接收第一和第二檢測信號,延遲線單元120基于該第一及該第二檢測信號而延遲該第一內(nèi)部時鐘信號,并輸出第一延遲內(nèi)部時鐘信號intclk1和第二延遲內(nèi)部時鐘信號intclk2至占空錯誤控制器130。
詳細地來說,延遲線單元120包括第一控制器121、第一延遲線122、第二控制器123以及第二延遲線124。
為了控制該第一檢測信號的一延遲量,第一控制器121輸出第一控制信號至第一延遲線122。
第一延遲線122接收該第一控制信號及該第一內(nèi)部時鐘信號,該第一內(nèi)部時鐘信號根據(jù)延遲線122的該第一控制信號而被延遲。就是說,第一延遲線122根據(jù)該第一控制信號通過延遲該第一內(nèi)部時中信號而產(chǎn)生第一延遲內(nèi)部時鐘信號intclk1,第一延遲內(nèi)部時鐘信號intclk1被輸出至占空錯誤控制器130。
為了控制該第二檢測信號的一延遲量,第二控制器123輸出第二控制信號至第二延遲線124。
第二延遲線124接收該第二控制信號及該第一內(nèi)部時鐘信號,第二延遲線124基于該第二控制信號而延遲該第一內(nèi)部時鐘信號,接著,被延遲的該第一內(nèi)部時鐘信號被反相且被輸出成為第二延遲內(nèi)部時鐘信號intclk2,第二延遲內(nèi)部時鐘信號intclk2被輸出至占空錯誤控制器130。
占空錯誤控制器130接收第一及第二內(nèi)部時鐘信號intclk1及intclk2,占空錯誤控制器130通過轉(zhuǎn)移第一占空控制時鐘信號int_clk及第二占空控制時鐘信號intclk2’的下降沿至第一及第二占空控制時鐘信號int_clk及intclk2’的下降沿至該第一及第二占空控制時鐘信號int_clk及intclk2’的中部而產(chǎn)生第一占空控制時鐘信號int_clk及第二占空控制時鐘信號intclk2’。其中,如上所述,通過轉(zhuǎn)移其下降沿使得第一及第二占空控制時鐘信號int_clk及intclk2’被占空校正之后,它們便具有50%的占空比。第一及第二占空控制時鐘信號int_clk及intclk2’分別被輸出至第一及第二延遲模塊單元140及160。
占空錯誤控制器130包括第一相位檢測器131、一混合器控制器132、第一相位混合器133以及第二相位混合器134。
第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2被反相并被輸出至第一相位檢測器131。第一相位檢測器131比較第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的下降沿以確定其下降沿中的一個引導(dǎo)另一個,并且接著產(chǎn)生基于該比較結(jié)果的一相位檢測信號該相位檢測信號被輸出至混合器控制器132。
混合器控制器132接收該相位檢測信號以確定該相位檢測信號的加重值(weight)k,其包括第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的兩下降沿之間的差。加重值k接著被輸出至第一及第二相位混合器133和134。加重值k包括多個加重值信號。
第一相位混合器133接收加重值k、第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2。第一相位混合器133將1減去加重值k而計算得到一差值,通過將該差值應(yīng)用于第一延遲內(nèi)部時鐘信號intclk1以及將加重值k應(yīng)用于第二延遲內(nèi)部時鐘信號intclk2,第一相位混合器133產(chǎn)生第一占空控制時鐘信號int_clk。第一占空控制時鐘信號int_clk被輸出至第一延遲模塊單元140。
第二相位混合器134接收加重值k、并將1減去加重值k而計算得到一差值。第二相位混合器134通過將加重值k應(yīng)用于第一延遲內(nèi)部時鐘信號intclk1以及將該差值應(yīng)用于第二延遲內(nèi)部時鐘信號intclk2而產(chǎn)生第二占空控制時鐘信號intclk2’。第二相位混合器134輸出第二占空控制時鐘信號intclk2’至第二延遲模塊單元160。
其中,如前所述,第一及第二占空控制時鐘信號int_clk及intclk2’通過轉(zhuǎn)移其下降沿至其下降沿的中部而產(chǎn)生;而該轉(zhuǎn)移的方向及量則由加重值k及該差值所確定。
第一延遲模塊單元140接收第一占空控制時鐘信號int_clk并估算一延遲量,同時外部時鐘信號ext_clk通過該種傳統(tǒng)的延遲鎖定回路并被輸出成為第一及第二占空控制時鐘信號int_clk及intclk2’。第一延遲模塊單元140基于該估算延遲量產(chǎn)生第一補償時鐘信號iclk1,并輸出第一補償時鐘信號iclk1至第一直接相位檢測器150。
第一直接相位檢測器150接收外部時鐘信號ext_clk并通過比較外部時鐘信號ext_clk和第一補償時鐘信號iclk1而產(chǎn)生該第一檢測信號。第一直接相位檢測器150輸出該第一檢測信號至延遲線單元120。
第二延遲模塊單元160接收第二占空控制時鐘信號intclk2’并估算一延遲量,同時第二占空控制時鐘信號intclk2’行進至一數(shù)據(jù)輸入/輸出接腳(DQ pin),第二延遲模塊單元160基于該估算延遲量產(chǎn)生第二補償時鐘信號iclk2,并輸出第二補償時鐘信號iclk2至第二直接相位檢測器170。
第二直接相位檢測器170接收外部時鐘信號ext_clk并通過比較外部時鐘信號ext_clk和第二補償時鐘信號iclk2而產(chǎn)生該第二檢測信號。第二直接相位檢測器170輸出該第二檢測信號至延遲線單元120。
圖2所示為圖1的傳統(tǒng)延遲鎖定回路的運作時序圖。
該傳統(tǒng)的延遲鎖定回路的運作將通過參考圖1及圖2詳述如下。
首先,如果外部時鐘信號ext_clk被輸入至緩沖器110,緩沖器110便輸出該第一內(nèi)部時鐘信號,延遲單元120通過延遲該內(nèi)部時鐘信號而產(chǎn)生第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2。如圖2所示,第一延遲內(nèi)部時鐘信號intclk1的一上升沿與第二延遲內(nèi)部時鐘信號intclk2的一上升沿同步,但第一延遲內(nèi)部時鐘信號intclk1的一下降沿與第二延遲內(nèi)部時鐘信號intclk2的一下降沿不同步,從而產(chǎn)生占空錯誤。
第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2被輸入至第一相位檢測器131,且第一相位檢測器131檢測第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2之間的相位差?;旌掀骺刂破?32接收該相位差并產(chǎn)生基于該相位差的加重值k,以轉(zhuǎn)移第一延遲內(nèi)部時鐘信號intclk1及第二延遲內(nèi)部時鐘信號intclk2的該下降沿。就是說,加重值k被控制以轉(zhuǎn)移第一延遲內(nèi)部時鐘信號intclk1及第二延遲內(nèi)部時鐘信號intclk2的二下降沿至intclk1及intclk2的二下降沿的中部。
請參閱圖2,第二延遲內(nèi)部時鐘信號intclk2相較于第一延遲內(nèi)部時鐘信號intclk1需要更多的加重值以補償?shù)谝患暗诙舆t內(nèi)部時鐘信號intclk1及intclk2的二下降沿的相位差。在圖2所示的第一延遲內(nèi)部時鐘信號intclk1的高時鐘脈波寬度比第二延遲內(nèi)部時鐘信號intclk2的高時鐘脈波寬度寬的情況下,第二延遲內(nèi)部時鐘信號intclk2所需的加重值大于0.5。
加重值k的值啟始時設(shè)定為0,當?shù)谝谎a償時鐘信號iclk1和第二補償時鐘信號iclk2的上升沿與外部時鐘信號ext_clk的上升沿同步時,加重值k的值會開始一點一點地漸漸增加。每當加重值k增加時,從第一相位混合器133輸出的第一占空控制時鐘信號int_clk的下降沿被一點一點地轉(zhuǎn)移至第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的二下降沿的中部,并且從第二相位混合器134輸出的第二占空控制時鐘信號intclk2’的一下降沿便被一點一點地轉(zhuǎn)移至intclk1及intclk2的二下降沿的中部,通過上述運作,第一及第二占空控制時鐘信號int_clk及intclk2’都具有50%的占空比。
如上所述,在圖2所示第一延遲內(nèi)部時鐘信號intclk1的高時鐘脈波寬度比第二延遲內(nèi)部時鐘信號intclk2的高時鐘脈波寬度寬的情況下,為了轉(zhuǎn)移位于第一及第二相位混合器133及134的第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的該下降沿,第二延遲內(nèi)部時鐘信號intclk2必須需要超過0.5的加重值。如果第二延遲內(nèi)部時鐘信號intclk2的下降沿落后于第一延遲內(nèi)部時鐘信號intclk1的上升沿,第一相位混合器133的加重值k便可設(shè)定成0.6,而第二相位混合器134的加重值k可設(shè)定成0.4。
在上述例子中,如果應(yīng)用于第二延遲內(nèi)部時鐘信號intclk2的加重值為0.6,則應(yīng)用于第一延遲內(nèi)部時鐘信號intclk1的加重值為0.4(=1-0.6),同樣地,在第二相位混合器134中,如果應(yīng)用于第一延遲內(nèi)部時鐘信號intclk1的加重值為0.4,則應(yīng)用于第二延遲內(nèi)部時鐘信號intclk2的加重值為0.6(=1-0.4)。在上述例子中,由于第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿為具有相同的相位,因此第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿無法被補償。然而,如果第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿不同,那么它們便可獲得補償以同步該二下降沿。
圖3所示為第一及第二延遲線122及124的輸出端的電路圖。
如圖所示,兩個及三個串聯(lián)連接的反相器分別耦合于第一及第二延遲線122及124的輸出端。
如前所述,當?shù)谝患暗诙舆t內(nèi)部時鐘信號intclk1及intclk2由第一及第二延遲線122及124所產(chǎn)生時,具有相反的相位;即,如果第一延遲內(nèi)部時鐘信號intclk1的占空比為60%,則第二延遲內(nèi)部時鐘信號intclk2的占空比為40%。
然而,因為連接于第一及第二延遲線122及124的輸出端的反相器的某些變化,例如制造工藝、電壓及溫度,第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2便有可能具有相反占空,因此,該種傳統(tǒng)的延遲鎖定回路即因為上述問題而降低了性能。
發(fā)明內(nèi)容
因此,本發(fā)明的目的是提供一種將內(nèi)部時鐘信號同步于外部時鐘信號以及校正該內(nèi)部時鐘信號的占空比的延遲鎖定回路及其方法。
根據(jù)本發(fā)明的一方面,提供一種半導(dǎo)體器件,包括第一時鐘緩沖器,用于通過該第一時鐘緩沖器的一非反相(non-inverting)端接收外部時鐘信號以及通過該第一時鐘緩沖器的一反相端接收外部時鐘限制(bar)信號,由此輸出第一時鐘輸入信號;第二時鐘緩沖器,用于通過該第一時鐘緩沖器的該非反相端接收該外部時鐘限制信號以及通過該第一時鐘緩沖器的該反相端接收該外部時鐘信號,由此輸出第二時鐘輸入信號;以及延遲鎖定回路,用于接收該第一時鐘輸入信號和該第二時鐘輸入信號,由此產(chǎn)生一占空校正時鐘信號。
根據(jù)本發(fā)明的另一方面,提供一種延遲鎖定回路裝置,包括第一時鐘緩沖器,用于通過該第一時鐘緩沖器的一非反相端接收外部時鐘信號以及通過該第一時鐘緩沖器的一反相端接收外部時鐘限制信號,由此輸出第一時鐘輸入信號;第二時鐘緩沖器,用于通過該第一時鐘緩沖器的該非反相端接收該外部時鐘限制信號以及通過該第一時鐘緩沖器的該反相端接收該外部時鐘信號,由此輸出第二時鐘輸入信號;延遲線單元,其接收該第一時鐘輸入信號及該第二時鐘輸入信號,通過基于第一比較信號和第二比較信號延遲該第一時鐘輸入信號和該第二時鐘輸入信號,以產(chǎn)生第一延遲時鐘信號和第二延遲時鐘信號;占空校正單元,其接收該第一延遲時鐘信號及該第二延遲時鐘信號,通過將該第一延遲時鐘信號和該第二延遲時鐘信號的下降沿移至該第一延遲時鐘信號和該第二延遲時鐘信號的該下降沿的中部,以產(chǎn)生第一占空校正時鐘信號和第二占空校正時鐘信號;第一延遲模塊單元,用于估算該第一占空校正信號通過一數(shù)據(jù)輸入/輸出接腳時所產(chǎn)生的一延遲量,并通過基于估算的該延遲量補償該第一占空校正信號而輸出第一補償時鐘信號;第一直接相位檢測器,用于通過比較該第一時鐘輸入信號和該第一補償時鐘信號而產(chǎn)生該第一比較信號;第二延遲模塊單元,用于估算該第二占空校正信號通過該數(shù)據(jù)輸入/輸出接腳時所產(chǎn)生的一延遲量,并通過基于估算的該延遲量補償該第二占空校正信號而輸出第二補償時鐘信號;以及第二直接相位檢測器,通過比較該第一時鐘輸入信號和該第二補償時鐘信號而產(chǎn)生該第二比較信號。
根據(jù)本發(fā)明的再一方面,提供一種產(chǎn)生占空校正時鐘信號的方法,包括下列步驟通過緩沖通過一非反相端所輸入的一外部時鐘信號以及緩沖通過一反相端所輸入的一外部時鐘限制信號,而產(chǎn)生第一時鐘輸入信號;通過緩沖通過該非反相端所輸入的該外部時鐘限制信號以及緩沖通過該反相端所輸入的該外部時鐘信號,而產(chǎn)生第二時鐘輸入信號;以及通過同步該第一時鐘輸入信號和該第二時鐘輸入信號的上升沿以及將其下降沿移至其下降沿的中部,而產(chǎn)生該占空校正時鐘信號。
根據(jù)本發(fā)明的再一方面,提供一種產(chǎn)生占空校正時鐘信號的方法,包括下列步驟通過緩沖通過一非反相端所輸入的一外部時鐘信號以及緩沖通過一反相端所輸入的一外部時鐘限制信號,而產(chǎn)生第一時鐘輸入信號;通過緩沖通過該非反相端所輸入的該外部時鐘限制信號以及緩沖通過該反相端所輸入的該外部時鐘信號,而產(chǎn)生第二時鐘輸入信號;通過緩沖該第一時鐘輸入信號和該第二時鐘輸入信號而產(chǎn)生第一延遲時鐘信號和第二延遲時鐘信號;通過將該第一延遲時鐘信號和該第二延遲時鐘信號的下降沿移至該下降沿的中部,而產(chǎn)生第一占空校正時鐘信號和第二占空校正時鐘信號;通過補償該第一占空校正時鐘信號的一延遲量而產(chǎn)生第一補償時鐘信號,該第一占空校正時鐘信號產(chǎn)生于當該第一占空校正時鐘信號通過一數(shù)據(jù)輸入/輸出接腳時;通過比較該第一時鐘輸入信號和該第一補償時鐘信號而產(chǎn)生第一比較信號;通過補償該第二占空校正時鐘信號的一延遲量而產(chǎn)生第二補償時鐘信號,該第二占空校正時鐘信號產(chǎn)生于當該第二占空校正時鐘信號通過該數(shù)據(jù)輸入/輸出接腳時;以及通過比較該第二時鐘輸入信號和該第二補償時鐘信號而產(chǎn)生第二比較信號。
根據(jù)本發(fā)明的再一方面,提供一種半導(dǎo)體存儲器件,包括第一時鐘緩沖器,用于通過該第一時鐘緩沖器的一非反相端接收外部時鐘信號以及通過該第一時鐘緩沖器的一反相端接收外部時鐘限制信號,由此輸出第一時鐘輸入信號;第二時鐘緩沖器,用于通過該第一時鐘緩沖器的該非反相端接收該外部時鐘限制信號以及通過該第一時鐘緩沖器的該反相端接收該外部時鐘信號,由此輸出第二時鐘輸入信號;以及延遲鎖定回路,其接收該第一時鐘輸入信號和該第二時鐘輸入信號,以校正該外部時鐘信號的占空。
根據(jù)本發(fā)明的再一方面,提供一種產(chǎn)生占空校正時鐘信號的方法,包括下列步驟通過緩沖通過一非反相端所輸入的一外部時鐘信號以及緩沖通過一反相端所輸入的一外部時鐘限制信號,而產(chǎn)生第一時鐘輸入信號;通過緩沖通過該非反相端所輸入的該外部時鐘限制信號以及緩沖通過該反相端所輸入的該外部時鐘信號,而產(chǎn)生第二時鐘輸入信號;以及通過使用該第一時鐘輸入信號和該第二時鐘輸入信號以校正該外部時鐘信號的占空。
通過下述優(yōu)選實施例結(jié)合附圖的描述,本發(fā)明的上述及其它目的與特征將會變得更加明顯,其中圖1所示為傳統(tǒng)的延遲鎖定回路的框圖;圖2所示為圖1的傳統(tǒng)的延遲鎖定回路的運作時序圖;圖3所示為圖1的第一及第二延遲線的輸出端的電路圖;圖4所示為本發(fā)明一較佳實施例的延遲鎖定回路的框圖;圖5所示為本發(fā)明另一較佳實施例的延遲鎖定回路的框圖;以及圖6表示圖4及圖5的延遲鎖定回路的運作時序圖。
具體實施例方式
以下將結(jié)合附圖詳細說明本發(fā)明的延遲鎖定回路。
圖4所示為本發(fā)明一較佳實施例的延遲鎖定回路的框圖。
如圖所示,延遲鎖定回路包括第一時鐘緩沖器410、第二時鐘緩沖器420、一延遲線單元430、一占空錯誤控制器440、第一延遲模塊單元450、第二延遲模塊單元470、第一直接相位檢測器460以及第二直接相位檢測器480。
延遲線單元430包括第一控制器431、第一延遲線432、第二控制器433以及第二延遲線434;占空錯誤控制器440包括第一相位混合器443、第二相位混合器444、一混合器控制器442以及第一相位檢測器441。
延遲線單元430、占空錯誤控制器440、第一延遲模塊單元450、第二延遲模塊單元470、第一直接相位檢測器460以及第二直接相位檢測器480的運作及結(jié)構(gòu)皆與傳統(tǒng)的延遲鎖定回路所具有的完全相同。
然而,本發(fā)明的延遲鎖定回路包括用于接收一外部時鐘信號的二個時鐘緩沖器,并且第二延遲線434的一輸出端不包括一反相器。
第一及第二時鐘緩沖器410及420都接收一外部時鐘信號CLK及其反相信號,即一外部時鐘限制信號CLKB,并通過緩沖被接收的該信號以產(chǎn)生第一時鐘輸入信號和第二時鐘輸入信號。其中,第一及第二時鐘緩沖器410及420是相同的。
第一時鐘緩沖器410通過其非反相端(+)及其反相端(-)分別接收外部時鐘信號CLK及外部時鐘限制信號CLKB,以輸出該第一時鐘輸入信號。另一方面,第二時鐘緩沖器420通過其反相端(-)及其非反相端(+)分別接收外部時鐘信號CLK及外部時鐘限制信號CLKB。因此,該第一時鐘輸入信號的一占空與該第二時鐘輸入信號的一占空反相,例如,如果該第一時鐘輸入信號的該占空為60%,那么該第二時鐘輸入信號的該占空為40%。
同時,外部時鐘信號CLK及外部時鐘限制信號CLKB為一芯片組所產(chǎn)生的微分時鐘信號,并被輸入至一半導(dǎo)體存儲器件中。由于外部時鐘信號CLK及外部時鐘限制信號CLKB都為微分時鐘信號,二者的相位便永遠相反。
因此,由第一及第二延遲線432及434所產(chǎn)生的第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2的上升沿被同步,并且不管制造工藝、電壓或溫度如何變化,第一延遲內(nèi)部時鐘信號intclk1的一占空永遠反相一第二延遲內(nèi)部時鐘信號intclk2的一占空。
因此,具有50%的占空的第一及第二占空校正時鐘信號int_clk及intclk2’便可由占空錯誤控制器440所產(chǎn)生。
圖5所示為本發(fā)明另一較佳實施例的延遲鎖定回路的框圖。
如圖所示,圖5的延遲鎖定回路的結(jié)構(gòu)與圖4的延遲鎖定回路的結(jié)構(gòu)相同。
然而,和圖4的延遲鎖定回路不同的是,第一時鐘緩沖器510通過其非反相端接收外部時鐘限制信號CLKB,并通過其反相端接收外部時鐘信號CLK。毫無疑問地,圖5的延遲鎖定回路的運作和圖4的延遲鎖定回路的運作相同。
圖6所示為圖4及圖5的延遲鎖定回路的運作時序圖。
如圖所示,如果具有反相占空的外部時鐘限制信號CLKB和外部時鐘信號CLK被輸入,具有反相占空的第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2便會產(chǎn)生。因此,通過使用第一及第二延遲內(nèi)部時鐘信號intclk1及intclk2,外部時鐘信號CLK的一占空便會被校正成具有50%的占空。
根據(jù)本發(fā)明再一實施例,圖4的第一時鐘緩沖器410的一輸出信號可以取代外部時鐘信號CLK而被輸入至第一及第二直接相位檢測器460及480。
同樣地,根據(jù)本發(fā)明再一實施例,圖5的第二時鐘緩沖器520的一輸出信號可以被輸入至第一及第二直接相位檢測器560及580。
此外,圖4及圖5中的該第一及該第二時鐘緩沖器可從圖4及圖5所示的延遲鎖定回路中移除。
如上所述,根據(jù)本發(fā)明,具有反相占空的兩個時鐘信號可被產(chǎn)生用以校正一時鐘信號的占空,不管制造工藝、電壓或溫度如何變化。另外,本發(fā)明的延遲鎖定回路所包括的兩條延遲線具有不將反相器與其輸出端耦合的相同結(jié)構(gòu);并且因此,可以更為精確地產(chǎn)生校正時鐘信號。因此,使用本發(fā)明的延遲鎖定回路可以增強延遲鎖定回路的性能。
本發(fā)明包含了于2003年10月30日對韓國專利局所提出的韓國申請第2003-76265號的主要內(nèi)容,其全部內(nèi)容在這里加以參考引用。
雖然結(jié)合較佳實施例對本發(fā)明進行了描述,但顯而易見的是,本領(lǐng)域的技術(shù)人員可以在不脫離下述權(quán)利要求所定義的本發(fā)明精神和范圍的情況下,做出各種變化和修改。
權(quán)利要求
1.一種用于校正時鐘信號的占空度的裝置,包括第一時鐘緩沖器,用于通過該第一時鐘緩沖器的一非反相端接收外部時鐘信號以及通過該第一時鐘緩沖器的一反相端接收外部時鐘限制信號,由此輸出第一時鐘輸入信號;第二時鐘緩沖器,用于通過該第一時鐘緩沖器的該非反相端接收該外部時鐘限制信號以及通過該第一時鐘緩沖器的該反相端接收該外部時鐘信號,由此輸出第二時鐘輸入信號;以及延遲鎖定回路,用于接收該第一時鐘輸入信號和該第二時鐘輸入信號,由此產(chǎn)生一占空校正時鐘信號。
2.如權(quán)利要求1所述的裝置,其特征在于該占空校正時鐘信號通過同步該第一時鐘輸入信號和該第二時鐘輸入信號的上升沿以及將其下降沿移至其下降沿的中部而被占空校正和被同步于該外部時鐘信號。
3.如權(quán)利要求2所述的裝置,其特征在于該延遲鎖定回路包括兩個延遲線,用于分別延遲該第一及該第二時鐘輸入信號,以產(chǎn)生該占空校正時鐘信號。
4.如權(quán)利要求2所述的裝置,其特征在于該延遲鎖定回路包括延遲線單元,其接收該第一時鐘輸入信號及該第二時鐘輸入信號,通過基于第一比較信號和第二比較信號延遲該第一時鐘輸入信號和該第二時鐘輸入信號而產(chǎn)生第一延遲時鐘信號和第二延遲時鐘信號;占空校正單元,其接收該第一延遲時鐘信號及該第二延遲時鐘信號,通過將該第一延遲時鐘信號和該第二延遲時鐘信號的下降沿移至該第一延遲時鐘信號和該第二延遲時鐘信號的該下降沿的中部而產(chǎn)生第一占空校正時鐘信號和第二占空校正時鐘信號;第一延遲模塊單元,用于估算該第一占空校正信號通過一數(shù)據(jù)輸入/輸出接腳時所產(chǎn)生的一延遲量,并基于該估算的延遲量通過補償該第一占空校正信號而輸出第一補償時鐘信號;第一直接相位檢測器,通過比較該外部時鐘信號和該第一補償時鐘信號而產(chǎn)生該第一比較信號;第二延遲模塊單元,用于估算該第二占空校正信號通過該數(shù)據(jù)輸入/輸出接腳時所產(chǎn)生的一延遲量,并基于該估算的延遲量通過補償該第二占空校正信號而輸出第二補償時鐘信號;以及第二直接相位檢測器,通過比較該外部時鐘信號和該第二補償時鐘信號而產(chǎn)生該第二比較信號。
5.如權(quán)利要求4所述的裝置,其特征在于該延遲線單元包括第一控制單元,用于產(chǎn)生第一控制信號,以基于該第一直接相位檢測器所輸出的該第一比較信號控制一延遲量;第一延遲線,通過基于該第一控制信號延遲該第一時鐘輸入信號而產(chǎn)生該第一延遲時鐘信號;第二控制單元,用于產(chǎn)生第二控制信號,以基于該第二直接相位檢測器所輸出的該第二比較信號控制一延遲量;以及第二延遲線,通過基于該第二控制信號延遲該第二時鐘輸入信號而產(chǎn)生該第二延遲時鐘信號。
6.如權(quán)利要求4所述的裝置,其特征在于該占空校正單元包括第一相位檢測器,用于接收該第一延遲時鐘信號和該第二延遲時鐘信號的反相信號,以輸出一相位檢測信號,該相位檢測信號的邏輯電平顯示該第一延遲時鐘信號和該第二延遲時鐘信號中哪一個具有一引導(dǎo)下降沿;混合器控制器,用于基于該相位檢測信號產(chǎn)生一加重值;第一相位混合器,其將1減去該加重值所得到的值應(yīng)用于該第一延遲時鐘信號,并將該加重值應(yīng)用于該第二延遲時鐘信號,以產(chǎn)生該第一占空校正時鐘信號;以及第二相位混合器,其將該加重值應(yīng)用于該第一延遲時鐘信號,并將1減去該加重值所得到的值應(yīng)用于該第二延遲時鐘信號,以產(chǎn)生該第二占空校正時鐘信號。
7.一種用于校正一時鐘信號的占空的延遲鎖定回路,包括第一時鐘緩沖器,用于通過該第一時鐘緩沖器的一非反相端接收外部時鐘信號以及通過該第一時鐘緩沖器的一反相端接收外部時鐘限制信號,由此輸出第一時鐘輸入信號;第二時鐘緩沖器,用于通過該第一時鐘緩沖器的該非反相端接收該外部時鐘限制信號以及通過該第一時鐘緩沖器的該反相端接收該外部時鐘信號,由此輸出第二時鐘輸入信號;延遲線單元,其接收該第一時鐘輸入信號及該第二時鐘輸入信號,通過基于第一比較信號和第二比較信號延遲該第一時鐘輸入信號和該第二時鐘輸入信號,以產(chǎn)生第一延遲時鐘信號和第二延遲時鐘信號;占空校正單元,其接收該第一延遲時鐘信號及該第二延遲時鐘信號,通過將該第一延遲時鐘信號和該第二延遲時鐘信號的下降沿移至該第一延遲時鐘信號和該第二延遲時鐘信號的該下降沿的中部,以產(chǎn)生第一占空校正時鐘信號和第二占空校正時鐘信號;第一延遲模塊單元,用于估算該第一占空校正信號通過一數(shù)據(jù)輸入/輸出接腳時所產(chǎn)生的一延遲量,并通過基于估算的該延遲量補償該第一占空校正信號而輸出第一補償時鐘信號;第一直接相位檢測器,用于通過比較該第一時鐘輸入信號和該第一補償時鐘信號而產(chǎn)生該第一比較信號;第二延遲模塊單元,用于估算該第二占空校正信號通過該數(shù)據(jù)輸入/輸出接腳時所產(chǎn)生的一延遲量,并通過基于估算的該延遲量補償該第二占空校正信號而輸出第二補償時鐘信號;以及第二直接相位檢測器,通過比較該第一時鐘輸入信號和該第二補償時鐘信號而產(chǎn)生該第二比較信號。
8.如權(quán)利要求7所述的延遲鎖定回路,其特征在于該延遲線單元包括第一控制單元,用于產(chǎn)生第一控制信號,以基于該第一直接相位檢測器所輸出的該第一比較信號控制一延遲量;第一延遲線,通過基于該第一控制信號延遲該第一時鐘輸入信號而產(chǎn)生該第一延遲時鐘信號;第二控制單元,用于產(chǎn)生第二控制信號,以基于該第二直接相位檢測器所輸出的該第二比較信號控制一延遲量;以及第二延遲線,通過基于該第二控制信號延遲該第二時鐘輸入信號而產(chǎn)生該第二延遲時鐘信號,其中,該第一及該第二延遲線是相同的。
9.如權(quán)利要求7所述的延遲鎖定回路,其特征在于該占空校正單元包括第一相位檢測器,用于接收該第一延遲時鐘信號和該第二延遲時鐘信號的反相信號,以輸出一相位檢測信號,該相位檢測信號的邏輯電平顯示該第一延遲時鐘信號和該第二延遲時鐘信號中的哪一個具有一引導(dǎo)下降沿;混合器控制器,用于基于該相位檢測信號產(chǎn)生一加重值;第一相位混合器,將1減去該加重值所得到的值應(yīng)用于該第一延遲時鐘信號,并將該加重值應(yīng)用于該第二延遲時鐘信號,以產(chǎn)生該第一占空校正時鐘信號;以及第二相位混合器,將該加重值應(yīng)用于該第一延遲時鐘信號,并將1減去該加重值所得到的值應(yīng)用于該第二延遲時鐘信號,以產(chǎn)生該第二占空校正時鐘信號。
10.如權(quán)利要求7所述的延遲鎖定回路,其特征在于該第一延遲模塊和該第二延遲模塊單元包括該第一時鐘緩沖器的一延遲量。
11.一種通過使用一延遲鎖定回路而產(chǎn)生占空校正時鐘信號的方法,包括下列步驟通過緩沖通過一非反相端所輸入的一外部時鐘信號以及緩沖通過一反相端所輸入的一外部時鐘限制信號而產(chǎn)生第一時鐘輸入信號;通過緩沖通過該非反相端所輸入的該外部時鐘限制信號以及緩沖通過該反相端所輸入的該外部時鐘信號而產(chǎn)生第二時鐘輸入信號;以及通過同步該第一時鐘輸入信號和該第二時鐘輸入信號的上升沿以及將其下降沿移至其下降沿的中部而產(chǎn)生該占空校正時鐘信號。
12.一種產(chǎn)生權(quán)利要求9所述的占空校正時鐘信號的方法,其特征在于產(chǎn)生該占空校正時鐘信號的步驟包括通過緩沖該第一時鐘輸入信號和該第二時鐘輸入信號而產(chǎn)生第一延遲時鐘信號和第二延遲時鐘信號;通過將該第一延遲時鐘信號和該第二延遲時鐘信號的下降沿移至該下降沿的中部而產(chǎn)生第一占空校正時鐘信號和第二占空校正時鐘信號;通過補償該第一占空校正時鐘信號的一延遲量而產(chǎn)生第一補償時鐘信號,該第一占空校正時鐘信號產(chǎn)生于當該第一占空校正時鐘信號通過一數(shù)據(jù)輸入/輸出接腳時;通過比較該外部時鐘信號和該第一補償時鐘信號而產(chǎn)生第一比較信號;通過補償該第二占空校正時鐘信號的一延遲量而產(chǎn)生第二補償時鐘信號,該第二占空校正時鐘信號產(chǎn)生于該第二占空校正時鐘信號通過該數(shù)據(jù)輸入/輸出接腳時;以及通過比較該外部時鐘信號和該第二補償時鐘信號而產(chǎn)生第二比較信號。
13.如權(quán)利要求12所述的產(chǎn)生占空校正時鐘信號的方法,其特征在于產(chǎn)生該第一延遲時鐘信號和該第二延遲時鐘信號的步驟包括下述步驟產(chǎn)生第一控制信號,以基于該第一比較信號控制一延遲量;通過基于該第一控制信號延遲該第一時鐘輸入信號一預(yù)定時間而產(chǎn)生該第一延遲時鐘信號;產(chǎn)生第二控制信號,以基于該第二比較信號控制一延遲量;以及通過基于該第二控制信號延遲該第二時鐘輸入信號一預(yù)定時間而產(chǎn)生該第二延遲時鐘信號。
14.如權(quán)利要求12所述的產(chǎn)生占空校正時鐘信號的方法,其特征在于產(chǎn)生該第一占空校正時鐘信號和該第二占空校正時鐘信號的步驟包括下述步驟產(chǎn)生一相位檢測信號,該相位檢測信號確定該第一延遲時鐘信號和該第二延遲時鐘信號中的哪一個具有一引導(dǎo)下降沿;基于該相位檢測信號產(chǎn)生一加重值;通過將1減去該加重值所得到的值應(yīng)用于該第一延遲時鐘信號,并將該加重值應(yīng)用于該第二延遲時鐘信號,以產(chǎn)生該第一占空校正信號;以及通過將該加重值應(yīng)用于該第一延遲時鐘信號,并將1減去該加重值所得到的值應(yīng)用于該第二延遲時鐘信號,以產(chǎn)生該第二占空校正信號。
15.一種使用一延遲鎖定回路產(chǎn)生占空校正時鐘信號的方法,包括下列步驟通過緩沖通過一非反相端所輸入的一外部時鐘信號以及緩沖通過一反相端所輸入的一外部時鐘限制信號而產(chǎn)生第一時鐘輸入信號;通過緩沖通過該非反相端所輸入的該外部時鐘限制信號以及緩沖通過該反相端所輸入的該外部時鐘信號而產(chǎn)生第二時鐘輸入信號;通過緩沖該第一時鐘輸入信號和該第二時鐘輸入信號而產(chǎn)生第一延遲時鐘信號和第二延遲時鐘信號;通過將該第一延遲時鐘信號和該第二延遲時鐘信號的下降沿移至該下降沿的中部而產(chǎn)生第一占空校正時鐘信號和第二占空校正時鐘信號;通過補償該第一占空校正時鐘信號的一延遲量而產(chǎn)生第一補償時鐘信號,該第一占空校正時鐘信號產(chǎn)生于該第一占空校正時鐘信號通過一數(shù)據(jù)輸入/輸出接腳時;通過比較該第一時鐘輸入信號和該第一補償時鐘信號而產(chǎn)生第一比較信號;通過補償該第二占空校正時鐘信號的一延遲量而產(chǎn)生第二補償時鐘信號,該第二占空校正時鐘信號產(chǎn)生于該第二占空校正時鐘信號通過該數(shù)據(jù)輸入/輸出接腳時;以及通過比較該第二時鐘輸入信號和該第二補償時鐘信號而產(chǎn)生第二比較信號。
16.如權(quán)利要求15所述的產(chǎn)生占空校正時鐘信號的方法,其特征在于產(chǎn)生該第一延遲時鐘信號和該第二延遲時鐘信號的步驟包括下述步驟產(chǎn)生第一控制信號,以基于該第一比較信號控制一延遲量;通過基于該第一控制信號延遲該第一時鐘輸入信號一預(yù)定時間,產(chǎn)生該第一延遲時鐘信號;產(chǎn)生第二控制信號,以基于該第二比較信號控制一延遲量;以及通過基于該第二控制信號延遲該第二時鐘輸入信號一預(yù)定時間,產(chǎn)生該第二延遲時鐘信號。
17.如權(quán)利要求15所述的產(chǎn)生占空校正時鐘信號的方法,其特征在于產(chǎn)生該第一占空校正時鐘信號和該第二占空校正時鐘信號的步驟包括下述步驟產(chǎn)生一相位檢測信號,該相位檢測信號確定該第一延遲時鐘信號和該第二延遲時鐘信號中的哪一個具有一引導(dǎo)下降沿;基于該相位檢測信號產(chǎn)生一加重值;通過將1減去該加重值所得到的值應(yīng)用于該第一延遲時鐘信號,并將該加重值應(yīng)用于該第二延遲時鐘信號而產(chǎn)生該第一占空校正信號;以及通過將該加重值應(yīng)用于該第一延遲時鐘信號,并將1減去該加重值所得到的值應(yīng)用于該第二延遲時鐘信號而產(chǎn)生該第二占空校正信號。
18.一種能夠校正一時鐘信號的占空的半導(dǎo)體存儲器件,包括第一時鐘緩沖器,用于通過該第一時鐘緩沖器的一非反相端接收外部時鐘信號以及通過該第一時鐘緩沖器的一反相端接收外部時鐘限制信號,由此輸出第一時鐘輸入信號;第二時鐘緩沖器,用于通過該第一時鐘緩沖器的該非反相端接收該外部時鐘限制信號以及通過該第一時鐘緩沖器的該反相端接收該外部時鐘信號,由此輸出第二時鐘輸入信號;以及延遲鎖定回路,其接收該第一時鐘輸入信號和該第二時鐘輸入信號,以校正該外部時鐘信號的占空。
19.一種在包括一延遲鎖定回路的半導(dǎo)體存儲器件中處理一時鐘信號的方法,包括下列步驟通過緩沖通過一非反相端所輸入的一外部時鐘信號以及緩沖通過一反相端所輸入的一外部時鐘限制信號而產(chǎn)生第一時鐘輸入信號;通過緩沖通過該非反相端所輸入的該外部時鐘限制信號以及緩沖通過該反相端所輸入的該外部時鐘信號而產(chǎn)生第二時鐘輸入信號;以及通過使用該第一時鐘輸入信號和該第二時鐘輸入信號以校正該外部時鐘信號的占空。
全文摘要
一種用于校正一時鐘信號的占空的半導(dǎo)體存儲器件,包括第一時鐘緩沖器,通過該第一時鐘緩沖器的一非反相端接收一外部時鐘信號以及通過該第一時鐘緩沖器的一反相端接收一外部時鐘限制信號,以輸出第一時鐘輸入信號;第二時鐘緩沖器,通過該第一時鐘緩沖器的該非反相端接收該外部時鐘限制信號以及通過該第一時鐘緩沖器的該反相端接收該外部時鐘信號,以輸出第二時鐘輸入信號;以及延遲鎖定回路,接收該第一時鐘輸入信號和該第二時鐘輸入信號,以產(chǎn)生占空校正時鐘信號。
文檔編號H03L7/087GK1612482SQ200410086450
公開日2005年5月4日 申請日期2004年10月20日 優(yōu)先權(quán)日2003年10月30日
發(fā)明者郭鐘太 申請人:海力士半導(dǎo)體有限公司