專利名稱：一種用于iic總線上的隔離電路的制作方法
技術領域：
本實用新型涉及一種隔離電路，具體地說，是涉及一種用于家用電器中IIC總線上的隔離電路。
背景技術：
目前，在現(xiàn)有的電視機等家用電器中，一般CPU都是通過IIC總線來控制各個其他功能集成電路芯片協(xié)調工作的。如果機器處于待機狀態(tài)，IIC總線應該處于高電平的等待狀態(tài)，此時，若有某一外圍集成電路芯片在待機狀態(tài)時，其總線連接端口不是處于高阻狀態(tài)，而是對地有一個小的電阻，這時，就會把IIC總線的電位拉低，在待機狀態(tài)下無法實現(xiàn)通過CPU來控制主電源上電，造成機器無法正常工作。

發(fā)明內容
為了克服現(xiàn)有技術中某些集成電路芯片在待機狀態(tài)時其總線連接端口呈低阻態(tài)，從而將IIC總線電位拉低，導致機器無法正常工作的不足，本實用新型提供了一種隔離電路，此隔離電路連接在IIC總線上，在待機狀態(tài)時實現(xiàn)了IIC總線與低阻態(tài)集成電路芯片的有效隔離，從而保證了整機的正常工作。
為解決上述技術問題，本實用新型通過以下技術方案予以實現(xiàn)一種用于IIC總線上的隔離電路，包括CPU，所述CPU通過IIC總線與集成電路芯片相連，所述集成電路芯片在待機狀態(tài)時其總線端口呈低阻狀態(tài)，在所述的IIC總線上連接有一隔離電路，所述隔離電路在機器待機時將IIC總線與總線端口呈低阻態(tài)的集成電路芯片隔斷。
作為本實用新型的一個優(yōu)選實施方案，所述隔離電路包含有兩個N溝道MOS管，所述MOS管的柵極均與主電源相連，漏極分別連接IIC總線的控制端和數(shù)據(jù)端，源極分別連接所述集成電路芯片的總線控制端和總線數(shù)據(jù)端。
所述MOS管的漏極經(jīng)上拉電阻與待機電源相連，源極經(jīng)另外的上拉電阻與主電源相連；此外，MOS管的源極和漏極分別經(jīng)電容接地。
與現(xiàn)有技術相比，本實用新型的優(yōu)點和積極效果是本實用新型通過在IIC總線上增設隔離電路，使用兩個N溝道MOS管分別連接IIC總線和集成電路芯片的總線端口，實現(xiàn)了IIC總線在待機時與總線端呈低阻態(tài)的集成電路芯片的有效隔離，避免了總線電位被拉低所造成的機器異常，從而有效確保了整機的正常工作，提高了系統(tǒng)的可靠性。


圖1是本實用新型中隔離電路的具體線路連接圖。
具體實施方式
以下結合附圖和具體實施方式
對本實用新型作進一步詳細的說明。
本實用新型的隔離電路連接在與CPU相連的IIC總線上，主要由兩個型號為2N7000的N溝道MOS管Q100、Q101組成，其具體連接關系參見圖1所示。其中，所述MOS管Q100、Q101的柵極與主電源+3.3V_SW相連，漏極分別連接IIC總線的控制端MSTR_SCL和數(shù)據(jù)端MSTR_SDA，源極分別連接集成電路芯片的總線控制端23MSTR_SCL0和總線數(shù)據(jù)端23MSTR_SDA0，所述集成電路芯片的總線端口23MSTR_SCL0和23MSTR_SDA0在待機時呈低阻狀態(tài)。此外，MOS管Q100、Q101的漏極經(jīng)上拉電阻R116、R117與待機電源STD+3.3V相連，并經(jīng)電容C142、C143接地；源極經(jīng)上拉電阻R114、R115與主電源+3.3V SW相連，并經(jīng)電容C140、C141接地。
其工作原理是以MOS管Q100為例，當主電源+3.3V_SW上電，機器處于正常工作狀態(tài)時，若MSTR_SCL端為低電平0，23MSTR_SCL0端鉗位至0.7V，此時，VGS大于門限電壓，MOS管Q100導通，進而使23MSTR_SCL0端電壓等于MSTR_SCL端電壓，為低電平0。若MSTR_SCL端為高電平1，23MSTR_SCL0端為低電平0，則MOS管Q100導通，使23MSTR_SCL0端變?yōu)楦唠娖?，此時，MOS管Q100截止，由于23MSTR_SCL0端有上拉電阻R114、R115，所以23MSTR_SCL0端維持高電平狀態(tài)。
在待機狀態(tài)時，主電源消失，+3.3V_SW變?yōu)?V，此時，MOS管Q100截止，源極總線端口23MSTR_SCL0的高低電平狀態(tài)無法影響漏極CPU一側的總線MSTR_SCL端的狀態(tài)，從而實現(xiàn)了預期的隔離功能。
本實用新型通過采用上述簡單的電路結構實現(xiàn)了IIC總線在待機時與總線端呈低阻態(tài)的集成電路芯片的有效隔離，電路結構簡單，性能可靠。當然，上述說明并非是對本實用新型的限制，本實用新型也并不僅限于上述舉例，本技術領域的普通技術人員在本實用新型的實質范圍內所做出的變化、改型、添加或替換，也應屬于本實用新型的保護范圍。
權利要求1.一種用于IIC總線上的隔離電路，包括CPU，所述CPU通過IIC總線與集成電路芯片相連，所述集成電路芯片在待機狀態(tài)時其總線端口呈低阻狀態(tài)，其特征在于在所述的IIC總線上連接有一隔離電路，所述隔離電路在機器待機時將IIC總線與總線端口呈低阻態(tài)的集成電路芯片隔斷。
2.根據(jù)權利要求1所述的用于IIC總線上的隔離電路，其特征在于所述隔離電路包含有兩個N溝道MOS管，所述MOS管的柵極均與主電源相連，漏極分別連接IIC總線的控制端和數(shù)據(jù)端，源極分別連接所述集成電路芯片的總線控制端和總線數(shù)據(jù)端。
3.根據(jù)權利要求2所述的用于IIC總線上的隔離電路，其特征在于所述MOS管的漏極經(jīng)上拉電阻與待機電源相連，源極經(jīng)另外的上拉電阻與主電源相連。
4.根據(jù)權利要求3所述的用于IIC總線上的隔離電路，其特征在于所述MOS管的源極和漏極分別經(jīng)電容接地。
專利摘要本實用新型公開了一種用于IIC總線上的隔離電路，包括CPU，所述CPU通過IIC總線與集成電路芯片相連，所述集成電路芯片在待機狀態(tài)時其總線端口呈低阻狀態(tài)。在所述的IIC總線上連接有一隔離電路，所述隔離電路在機器待機時將IIC總線與總線端口呈低阻態(tài)的集成電路芯片隔斷，從而避免了總線電位被拉低所造成的機器異常。此隔離電路結構簡單，相比于其他的一些電路或者專用集成芯片，在大大降低生產(chǎn)成本的同時，徹底消除了以往經(jīng)常遇到的待機狀態(tài)總線異常的問題，有效保證了整機的正常工作，提高了系統(tǒng)可靠性。
文檔編號H03K17/689GK2738474SQ20042009752
公開日2005年11月2日 申請日期2004年11月5日 優(yōu)先權日2004年11月5日
發(fā)明者趙君財, 鐘波 申請人:海信集團有限公司, 青島海信電器股份有限公司