專利名稱：傳輸線終端補(bǔ)償電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于傳輸線終端電阻，尤其是有關(guān)于一種數(shù)字調(diào)校方式的終端電阻補(bǔ)償電路。
背景技術(shù)：
過去二十年間，在激增的各種運(yùn)算裝置的推波助瀾下，運(yùn)算能力是以幾何級數(shù)的速度成長。隨著運(yùn)算能力的提升，現(xiàn)今各種裝置之間信號傳輸?shù)乃俣纫捕奸_始達(dá)到GHZ以上，而在這樣高速下，任何信號傳輸?shù)膶?dǎo)線，像是同軸電纜、微帶線(microstrip line)等，都可視為有電阻成份與電感成份串聯(lián)、導(dǎo)線間有電容成份與電導(dǎo)成份并聯(lián)的所謂的傳輸線(transmission line)。
當(dāng)信號在傳輸線上高速奔馳抵達(dá)終點而欲進(jìn)入終端元件(如CPU、memory等IC)內(nèi)工作時，傳輸線本身的特性阻抗(characteristicsimpedance)必須要與終端元件內(nèi)部的阻抗相匹配，才會使得反射系數(shù)為零，而不致引起信號的回響(ringing)與失真(distortion)。一般而言，要做到對傳輸線的阻抗匹配是在傳輸線的終端對地提供一個阻抗相同的終端電阻(termination resistor)，如圖1所示，如果傳輸線T的特性阻抗Zo是28歐姆(ohm)，而終端電阻R的阻抗Zt也是28歐姆(ohm)，信號S就會經(jīng)歷最小的反射與失真，因此可以大幅提升高速傳輸下信號的完整性(integrity)。但是這樣的安排會信號S只有50％的功率會到達(dá)傳輸線的終點，所以實務(wù)上會對終端電阻的阻抗做更仔細(xì)的安排，以期能在功率、失真等幾個條件因素內(nèi)取得一個平衡。
公知的終端電阻的設(shè)置方式有芯片外(off-chip)與芯片內(nèi)(on-chip或on-die)兩種。芯片外的做法會增加電路板布局的復(fù)雜度，同時因為電路(trace)的不同，會有所謂阻抗不連續(xù)(impedance discontinuity)的情形，而這些阻抗不連續(xù)之處，就會造成反射的發(fā)生。相對的，芯片內(nèi)的做法則一般有較好的信號完整性以及適合更高速的應(yīng)用。采用芯片內(nèi)的終端電阻的關(guān)鍵點是要能準(zhǔn)確調(diào)校(calibrate)終端電阻的阻抗，可是因為溫度、制程、以及電壓(受到噪聲的影響)上的變異，一般公知的采用CMOS制程的終端電阻的誤差可達(dá)到30％。

發(fā)明內(nèi)容
本發(fā)明的主要目的是在提出一種終端電阻的補(bǔ)償電路，以解決公知的芯片內(nèi)的終端電阻的缺點。本發(fā)明所提出的終端電阻補(bǔ)償電路，可以產(chǎn)生精確的終端阻抗，以補(bǔ)償因為制程、溫度、電壓的變化等所造成的終端阻抗的誤差。
本發(fā)明的另一目的是在提出一種終端電阻的補(bǔ)償電路，所產(chǎn)生的終端阻抗是外部阻抗Rext(亦即所要匹配的傳輸線特性阻抗)的k/m倍(k＞0，m≥1)，而不限于僅能產(chǎn)生等于外部阻抗、或是外部阻抗的一個固定倍數(shù)的終端阻抗，因此可以在設(shè)計上權(quán)衡功率、失真等因素時有更大的彈性。
本發(fā)明的最大特點是以數(shù)字的方式調(diào)校包含n+1(n≥1)個電阻并聯(lián)的電阻數(shù)組，這n+1個電阻分別具有20×k×r、21×k×r、22×k×r、...、2n×k×r等阻抗值，其中r、k是事先決定好的一個阻抗值與倍數(shù)。本發(fā)明藉由打開或關(guān)閉和這n+1個電阻串聯(lián)的n+1個開關(guān)裝置，而使得這個電阻數(shù)組呈現(xiàn)Rext×k/m的終端阻抗。
茲配合所附附圖、具體實施例來詳細(xì)對本發(fā)明進(jìn)行說明。


圖1顯示一傳輸線及終端電阻的示意圖；圖2是依據(jù)本發(fā)明一實施例的終端電阻數(shù)組的示意圖；圖3是依據(jù)本發(fā)明一實施例的調(diào)校電路的示意圖。
圖中1 芯片10 開關(guān)裝置12 開關(guān)裝置20 電阻22 電阻30 接觸墊 40 比較計數(shù)裝置50 參考電阻60 電阻
VDD內(nèi)部電源 70 電阻Ro終端阻抗 b0～bn控制信號S 信號Ro1阻抗Zt 終端電阻阻抗Zo 傳輸線特性阻抗具體實施方式
本發(fā)明所提出的終端電阻補(bǔ)償電路，是實施于芯片1內(nèi)部以提供匹配這個芯片外部高速I/O傳輸線的終端阻抗。這個終端電阻補(bǔ)償電路主要包含一調(diào)校電路、以及一終端電阻數(shù)組。
圖2是依據(jù)本發(fā)明一實施例的終端電阻數(shù)組的示意圖。如圖2所示，本發(fā)明的終端電阻數(shù)組，是包含n+1(n≥1)個并聯(lián)的電阻20，這n+1個電阻20的阻抗分別為20×k×r、21×k×r、22×k×r、...、2n×k×r(k，r＞0)，這n+1個電阻20按照阻抗大小依序排列。每個電阻20各自串聯(lián)一個開關(guān)裝置10。這n+1個開關(guān)裝置10可以是以PMOS或是NMOS所實施的切換開關(guān)，這些開關(guān)10是呈短路或是斷路的狀態(tài)，是分別由b0、b1、b2、...、bn控制信號所控制。Ro則是這個電阻數(shù)組由芯片外部看進(jìn)去、用以補(bǔ)償外部阻抗Rext的終端阻抗。接觸墊(pad)30則是傳輸線(未標(biāo)號)與芯片1的接點。
請注意到，控制信號b0、b1、b2、...、bn是由調(diào)校電路所輸出的，也就是說，各別開關(guān)裝置的開啟或關(guān)閉是由調(diào)校電路所決定的。比如說，如果調(diào)校電路輸出的信號是b0短路、b1斷路、b2斷路、b3～bn都短路的話，本發(fā)明所產(chǎn)生的終端阻抗Ro就會是20×k×r、23×k×r、24×k×r、...、2n×k×r并聯(lián)的結(jié)果。而以下將詳細(xì)說明的調(diào)校電路會使得Ro和外部阻抗Rext之間，具有下列的關(guān)系Ro＝Rext×k/m其中m(m≥1)、k均是事先決定好的參數(shù)。藉由適當(dāng)?shù)倪x擇這些參數(shù)值，可以使得本發(fā)明所產(chǎn)生的終端阻抗Ro能依設(shè)計者的需要而有彈性的變化。因此本發(fā)明不限于僅能產(chǎn)生等于外部阻抗Rext、或是外部阻抗Rext的一個固定倍數(shù)的終端阻抗Ro，所以在設(shè)計上可以平衡功率、失真等因素而有更大的彈性。
圖3是依據(jù)本發(fā)明一實施例的調(diào)校電路的示意圖。如3圖所示，調(diào)校電路也包含有一個和終端電阻數(shù)組相同架構(gòu)的比較電阻數(shù)組，這個比較電阻數(shù)組也包含n+1個并聯(lián)的電阻22，這n+1個電阻22的阻抗分別為20×r、21×r、22×r、...、2n×r，這n+1個電阻22按照阻抗大小依序排列。每個電阻22各自串聯(lián)一個開關(guān)裝置12。這n+1個開關(guān)裝置12和圖2所示的開關(guān)裝置10均由控制信號b0、b1、b2、...、bn開關(guān)。Ro1是這個電阻數(shù)組所表現(xiàn)出來的阻抗。請注意到，終端電阻數(shù)組的電阻20和比較電阻數(shù)組的電阻22二者的排列是依照相同的大小順序，因此控制信號bj(0≤j≤n)同時控制和電阻2j×k×r串連的開關(guān)裝置10、以及和電阻2j×r串連的開關(guān)裝置12。
調(diào)校電路的其它部份則構(gòu)成一個比較計數(shù)電路(未標(biāo)號)，其中的比較計數(shù)裝置40是以A、B兩點的電壓為輸入，而以控制開關(guān)裝置10、12的控制信號b0、b1、b2、...、bn為輸出。比較計數(shù)裝置40內(nèi)含有一個計數(shù)器(未圖標(biāo))，計數(shù)器在A、B兩點的電壓不等時，會由0開始遞增計數(shù)，比較計數(shù)裝置40會將計數(shù)器的值以二進(jìn)制的方式由b0、b1、b2、...、bn輸出。也就是說，比較計數(shù)裝置40從b0、b1、b2、...、bn循序輸出000..000、000...001、000...010、000...011、等等。而b0、b1、b2、...、bn會導(dǎo)致各別開關(guān)裝置12的短路或斷路，進(jìn)而改變比較電阻數(shù)組的阻抗Ro1。計數(shù)器會繼續(xù)計數(shù)直到Ro1到達(dá)某一數(shù)值、使得A、B兩點的電壓相等。
在比較計數(shù)電路中，電阻50是采用所欲匹配的外部阻抗Rext相同的阻抗，電阻70是采用電阻60的1/m(m≥1)。藉由這樣的安排，以及前述計數(shù)器的動作，因此當(dāng)A、B兩點的電壓相等時，b0、b1、b2、...、bn所造成的各別開關(guān)裝置12的短路或斷路會致使Ro1＝Rext/m而且因為終端電阻數(shù)組的每一個電阻20都是比較電阻數(shù)組里位置對應(yīng)的電阻22的k倍，而且兩者共享控制信號b0、b1、b2、...、bn，所以Ro＝Rext×k/m比較計數(shù)電路可有多種實施方式，比如說比較計數(shù)裝置40的計數(shù)器可以采用任何適當(dāng)?shù)挠嫈?shù)器電路，電壓的比較可以采用差分放大器等公知的技術(shù)，相關(guān)領(lǐng)域具一般技術(shù)人員可以輕易推知，故于此不予贅述。電阻50、60、70可以采用PMOS或其它適當(dāng)?shù)膶嵤┓绞健?br> 總體來說，本發(fā)明藉由b0、b1、b2、...、bn控制信號來開關(guān)比較電阻數(shù)組里的二進(jìn)制方式排列的各個電阻22，使得比較電阻數(shù)組的阻抗逼近于Rext/m。進(jìn)而利用同樣的b0、b1、b2、...、bn控制信號，使得終端電阻數(shù)組表現(xiàn)出Rext×k/m的阻抗，以適當(dāng)?shù)钠ヅ渫獠孔杩筊ext。
藉由以上較佳具體實施例的詳述說明，希望能更加清楚描述本發(fā)明的特征與精神，而并非以上述所揭露的較佳具體實施例來對本發(fā)明的范圍加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的變形都屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種傳輸線終端電阻補(bǔ)償電路，是實施于一芯片內(nèi)部以提供與該芯片的一外部傳輸線的一外部阻抗相匹配的一終端阻抗，該傳輸線終端電阻補(bǔ)償電路包含一終端電阻數(shù)組，該終端電阻數(shù)組包含n+1(n≥1)個并聯(lián)的第一電阻，該n+1個第一電阻的阻抗分別為20×k×r、21×k×r、22×k×r、...、2n×k×r(k，r＞0)，該n+1個第一電阻按照阻抗大小依序排列，每個該第一電阻各自串聯(lián)一第一開關(guān)裝置，該n+1個第一開關(guān)裝置各自是呈短路與斷路的狀態(tài)，是分別由n+1個控制信號b0、b1、b2、...、bn所控制，該終端電阻數(shù)組的阻抗即為該終端阻抗；以及一調(diào)校電路，該調(diào)校電路進(jìn)一步包含一比較電阻數(shù)組、一比較計數(shù)電路；該比較計數(shù)電路是以該n+1個控制信號b0、b1、b2、...、bn為輸出；該比較電阻數(shù)組包含n+1個并聯(lián)的第二電阻；該n+1個第二電阻的阻抗分別為20×r、21×r、22×r、...、2n×r；該n+1個第二電阻按照阻抗大小、以及與該終端電阻數(shù)組的第一電阻相同順序排列；每個第二電阻各自串聯(lián)一第二開關(guān)裝置；該n+1個第二開關(guān)裝置各自是呈短路與斷路的狀態(tài)，是分別由該個控制信號b0、b1、b2、...、bn所控制；其中，該比較計數(shù)電路輸出的控制信號bj(0≤j≤n)同時控制和第一電阻2j×k×r串連的第一開關(guān)裝置、以及和第二電阻2j×r串連的第二開關(guān)裝置；該比較電路是依照所欲匹配的該外部阻抗，自動調(diào)整輸出該b0、b1、b2、...、bn控制信號，進(jìn)而開啟與關(guān)閉對應(yīng)的第一與第二開關(guān)裝置，直至該比較電阻數(shù)組的阻抗等于該外部阻抗的1/m(m≥1)時固定該b0、b1、b2、...、bn控制信號的輸出，進(jìn)而致使該終端電阻數(shù)組的阻抗等于該外部阻抗之k/m。
2.如權(quán)利要求1所述的傳輸線終端電阻補(bǔ)償電路，其中該第一開關(guān)裝置是以PMOS與NMOS兩種方式之一實施。
3.如權(quán)利要求1所述的傳輸線終端電阻補(bǔ)償電路，其中該第二開關(guān)裝置是以PMOS與NMOS兩種方式之一實施。
全文摘要
本發(fā)明提出一種芯片內(nèi)終端電阻的補(bǔ)償電路，可以產(chǎn)生精確的終端阻抗以補(bǔ)償因為制程、溫度、電壓的變化等所造成的終端阻抗的誤差。本發(fā)明的最大特點是以數(shù)字的方式調(diào)校包含n+1個分別具有文檔編號H03H7/40GK1815884SQ200510007610
公開日2006年8月9日 申請日期2005年2月6日 優(yōu)先權(quán)日2005年2月6日
發(fā)明者林鵬飛 申請人:奇巖電子股份有限公司