專利名稱：相位同步電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種相位同步電路，尤其是一種用于從多相時(shí)鐘信號(hào)中選擇一個(gè)信號(hào)并輸出一個(gè)與基準(zhǔn)照信號(hào)相位同步的信號(hào)的相位同步電路。
背景技術(shù)：
大多數(shù)電子裝置使用電路來生成與基準(zhǔn)信號(hào)同步的信號(hào)。例如，在計(jì)算機(jī)中，一個(gè)用來根據(jù)基準(zhǔn)信號(hào)從發(fā)生器中選擇和輸出具有規(guī)定頻率的時(shí)鐘信號(hào)的電路，被用來生成提供給CPU或芯片組的時(shí)鐘信號(hào)。PLL(鎖相環(huán)路，Phase-Locked Loop)或DLL(延遲鎖定環(huán)路，Delay-Locked Loop)方法已經(jīng)被建議用作與基準(zhǔn)信號(hào)進(jìn)行相位同步的方法，尤其是與周期性基準(zhǔn)信號(hào)進(jìn)行相位同步的方法。
相關(guān)技術(shù)中的一種相位同步電路，例如出現(xiàn)在日本專利申請(qǐng)未審公開No.2001-251381號(hào)文件中。該文件公開了一種與作為周期信號(hào)的基準(zhǔn)信號(hào)進(jìn)行同步的相位同步電路。圖13是相關(guān)技術(shù)中相位同步電路的一般設(shè)置的示意圖。圖13所示的相位同步電路是一個(gè)DLL反饋電路，它輸出一個(gè)與EXCLK同相位的輸出信號(hào)DOUT。此外，該相位同步電路包括相位比較器710，延遲控制電路720，可變延遲電路730，和復(fù)制延遲電路740。
下面將解釋相位同步電路的工作情況。相位比較器710比較基準(zhǔn)時(shí)鐘信號(hào)EXCLK與恢復(fù)時(shí)鐘信號(hào)RCLK的相位，并輸出一個(gè)相應(yīng)于比較結(jié)果的信號(hào)給延遲控制電路720。延遲控制電路720根據(jù)相位比較器710的比較結(jié)果控制可變延遲電路730的延遲，使得其相位相一致。
來自可變延遲電路730的輸出被作為一個(gè)輸出信號(hào)DOUT，通過數(shù)據(jù)輸出控制電路750，輸出給外部?？勺冄舆t電路730的輸出時(shí)間與輸出信號(hào)DOUT的輸出時(shí)間之間的延遲被生成于數(shù)據(jù)輸出控制電路750。復(fù)制延遲電路740連接于數(shù)據(jù)輸出控制電路750和相位比較器710之間，使得基準(zhǔn)信號(hào)EXCLK與輸出信號(hào)DOUT的相位相一致。
復(fù)制延遲電路740的延遲時(shí)間等于數(shù)據(jù)輸出控制電路750的延遲時(shí)間，基準(zhǔn)信號(hào)EXCLK的相位與輸出信號(hào)DOUT的相位可以一致。通常，復(fù)制延遲電路740的電路設(shè)置與數(shù)據(jù)輸出控制電路750的一樣，這是為了減小由制作誤差與使用條件引起的相對(duì)于數(shù)據(jù)輸出控制電路750的延遲誤差。
圖14是表示基準(zhǔn)時(shí)鐘信號(hào)EXCLK、復(fù)制時(shí)鐘信號(hào)RCLK、可變延遲電路730的輸出信號(hào)CLK2、和輸出信號(hào)DOUT的時(shí)間變化的時(shí)序圖。如圖14所示，因?yàn)镋XCLK和RCLK的相位一致，對(duì)應(yīng)于復(fù)制延遲電路740的輸入信號(hào)的CLK2是在相位上領(lǐng)先于EXCLK的領(lǐng)先時(shí)鐘，領(lǐng)先的幅度就是復(fù)制延遲電路740的延遲時(shí)間。而且，如上所述，數(shù)據(jù)輸出控制電路750的延遲時(shí)間等于復(fù)制延遲電路740的延遲時(shí)間。所以，由數(shù)據(jù)輸出控制電路750從CLK2生成的DOUT的相位與EXCLK的相位同步。
在圖13所示的電路的相位同步方法中，用這樣的方式消除了內(nèi)部延遲，即，通過使復(fù)制延遲之后的信號(hào)RCLK的相位與輸入基準(zhǔn)信號(hào)EXCLK的相位匹配，并利用復(fù)制延遲之前的信號(hào)CLK2作為觸發(fā)信號(hào)來驅(qū)動(dòng)輸出電路。
另一方面，日本專利申請(qǐng)未審公開No.2000-315944號(hào)文件建議一種同步時(shí)鐘信號(hào)發(fā)生器，用于生成同步時(shí)鐘信號(hào)，它生成多個(gè)具有不同相位的時(shí)鐘信號(hào)，并從中選擇一個(gè)相對(duì)于基準(zhǔn)信號(hào)具有最小時(shí)間位移的時(shí)鐘信號(hào)。這樣一種同步時(shí)鐘信號(hào)發(fā)生器用于為打印機(jī)生成同步信號(hào)。為了生成多個(gè)具有不同相位的時(shí)鐘信號(hào)，首先，發(fā)生器以通常的比特率頻率生成一個(gè)時(shí)鐘信號(hào)。該時(shí)鐘信號(hào)由多級(jí)緩沖器進(jìn)行延遲，每個(gè)緩沖器輸出一個(gè)具有不同延遲時(shí)間的延遲信號(hào)。結(jié)果，多個(gè)具有不同相位的時(shí)鐘信號(hào)被生成了。
另外，束檢測(cè)器的輸出信號(hào)被作為基準(zhǔn)信號(hào)輸入?；鶞?zhǔn)信號(hào)的時(shí)間與每個(gè)緩沖器的輸出時(shí)間被互相比較，與基準(zhǔn)信號(hào)的時(shí)間最接近的時(shí)鐘信號(hào)被選中。被選中的時(shí)鐘信號(hào)作為與基準(zhǔn)信號(hào)同步的同步時(shí)鐘信號(hào)被輸出。結(jié)果，得到了一個(gè)采用具有相對(duì)低頻率的發(fā)生器的同步時(shí)鐘信號(hào)發(fā)生裝置，并方便了電路設(shè)計(jì)。
公開于日本專利申請(qǐng)未審公開No.2001-351381號(hào)文件的DLL電路能夠生成在相位上與一個(gè)周期基準(zhǔn)信號(hào)同步的信號(hào)。然而，當(dāng)基準(zhǔn)信號(hào)是非周期性信號(hào)并被隨機(jī)輸入時(shí)，象DLL這樣的具有反饋電路的相位同步則無(wú)法進(jìn)行。另一方面，在日本專利申請(qǐng)未審公開No.2000-315944號(hào)文件中公開的同步時(shí)鐘信號(hào)發(fā)生裝置中，通過根據(jù)基準(zhǔn)信號(hào)從多個(gè)具有不同相位的時(shí)鐘信號(hào)中選擇一個(gè)時(shí)鐘信號(hào)，即使當(dāng)基準(zhǔn)信號(hào)是非周期性信號(hào)時(shí)，相位與基準(zhǔn)信號(hào)同步的信號(hào)也可以生成。
然而，在基準(zhǔn)信號(hào)與多相位時(shí)鐘信號(hào)間的相位同步時(shí)，內(nèi)部電路中的延遲還沒有被研究。出于這個(gè)原因，當(dāng)一個(gè)由內(nèi)部電路引起的延遲相對(duì)于基準(zhǔn)信號(hào)或多相位時(shí)鐘信號(hào)而產(chǎn)生時(shí)，沒法產(chǎn)生與基準(zhǔn)信號(hào)同步的輸出信號(hào)。所以，使用多相位時(shí)鐘信號(hào)的相位同步電路需要具有一種能夠以必要的精度補(bǔ)償內(nèi)部延遲的設(shè)置。此外，在半導(dǎo)體電路器件中，總是要求減小電路的面積和耗電量。所以，期望能夠用有效的電路設(shè)置來補(bǔ)償內(nèi)部延遲。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供一種相位同步電路，它生成一個(gè)與輸入信號(hào)同步的輸出信號(hào)。所述相位同步電路包括一個(gè)輸出電路，根據(jù)輸入時(shí)鐘信號(hào)輸出一個(gè)輸出信號(hào)；一個(gè)選擇電路，從多相位時(shí)鐘信號(hào)中選擇一個(gè)用于輸出電路的時(shí)鐘信號(hào)，使得輸出電路輸出一個(gè)與輸入信號(hào)同步的輸出信號(hào)。
由此，使用多相位時(shí)鐘信號(hào)的相位同步電路中的內(nèi)部延遲能被有效地補(bǔ)償，并能生成了與基準(zhǔn)信號(hào)同步的輸出信號(hào)。


下面結(jié)合附圖，對(duì)本發(fā)明的上述目的和其它目的、優(yōu)點(diǎn)、和特性加以說明。
圖1是表示本發(fā)明的第一實(shí)施例的相位同步電路100的總體設(shè)置示意框圖；圖2是第一實(shí)施例中多相位時(shí)鐘信號(hào)CLKIP的時(shí)序示意圖；圖3是表示第一實(shí)施例的相位同步電路中的每個(gè)信號(hào)的時(shí)間的時(shí)序圖；圖4是表示第二實(shí)施例的相位同步電路的總體設(shè)置示意框圖；圖5是表示第二實(shí)施例的相位同步電路中的每個(gè)信號(hào)的時(shí)間的時(shí)序圖；圖6是第二實(shí)施例中的第一同步確定電路的設(shè)置示例的框圖；圖7是第二實(shí)施例中的第一同步確定電路的時(shí)序圖；圖8是另一實(shí)施例的相位同步電路的總體設(shè)置示意框圖；圖9是另一實(shí)施例的相位同步電路的時(shí)序圖；圖10是另一實(shí)施例中的包括具有改進(jìn)的糾正功能的運(yùn)算電路的相位同步電路的總體設(shè)置框圖；圖11是解釋第一同步確定電路的另一個(gè)設(shè)置示例的時(shí)序圖；圖12是本發(fā)明的一個(gè)電路設(shè)置示意圖，其中一個(gè)多相位時(shí)鐘信號(hào)發(fā)生電路被加入到相位同步電路；圖13是現(xiàn)有技術(shù)中的相位同步電路的總體設(shè)置的示意圖；圖14是現(xiàn)有技術(shù)中的相位同步電路的時(shí)序圖。
具體實(shí)施例方式
實(shí)施例1圖1是表示本發(fā)明的第一實(shí)施例的相位同步電路100的總體設(shè)置的示意框圖。利用多相位時(shí)鐘信號(hào)CLKIP，相位同步電路100生成一個(gè)與輸入基準(zhǔn)信號(hào)BD同步的輸出信號(hào)DOUT。相位同步電路100例如可以用于為打印機(jī)生成同步信號(hào)的電路中。在該實(shí)施例中，把多相位時(shí)鐘信號(hào)CLKIP中的相位數(shù)目是256的情形作為例子來加以解釋。圖2是多相位時(shí)鐘信號(hào)CLKIP的時(shí)序示意圖，圖中用虛線表示了在一個(gè)周期內(nèi)具有256個(gè)不同相位的信號(hào)。
相位同步電路100包括用于接收基準(zhǔn)信號(hào)BD的輸入緩沖器101，和作為輸入電路的輸入控制邏輯102。例如，輸入控制邏輯102對(duì)輸入基準(zhǔn)信號(hào)作極性控制。同步確定電路103比較基準(zhǔn)信號(hào)和多相位時(shí)鐘信號(hào)的相位，并確定與基準(zhǔn)信號(hào)同步的時(shí)鐘信號(hào)(在時(shí)間上與基準(zhǔn)信號(hào)最接近的時(shí)鐘信號(hào))。復(fù)制延遲電路104為多相位時(shí)鐘信號(hào)提供規(guī)定的延遲，以補(bǔ)償內(nèi)部電路中基準(zhǔn)信號(hào)和多相位時(shí)鐘信號(hào)的延遲。復(fù)制延遲電路104具有總共256個(gè)復(fù)制延遲單元，對(duì)應(yīng)于256個(gè)多相位時(shí)鐘信號(hào)。每個(gè)內(nèi)部電路的延遲都由復(fù)制延遲電路104的延遲來補(bǔ)償。復(fù)制延遲電路104的延遲時(shí)間將在以下說明。
時(shí)鐘選擇電路105根據(jù)同步確定電路103的確定結(jié)果從多相位時(shí)鐘信號(hào)中選擇一個(gè)時(shí)鐘信號(hào)。相位同步電路100進(jìn)一步包括一個(gè)輸出電路，用于輸出一個(gè)與選中的時(shí)鐘信號(hào)一致的輸出信號(hào)。在該示例中，所述輸出電路包括一個(gè)輸出控制邏輯106和一個(gè)輸出緩沖器107。輸出控制邏輯106執(zhí)行輸出信號(hào)的極性控制或者輸出電平控制。
下面對(duì)相位同步電路100的整個(gè)工作情況加以說明。由外部提供的基準(zhǔn)信號(hào)BD通過輸入緩沖器101和輸入控制邏輯102被提供給同步確定電路103?；鶞?zhǔn)信號(hào)被輸入緩沖器101和輸入控制邏輯102延遲。被輸入緩沖器101和輸入控制邏輯102延遲了的基準(zhǔn)信號(hào)在圖1中用符號(hào)BD2表示。
另一方面，256個(gè)相位的多相位時(shí)鐘信號(hào)CLKIP通過復(fù)制延遲電路104被輸入給同步確定電路103。多相位時(shí)鐘信號(hào)CLKIP被復(fù)制延遲電路104延遲，并作為多相位時(shí)鐘信號(hào)CLKD被輸出。同步確定電路103在多相位時(shí)鐘信號(hào)中確定在相位上與基準(zhǔn)信號(hào)BD2最接近(同步)的時(shí)鐘信號(hào)，并輸出一個(gè)8比特信號(hào)DT，標(biāo)志相位最接近(同步)的時(shí)鐘信號(hào)。
時(shí)鐘選擇電路105，根據(jù)由同步確定電路103確定的尾標(biāo)(suffix)DT，從多相位時(shí)鐘信號(hào)CLKIP中選擇一個(gè)時(shí)鐘信號(hào)CLKS。被選中的時(shí)鐘信號(hào)CLKS被傳給輸出控制邏輯106。利用時(shí)鐘信號(hào)CLKS作為觸發(fā)信號(hào)，輸出控制邏輯106通過輸出緩沖器107輸出一個(gè)輸出信號(hào)DOUT。
下面參照?qǐng)D3中的時(shí)序圖，對(duì)相位同步電路100中的每個(gè)信號(hào)的時(shí)間加以描述。在圖3，“a”表示輸入緩沖器101的延遲時(shí)間，“b”表示輸入控制邏輯102的延遲時(shí)間，“c”表示時(shí)鐘選擇電路105的延遲時(shí)間，“d”表示輸出控制邏輯106的延遲時(shí)間，“e”表示輸出緩沖器107的延遲時(shí)間。復(fù)制延遲電路104的延遲時(shí)間包括每個(gè)前述內(nèi)部電路的延遲時(shí)間。復(fù)制延遲電路104的延遲時(shí)間，x，是前述5個(gè)電路的延遲時(shí)間的總和，滿足下面的關(guān)系式x＝(a+b+c+d+e)。
此外，在圖3中，由尾標(biāo)[n3]標(biāo)志的時(shí)鐘信號(hào)CLKIP[n3]被從多相位時(shí)鐘信號(hào)CLKIP中選中。被復(fù)制延遲電路104延遲并被同步確定電路103選中的時(shí)鐘信號(hào)用CLKD[n3]標(biāo)志。CLKIP[n0]是與輸入基準(zhǔn)信號(hào)肋同步的虛擬時(shí)鐘信號(hào)。由于它與輸入基準(zhǔn)信號(hào)BD同步，所以虛擬信號(hào)CLKIP[n0]也與輸出信號(hào)DOUT同步。
輸出信號(hào)DOUT的相位滯后于多相位時(shí)鐘信號(hào)CLKIP的相位，其延遲的總量是時(shí)鐘選擇電路105、輸出控制邏輯106、和輸出緩沖器107的延遲的總和(c+d+e)。所以，為了輸出與輸入基準(zhǔn)信號(hào)BD同步的輸出信號(hào)DOUT，時(shí)鐘信號(hào)CLKIP[n3]的相位必須領(lǐng)先虛擬時(shí)鐘信號(hào)CLKIP[n0](輸出信號(hào)DOUT)，其時(shí)間幅度為(c+d+e)。
這里，考慮到信號(hào)間的相位差別(時(shí)間偏移)，被輸入電路101和102延遲的基準(zhǔn)信號(hào)BD2相對(duì)于輸入基準(zhǔn)信號(hào)BD延遲，時(shí)間幅度為(a+b)。因?yàn)橥酱_定電路103選擇了與基準(zhǔn)信號(hào)BD2同步的時(shí)鐘信號(hào)，時(shí)鐘信號(hào)CLKD[n3]與基準(zhǔn)信號(hào)BD2相位同步。由于復(fù)制延遲電路104的延遲時(shí)間是x＝(a+b+c+d+e)，時(shí)鐘信號(hào)CLKIP[n3]的相位將相對(duì)于時(shí)鐘信號(hào)CLKD[n3]提前，其幅度為延遲時(shí)間x。
另一方面，輸入基準(zhǔn)信號(hào)BD的相位領(lǐng)先于基準(zhǔn)信號(hào)BD2，幅度為時(shí)間(a+b)。所以，時(shí)鐘信號(hào)CLKIP[n3]與輸入基準(zhǔn)信號(hào)BD間的相位差可以用x-(a+b)來表示。換言之，時(shí)鐘信號(hào)CLKIP[n3]的相位領(lǐng)先于輸入基準(zhǔn)信號(hào)BD，領(lǐng)先時(shí)間為(x-(a+b))＝(c+d+e)。
由于輸入基準(zhǔn)信號(hào)BD和虛擬時(shí)鐘信號(hào)CLKIP[n0]是同步的，時(shí)鐘信號(hào)CLKIP[n3]的相位領(lǐng)先于虛擬時(shí)鐘信號(hào)CLKIP[n0]，領(lǐng)先時(shí)間為(c+d+e)。該結(jié)果滿足上述的需要的關(guān)系。
如上所述，在本實(shí)施例中，當(dāng)內(nèi)部延遲存在，被輸出的輸出信號(hào)的相位可以同步于以非周期性時(shí)間輸入的基準(zhǔn)信號(hào)。包括輸入和輸出電路的電路設(shè)置可以根據(jù)設(shè)計(jì)適當(dāng)?shù)丶右愿淖?，不局限于本示例描述的情況。例如，不包括輸入控制電路的電路設(shè)置也是可能的。這一點(diǎn)同樣適用于下述的內(nèi)容。
實(shí)施例2圖4是表示該實(shí)施例的相位同步電路200的總體設(shè)置示意框圖。相位同步電路200包括兩個(gè)不同的同步確定電路，用于檢測(cè)多相位時(shí)鐘信號(hào)和基準(zhǔn)信號(hào)的同步。每個(gè)同步確定電路均執(zhí)行基準(zhǔn)信號(hào)和多相位時(shí)鐘信號(hào)的同步確定。由一個(gè)復(fù)制延遲電路延遲的基準(zhǔn)信號(hào)被輸入給一個(gè)同步確定電路。從多相位時(shí)鐘信號(hào)中選出的一個(gè)時(shí)鐘信號(hào)可以通過根據(jù)每個(gè)同步確定電路的確定結(jié)果的計(jì)算過程來確定。
參見圖4，相位同步電路200包括第一同步確定電路201和第二同步確定電路202。第一和第二同步確定電路201、202比較輸入的多相位時(shí)鐘信號(hào)和輸入的基準(zhǔn)信號(hào)的相位，并選擇一個(gè)與基準(zhǔn)信號(hào)的相位最接近(與基準(zhǔn)信號(hào)同步)的時(shí)鐘信號(hào)。被復(fù)制延遲電路203延遲的基準(zhǔn)信號(hào)BD2D被輸入給第二同步確定電路202。由每個(gè)內(nèi)部電路造成的延遲被復(fù)制延遲電路203的延遲加以補(bǔ)償。復(fù)制延遲電路203的延遲時(shí)間將在以下說明。
第一和第二同步確定電路201、202輸出一個(gè)尾標(biāo)，標(biāo)志被選中的時(shí)鐘信號(hào)。在該示例中，該尾標(biāo)以一個(gè)8比特?cái)?shù)據(jù)表示，第一同步確定電路201輸出尾標(biāo)DTE，第二同步確定電路202輸出尾標(biāo)DDE。運(yùn)算電路204根據(jù)第一和第二同步確定電路201、202的輸出信號(hào)確定從多相位時(shí)鐘信號(hào)中選中的時(shí)鐘信號(hào)，并輸出標(biāo)志該時(shí)鐘信號(hào)的尾標(biāo)DT給時(shí)鐘選擇電路105。由運(yùn)算電路204進(jìn)行的運(yùn)算過程將在下文描述。
下面說明同步電路200的整個(gè)運(yùn)行過程。由外部提供的基準(zhǔn)信號(hào)BD通過輸入緩沖器101和輸入控制邏輯102被提供給第一同步確定電路201。被輸入緩沖器10 1和輸入控制邏輯102延遲的基準(zhǔn)信號(hào)由符號(hào)BD2標(biāo)志，其方式與圖1中所示的相同。被延遲的基準(zhǔn)信號(hào)BD2被分支，并輸入給復(fù)制延遲電路203。被復(fù)制延遲電路203延遲的基準(zhǔn)信號(hào)BD2D被輸入給第二同步確定電路202。
多相位時(shí)鐘信號(hào)CLKIP被輸入到第一同步確定電路201，一個(gè)與基準(zhǔn)信號(hào)BD2同步的時(shí)鐘信號(hào)被從多相位時(shí)鐘信號(hào)CLKIP中確定。被確定的時(shí)鐘信號(hào)的尾標(biāo)DTE被從第一同步確定電路輸入給運(yùn)算電路204。多相位時(shí)鐘信號(hào)CLKIP也被輸入到第二同步確定電路202，一個(gè)與基準(zhǔn)信號(hào)BD2D同步的時(shí)鐘信號(hào)被從多相位時(shí)鐘信號(hào)CLKIP中確定。被確定的時(shí)鐘信號(hào)的尾標(biāo)DDE被從第二同步確定電路輸入給運(yùn)算電路204。
運(yùn)算電路204根據(jù)DTE和DDE確定要從多相位時(shí)鐘信號(hào)CLKIP中選擇的時(shí)鐘信號(hào)。被確定的時(shí)鐘信號(hào)的尾標(biāo)DT被從運(yùn)算電路204輸入給時(shí)鐘選擇電路105。時(shí)鐘選擇電路105根據(jù)DT從多相位時(shí)鐘信號(hào)CLKIP中選擇一個(gè)時(shí)鐘信號(hào)CLKS。所選擇的時(shí)鐘信號(hào)CLKS被輸入給輸出控制邏輯106。利用時(shí)鐘信號(hào)CLKS作為觸發(fā)信號(hào)，輸出控制邏輯106通過輸出緩沖器107輸出一個(gè)輸出信號(hào)DOUT。結(jié)果，與輸入的同步信號(hào)肋同步的輸出信號(hào)DOUT被輸出。
下面參照?qǐng)D5中的時(shí)序圖，對(duì)相位同步電路200中的每個(gè)信號(hào)的時(shí)序加以描述。CLKIP[n1]是由第一同步確定電路201確定的時(shí)鐘信號(hào)，CLKIP[n2]是由第二同步確定電路202確定的時(shí)鐘信號(hào)。CLKIP[n3]是由同步選擇電路105選擇的時(shí)鐘信號(hào)。CLKIP[n0]是與輸入的基準(zhǔn)信號(hào)BD同步的虛擬時(shí)鐘信號(hào)，類似于實(shí)施例1。
方括號(hào)“[]”中的數(shù)字是標(biāo)志時(shí)鐘信號(hào)的尾標(biāo)。由時(shí)鐘選擇電路105選擇時(shí)鐘信號(hào)的尾標(biāo)[n3]、分別由第一同步確定電路201和第二同步確定電路202選擇的時(shí)鐘信號(hào)的尾標(biāo)[n1]和[n2]，滿足下面的關(guān)系式(n3＝n1-(n2-n1)＝2*n1-n2)。換言之，(DT＝DTE-(DDE-DTE))。在該運(yùn)算式中，推導(dǎo)過程被省略了。每個(gè)延遲時(shí)間，a、b、c、d、e均與圖3所示的時(shí)間一樣。此外，x是復(fù)制延遲電路203的延遲時(shí)間，并滿足關(guān)系式x＝(a+b+c+d+e)，它包括了每個(gè)內(nèi)部電路的延遲時(shí)間。所以，內(nèi)部電路的每個(gè)延遲均被復(fù)制延遲電路203補(bǔ)償。生成延遲的電路單元取決于電路設(shè)置會(huì)有所變化，無(wú)需贅述，該實(shí)施例中的電路設(shè)置不是限定性的。
輸出信號(hào)DOUT的相位相對(duì)于多相位時(shí)鐘信號(hào)CLKIP的相位具有幅度為(c+d+e)的延遲，這是由時(shí)鐘選擇電路105、輸出控制邏輯106、和輸出緩沖器107生成的。所以，為了輸出與輸入基準(zhǔn)信號(hào)肋同步的輸出信號(hào)DOUT，時(shí)鐘信號(hào)CLKIP[n3]的相位必須領(lǐng)先于虛擬時(shí)鐘信號(hào)CLKIP[n0](輸出信號(hào)DOUT)，其時(shí)間幅度為(c+d+e)。
這里，考慮到信號(hào)間的相位差別(時(shí)間偏移)，被輸入電路101和102延遲的基準(zhǔn)信號(hào)BD2滯后于輸入基準(zhǔn)信號(hào)BD，時(shí)間幅度為(a+b)。復(fù)制延遲電路203把基準(zhǔn)信號(hào)BD2D相對(duì)于基準(zhǔn)信號(hào)BD2延遲了時(shí)間x＝(a+b+c+d+e)。被第一同步確定電路201選擇的CLKIP[n1]與BD2同步，被第二同步確定電路202選擇的CLKIP[n2]與BD2D同步。
運(yùn)算電路204，通過基于DTE與DB間的相位差和基于DDE與DTE間的相位差來確定DT，能夠輸出與基準(zhǔn)信號(hào)BD同步的輸出信號(hào)DOUT。在該示例中，被運(yùn)算電路204選擇的時(shí)鐘信號(hào)CLKIP[n3]由(n3＝n1-(n2-n1)＝2*n1-n2)確定。CLKIP[n3]領(lǐng)先于CLKIP[n1]的時(shí)間對(duì)應(yīng)于CLKIP[n2]和CLKIP[n1]的相位差。由于CLKIP[n2]和CLKIP[n1]的相位差的時(shí)間是x，CLKIP[n3]領(lǐng)先于CLKIP[n1]時(shí)間是x，CLKIP[n1]相對(duì)于輸入的基準(zhǔn)信號(hào)BD被延遲了時(shí)間(a+b)，所以，CLKIP[n3]領(lǐng)先于輸入基準(zhǔn)信號(hào)肋，領(lǐng)先時(shí)間為(c+d+e)。
虛擬時(shí)鐘信號(hào)CLKIP[n0]與輸入基準(zhǔn)信號(hào)BD和輸出信號(hào)DOUT是同步的。CLKIP[n3]領(lǐng)先于基準(zhǔn)信號(hào)肋、虛擬時(shí)鐘信號(hào)CLKIP[n0]、和輸出信號(hào)DOUT，領(lǐng)先時(shí)間為(c+d+e)。該結(jié)果滿足上述的需要的關(guān)系。
如上所述，在本實(shí)施例中，與輸入基準(zhǔn)信號(hào)同步的輸出信號(hào)可以利用多相位時(shí)鐘信號(hào)來生成?；鶞?zhǔn)信號(hào)被提供給復(fù)制延遲電路，基準(zhǔn)信號(hào)被延遲預(yù)定的延遲時(shí)間。比之于多相位時(shí)鐘信號(hào)被延遲的情形，不必為每個(gè)多相位時(shí)鐘準(zhǔn)備復(fù)制延遲單元。所以，電路表面面積和電流消耗減小。而且，與復(fù)制延遲單元間特性的擴(kuò)展有關(guān)的問題也避免了。
在上述的示例中，相同的多相位時(shí)鐘信號(hào)被輸入給兩個(gè)同步確定電路201和202中。然而，例如，輸入給其中一個(gè)電路的多相位時(shí)鐘信號(hào)可以被延遲。而且，被輸入給復(fù)制延遲電路203的基準(zhǔn)信號(hào)和輸入給第一同步確定電路201的基準(zhǔn)信號(hào)也不是必須要同步。在那些情形中，與輸入的基準(zhǔn)信號(hào)同步的輸出信號(hào)可以通過充分地設(shè)置復(fù)制延遲電路203的延遲時(shí)間來生成。那些問題對(duì)于下述的實(shí)施例是一樣的。
下面參照?qǐng)D6來說明第一同步確定電路201的設(shè)置的示例。第一同步確定電路20 1的時(shí)序圖被示于圖7。在此情形中，考慮了選擇CLKIP[253]的例子。第一同步確定電路201包括由多個(gè)(在該示例中是256個(gè))觸發(fā)器構(gòu)成的觸發(fā)器組211，和用于響應(yīng)觸發(fā)器組211的輸出信號(hào)FF而生成一個(gè)8比特信號(hào)DTE的編碼器212。各個(gè)多相位時(shí)鐘信號(hào)CLKIP和作為時(shí)鐘信號(hào)的基準(zhǔn)信號(hào)BD2被分別輸入給觸發(fā)器組211的各觸發(fā)器。
如圖7所示，觸發(fā)器組211的輸出信號(hào)FF隨著BD2的出現(xiàn)而發(fā)生變化。輸入了多相位時(shí)鐘信號(hào)CLKIP中相位與基準(zhǔn)信號(hào)BD2匹配(同步)的那個(gè)時(shí)鐘信號(hào)的觸發(fā)器(FF[253])的輸出變?yōu)镠(高)，觸發(fā)器(FF[253])之后的觸發(fā)器(FF[254])的輸出變?yōu)長(zhǎng)(低)。于是，輸入了相位與基準(zhǔn)信號(hào)BD2同步的那個(gè)時(shí)鐘信號(hào)的觸發(fā)器和其后的一個(gè)觸發(fā)器生成了一個(gè)“H”“L”的比特模式。
編碼器212檢測(cè)該比特模式，確定哪個(gè)時(shí)鐘信號(hào)與基準(zhǔn)信號(hào)BD2的相位匹配，并把結(jié)果編碼成8比特?cái)?shù)據(jù)。在該實(shí)施例中，CLKIP[253]被確定為與BD2的相位匹配，然后，253，也就是CLKIP[253]尾標(biāo)，被編碼成8比特，并輸出。
實(shí)施例3圖8是另一實(shí)施例的相位同步電路300的總體設(shè)置示意框圖。相位同步電路300具有實(shí)施例2中所述的相位同步電路200類似的設(shè)置，只是其中的運(yùn)算電路301具有調(diào)整相位同步偏差的功能。它另外的方面與相位同步電路200相同。在運(yùn)算電路301中進(jìn)行的運(yùn)算過程如下(DT＝DTE-(DDE-DTE)+OFFSET＝2*DTE-DDE+OFFSET)。通過從外部或內(nèi)部電路提供OFFSET，可以調(diào)整相位同步位置。進(jìn)一步，DTE由運(yùn)算電路301用因數(shù)2提高，由于推導(dǎo)過程被省略，往運(yùn)算電路301的輸入可以是[60]，運(yùn)算電路301一個(gè)輸入端子被取消。
圖9是相位同步電路300的時(shí)序圖。一個(gè)延遲誤差y被加入到復(fù)制延遲電路203的延遲時(shí)間x。當(dāng)外部因素發(fā)生波動(dòng)，如輸入信號(hào)的通過速率或輸出累加容量過大，有時(shí)難以設(shè)置一個(gè)高度精確的復(fù)制延遲電路。在此情形下，一個(gè)延遲誤差y出現(xiàn)在復(fù)制延遲電路203的延遲時(shí)間中。如圖9所示，運(yùn)算電路301的OFFSET的值被設(shè)置用來補(bǔ)償延遲誤差y。更具體地說，下列的關(guān)系被滿足y＝周期/(多相位時(shí)鐘的數(shù)量)X偏移量OFFSET。該時(shí)序圖的其它方面與實(shí)施例2中所描述的相同。
由計(jì)算公式作如下計(jì)算，CLKIP[n3]提前了，提前量是將偏移量OFFSET從CLKIP[n2]、和CLKIP[n1](延遲了偏移量OFFSET)間相位差中減去得到的時(shí)間。由于CLKIP[n2]和CLKIP[n1]間的相位差的時(shí)間是x，所以CLKIP[n2]相對(duì)于CLKIP[n1]提前，幅度為x＝(a+b+c+d+e)。CLKIP[n1]相對(duì)于輸入基準(zhǔn)信號(hào)BD延遲，幅度為時(shí)間(a+b)。
所以，CLKIP[n3]領(lǐng)先基準(zhǔn)信號(hào)BD，幅度為將偏移量OFFSET從(c+d+e+y)中減去得到的時(shí)間。這里，由于偏移量OFFSET有一個(gè)補(bǔ)償延遲誤差y的值，CLKIP[n3]領(lǐng)先基準(zhǔn)信號(hào)BD，幅度為時(shí)間(c+d+e)，且必要的條件被滿足。如此把偏移量OFFSET設(shè)成具有足夠大的值，使得補(bǔ)償相位同步電路300中的誤差成為可能。作為另外的情況，具有如45°相移或90°相移偏移量的同步可以很容易實(shí)現(xiàn)。
圖10顯示了一個(gè)相位同步電路400，它包括一個(gè)具有圖8所示的運(yùn)算電路301的改進(jìn)的糾正功能的運(yùn)算電路401。運(yùn)算電路401的計(jì)算公式如此表示，(DT＝DTE-(DDE-DTE)X MUL+OFFSET)。通過把由復(fù)制延遲電路203產(chǎn)生的復(fù)制延遲時(shí)間(DDE-DTE)乘以MUL，來調(diào)整相位同步位置。不要求MUL是整數(shù)。
通過把MUL作為一個(gè)變量從外部來提供，它可以與OFFSET一起被用來調(diào)整相位同步位置。另外一種作法是，把它設(shè)為運(yùn)算電路401中的一個(gè)固定值。例如，設(shè)MUL＝2，這使得把復(fù)制延遲電路203的延遲時(shí)間減半成為可能。結(jié)果，復(fù)制延遲電路的表面積可以縮小。而且，不必要與OFFSET一起來使用MUL。
其它實(shí)施例圖11是解釋第二實(shí)施例所述的第一相位同步確定電路的另一個(gè)設(shè)置示例的時(shí)序圖。圖11顯示了這樣一個(gè)示例，時(shí)鐘信號(hào)CLKIP[253]與基準(zhǔn)信號(hào)BD2同步。該示例中的觸發(fā)器部分211的設(shè)置與前述的示例相同。在該示例中，編碼器212的編碼處理與前述的示例不同。在該示例中，編碼器212通過檢測(cè)3比特或更多比特的比特模式來確定同步時(shí)鐘信號(hào)。
在圖11所示的示例中，編碼器212通過4比特的比特模式來確定同步信號(hào)。在該示例中，時(shí)鐘信號(hào)CLKIP[253]與基準(zhǔn)信號(hào)BD2同步，但編碼器212基于觸發(fā)器的輸出FF[251254]來確定同步的時(shí)鐘信號(hào)。FF[251254]處于H(高)電平，F(xiàn)F[254]處于L(低)電平。所以，通過檢測(cè)一個(gè)4比特的比特模式“H，H，H，L”，BD2被確定為與CLKIP[253]同步。如此地用3比特或更多比特的比特模式來區(qū)分一個(gè)同步的時(shí)鐘信號(hào)使得精確地確定同步的時(shí)鐘信號(hào)成為可能，即使當(dāng)一個(gè)“H，L”比特模式由于觸發(fā)器間的擴(kuò)展被從一個(gè)意外的觸發(fā)輸出出來，也可以實(shí)現(xiàn)精確確定。
最后，圖12是本發(fā)明的一個(gè)電路設(shè)置示意圖，其中一個(gè)多相位時(shí)鐘信號(hào)發(fā)生電路501被加入到相位同步電路400。該多相位時(shí)鐘信號(hào)發(fā)生電路501可以有一個(gè)公知的電路設(shè)置，有關(guān)的解釋故而省略。多相位時(shí)鐘信號(hào)發(fā)生器501輸出與單相位時(shí)鐘CLKR同步的多相位時(shí)鐘信號(hào)CLKIP。相位同步電路400的設(shè)置和運(yùn)行如上所述。結(jié)果，有可能在輸入一個(gè)單相位時(shí)鐘CLKR時(shí)，輸出一個(gè)與基準(zhǔn)信號(hào)BD同步的輸出信號(hào)DOUT。
很顯然，本發(fā)明并不局限于上述的實(shí)施例，在不超出本發(fā)明的范圍和精神的情況下，還可以對(duì)方案作修改。
權(quán)利要求
1.一種生成與輸入信號(hào)同步的輸出信號(hào)的相位同步電路，其特征在于，包括根據(jù)輸入時(shí)鐘信號(hào)輸出一個(gè)輸出信號(hào)的輸出電路；從多相位時(shí)鐘信號(hào)中選擇提供給輸出電路的時(shí)鐘信號(hào)、使得輸出電路輸出與輸入信號(hào)同步的輸出信號(hào)的選擇電路。
2.如權(quán)利要求1所述的相位同步電路，其特征在于，提供給輸出電路的時(shí)鐘信號(hào)領(lǐng)先于與輸入信號(hào)同步的時(shí)間，領(lǐng)先幅度為輸出電路的延遲時(shí)間。
3.如權(quán)利要求1所述的相位同步電路，其特征在于，還包括把根據(jù)輸入信號(hào)的基準(zhǔn)信號(hào)與多相位時(shí)鐘信號(hào)進(jìn)行比較、從而確定一個(gè)第一同步時(shí)鐘信號(hào)的第一相位確定電路；提供滯后于基準(zhǔn)信號(hào)的一個(gè)延遲基準(zhǔn)信號(hào)的復(fù)制延遲電路；把延遲基準(zhǔn)信號(hào)與多相位時(shí)鐘信號(hào)進(jìn)行比較、從而確定一個(gè)第二同步時(shí)鐘信號(hào)的第二相位確定電路；基于第一和第二相位確定電路的比較結(jié)果、從多相位時(shí)鐘信號(hào)中確定一個(gè)時(shí)鐘信號(hào)的時(shí)鐘信號(hào)確定電路；其中選擇電路基于時(shí)鐘信號(hào)確定電路的確定結(jié)果選擇一個(gè)時(shí)鐘信號(hào)。
4.如權(quán)利要求3所述的相位同步電路，其特征在于，復(fù)制延遲電路的延遲補(bǔ)償選擇電路和輸出電路的延遲。
5.如權(quán)利要求4所述的相位同步電路，其特征在于，還包括接收輸入信號(hào)的輸入電路，其中，復(fù)制延遲電路的延遲補(bǔ)償輸入電路的延遲。
6.如權(quán)利要求2所述的相位同步電路，其特征在于，還包括把根據(jù)輸入信號(hào)的基準(zhǔn)信號(hào)與多相位時(shí)鐘信號(hào)進(jìn)行比較、從而確定一個(gè)第一同步時(shí)鐘信號(hào)的第一相位確定電路；提供滯后于基準(zhǔn)信號(hào)的一個(gè)延遲基準(zhǔn)信號(hào)的復(fù)制延遲電路；把延遲基準(zhǔn)信號(hào)與多相位時(shí)鐘信號(hào)進(jìn)行比較、從而確定一個(gè)第二同步時(shí)鐘信號(hào)的第二相位確定電路；基于第一和第二相位確定電路的比較結(jié)果、從多相位時(shí)鐘信號(hào)中確定一個(gè)時(shí)鐘信號(hào)的時(shí)鐘信號(hào)確定電路；其中選擇電路基于時(shí)鐘信號(hào)確定電路的確定結(jié)果選擇一個(gè)時(shí)鐘信號(hào)。
7.如權(quán)利要求6所述的相位同步電路，其特征在于，復(fù)制延遲電路的延遲補(bǔ)償選擇電路和輸出電路的延遲。
8.如權(quán)利要求7所述的相位同步電路，其特征在于，還包括接收輸入信號(hào)的輸入電路，其中，復(fù)制延遲電路的延遲補(bǔ)償輸入電路的延遲。
9.如權(quán)利要求3所述的相位同步電路，其特征在于，時(shí)鐘信號(hào)確定電路調(diào)整相位同步誤差。
10.如權(quán)利要求6所述的相位同步電路，其特征在于，時(shí)鐘信號(hào)確定電路調(diào)整相位同步誤差。
11.如權(quán)利要求3所述的相位同步電路，其特征在于，時(shí)鐘信號(hào)確定電路利用復(fù)制延遲電路的延遲時(shí)間的一個(gè)乘積值來調(diào)整相位同步位置。
12.如權(quán)利要求9所述的相位同步電路，其特征在于，時(shí)鐘信號(hào)確定電路利用復(fù)制延遲電路的延遲時(shí)間的一個(gè)乘積值來調(diào)整相位同步位置。
13.如權(quán)利要求10所述的相位同步電路，其特征在于，時(shí)鐘信號(hào)確定電路利用復(fù)制延遲電路的延遲時(shí)間的一個(gè)乘積值來調(diào)整相位同步位置。
14.如權(quán)利要求1所述的相位同步電路，其特征在于，選擇電路選擇一個(gè)時(shí)鐘信號(hào)，所述的時(shí)鐘信號(hào)領(lǐng)先于與輸入信號(hào)同步的時(shí)間，領(lǐng)先幅度為選擇電路和輸出電路的延遲時(shí)間。
15.如權(quán)利要求3所述的相位同步電路，其特征在于，尾標(biāo)被定義，用來分別標(biāo)志多相位時(shí)鐘信號(hào)，并且時(shí)鐘信號(hào)確定電路基于第一同步時(shí)鐘信號(hào)和第二同步時(shí)鐘信號(hào)的尾標(biāo)來確定時(shí)鐘信號(hào)。
16.如權(quán)利要求6所述的相位同步電路，其特征在于，尾標(biāo)被定義，用來分別標(biāo)志多相位時(shí)鐘信號(hào)，并且時(shí)鐘信號(hào)確定電路基于第一同步時(shí)鐘信號(hào)和第二同步時(shí)鐘信號(hào)的尾標(biāo)來確定時(shí)鐘信號(hào)。
全文摘要
用來生成與輸入信號(hào)同步的輸出信號(hào)的相位同步電路，包括輸出電路，用來根據(jù)輸入時(shí)鐘信號(hào)輸出一個(gè)輸出信號(hào)；選擇電路，用來從多相位時(shí)鐘信號(hào)中選擇提供給輸出電路的時(shí)鐘信號(hào)，使得輸出電路輸出一個(gè)與輸入信號(hào)同步的輸出信號(hào)。采用多時(shí)鐘信號(hào)的相位相位同步電路的內(nèi)部延遲可以被充分地補(bǔ)償，而且可以生成與基準(zhǔn)信號(hào)同步的輸出信號(hào)。
文檔編號(hào)H03L7/081GK1702970SQ200510075499
公開日2005年11月30日 申請(qǐng)日期2005年5月25日 優(yōu)先權(quán)日2004年5月25日
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