專利名稱：多線型平行處理三角積分模擬/數(shù)字轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種模擬/數(shù)字轉(zhuǎn)換器，且特別涉及一種三角積分(Sigma-delta)模擬/數(shù)字轉(zhuǎn)換器。
背景技術(shù)：
三角積分ADC是使用便宜且較低分辨率的ADC來數(shù)字化具有較高分辨率的模擬信號。圖1是現(xiàn)有三角積分ADC的方塊示意圖。三角積分ADC1是用以產(chǎn)生代表模擬輸入信號VIN的數(shù)字輸出序列sk。ADC1包括取樣保持(S/H)電路2、三角積分調(diào)制器3以及刪減器(Decimator)4。S/H電路2是根據(jù)時鐘信號CLK1對VIN信號進(jìn)行取樣，以產(chǎn)生模擬離散取樣的序列xn。CLK1信號頻率是遠(yuǎn)大于模擬信號的頻寬，因此VIN實(shí)質(zhì)上會有過取樣(Over Sampling)現(xiàn)象。三角積分調(diào)制器3是根據(jù)CLK1信號的時序，將模擬取樣序列xn轉(zhuǎn)換為數(shù)字?jǐn)?shù)據(jù)序列yn。而刪減器4則濾波并刪減序列yn以產(chǎn)生數(shù)字輸出序列sk。
三角積分調(diào)制器3包括模擬加法器5、數(shù)字/模擬轉(zhuǎn)換器(DCA)6、濾波器7以及ADC 8。模擬加法器5是以DCA 6的輸出來補(bǔ)償序列xn，進(jìn)而對濾波器7提供模擬輸入。而濾波器7具有離散轉(zhuǎn)換函數(shù)H(z)，用以產(chǎn)生輸出模擬序列zn。ADC 8以低分辨率數(shù)字化序列zn并產(chǎn)生調(diào)制器的輸出序列yn，同時輸入至分辨率與ADC 8相同的DAC 6。刪減器4包括數(shù)字濾波器9以及下取樣器(Down Sampler)10。數(shù)字濾波器9產(chǎn)生輸出序列sn，其中每一個元素(Element)是為序列yn中多個最接近元素值的加權(quán)總和。下取樣器10對序列sn進(jìn)行下取樣，以低于CLK1信號的頻率產(chǎn)生輸出序列sk的元素。輸出序列sk則以遠(yuǎn)高于ADC 8的分辨率來描繪出VIN的連續(xù)振幅。因此，三角積分ADC 1得以使用具較低分辨率的ADC 8來產(chǎn)生較高分辨率的輸出數(shù)據(jù)sk。
ADC 8的量化誤差(Quantization Error)會影響ADC 1的分辨率。圖2是使用附加噪聲en來仿真低分辨率ADC的量化誤差。三角積分調(diào)制器3的輸出yn是輸入值xn與附加噪聲en的線性組合如下
Y(z)=H(z)1+H(z)X(z)+11+H(z)E(z)]]>由輸入序列xn所看到此調(diào)制器的轉(zhuǎn)換函數(shù)為(z)=Y(z)X(z)|E(z)=0=H(z)1+H(z)]]>而由附加噪聲en所看到此調(diào)制器的轉(zhuǎn)換函數(shù)為F(z)=Y(z)X(z)|X(z)=0=11+H(z)]]>其中，S/H電路2是以取樣速率遠(yuǎn)大于輸入信號VIN頻寬來產(chǎn)生輸入序列xn。輸入序列xn是由此離散時間系統(tǒng)中僅相對低頻率組件所組成。然而，附加噪聲en是「白噪聲(White Noise)」，均勻分布在整個頻率范圍。選擇H(z)值使得F(z)是為一種在低頻可降低噪聲而在高頻會加強(qiáng)噪聲的高通反應(yīng)量。我們也可以選擇H(z)使得輸入序列xn看到饋通(Feed-through)，例如是使用第一階回路，其中H(z)=z-11-z-1]]>經(jīng)推導(dǎo)可得轉(zhuǎn)換函數(shù)G(z)以及F(z)如下G(z)＝z-1以及F(z)＝1-z-1因此，輸入序列xn僅看到延遲(z-1)，而附加噪聲序列en則看到第一階高通反應(yīng)量(1-z-1)。這種對H(z)的「噪聲整型(Noise Shaping)」選擇降低頻內(nèi)噪聲，因而增加頻內(nèi)信號對噪聲比(SNR)。這種對H(z)的選擇方式增加帶外(Out-of-band)噪聲。數(shù)字濾波器9可使用適當(dāng)調(diào)整的加權(quán)系數(shù)以產(chǎn)生低通濾波作用，來移除此帶外噪聲。因此，藉由重新分配量化誤差，可移除來自ADC低分辨率并位于取樣信號頻帶外的大部份附加噪聲。因此，三角積分調(diào)制器3可降低由ADC 8產(chǎn)生的附加噪聲對系統(tǒng)分辨率的影響。
圖3繪示現(xiàn)有第二階三角積分ADC的方塊圖。三角積分ADC 11包括S/H電路12、三角積分調(diào)制器13以及刪減器14。S/H電路12是利用CLK1信號所控制的取樣速率來對模擬信號VIN進(jìn)行取樣，以產(chǎn)生模擬取樣xn的序列，作為第二階單線型三角積分調(diào)制器13的輸入信號。調(diào)制器13是依照CLK1信號的時序產(chǎn)生輸出數(shù)字序列yn，并經(jīng)由與圖1刪減器4相似的刪減器14加以濾波及刪減，以產(chǎn)生數(shù)字輸出序列sk。調(diào)制器13包括加法器15以及濾波器((1-z-1)-1)16。濾波器16是以DAC 17的輸出來補(bǔ)償xn并將結(jié)果加以濾波產(chǎn)生模擬序列wn。加法器18則以DAC 17的輸出來補(bǔ)償wn并經(jīng)由濾波器(z-1*(1-z-1)-1)19的濾波而產(chǎn)生模擬序列zn。低分辨率的ADC 20數(shù)字化zn以產(chǎn)生輸出數(shù)字序列yn，并輸入至DAC 17。圖3中現(xiàn)有第二階三角積分調(diào)制器13的遞歸公式如下zn＝zn-1+wn-1-yn-1wn＝wn-1+xn-yn為了以高分辨率數(shù)字化VIN，必須以較高取樣頻率來操作三角積分ADC或者是使用較高階的三角積分ADC。傳統(tǒng)上，形成ADC三角積分調(diào)制器的組件最大操作頻率會限制ADC的最大取樣頻率，因此必須使用較高階的ADC來達(dá)到較高的分辨率。然而，由于多反饋回路導(dǎo)致不穩(wěn)定性，使得要設(shè)計(jì)穩(wěn)定的高階三角積分ADC相當(dāng)困難。實(shí)際上，濾波的階數(shù)很少超過5，且保持在4以下較佳。由于濾波的限制以及形成三角積分轉(zhuǎn)換器的組件最大操作頻率限制，三角積分ADC很少用來數(shù)字化具有大于幾百萬赫茲頻寬的信號。因此，實(shí)有必要設(shè)計(jì)出一種可以數(shù)字化高頻寬信號的三角積分轉(zhuǎn)換器。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就是在提供一種數(shù)字/模擬轉(zhuǎn)換方法或裝置。根據(jù)本發(fā)明，模擬輸入信號的數(shù)字化是先對模擬信號取樣以產(chǎn)生代表連續(xù)振幅的第一序列模擬取樣，然后去交錯(De-interleave)第一序列，以形成一組j(j＞1)個第二序列。各第j個第二序列包括第一序列的第j個取樣以及其后各第j取樣。
根據(jù)本發(fā)明的目的，提出一種模擬/數(shù)字轉(zhuǎn)換方法，包括取樣模擬輸入信號，以產(chǎn)生第一序列；去交錯第一序列以形成j個第二序列，其中j為大于1的整數(shù)；處理j個第二序列，以產(chǎn)生j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素；交錯(Interleave)j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素，以產(chǎn)生第四序列的數(shù)字?jǐn)?shù)據(jù)元素；以及刪減第四序列，以產(chǎn)生代表模擬輸入信號連續(xù)振幅的第五序列數(shù)字?jǐn)?shù)據(jù)元素。
根據(jù)本發(fā)明的目的，提出一種模擬/數(shù)字轉(zhuǎn)換裝置，包括第一電路、第二電路以及第三電路。第一電路用以取樣模擬信號，以產(chǎn)生代表模擬信號連續(xù)振幅的第一序列模擬取樣。第二電路用以去交錯第一序列以形成j個第二序列，其中j為大于1的整數(shù)，用以處理些j個第二序列，以產(chǎn)生j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素，且交錯j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素，以產(chǎn)生第四序列數(shù)字?jǐn)?shù)據(jù)元素。第三電路用以數(shù)字式濾波及刪減第四序列，以產(chǎn)生代表模擬輸入信號連續(xù)振幅的第五序列數(shù)字?jǐn)?shù)據(jù)元素。
根據(jù)本發(fā)明的目的，提出一種三角積分調(diào)制器，用以調(diào)制輸入信號，其包括第一電路、第二電路以及第三電路。第一電路用以去交錯輸入信號以形成j個第二序列，其中j為大于1的整數(shù)。第二電路用以處理j個第二序列，以產(chǎn)生j個第三序列數(shù)字?jǐn)?shù)據(jù)元素。第三電路用以交錯j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素，以產(chǎn)生第四序列的數(shù)字?jǐn)?shù)據(jù)元素。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。


圖1是現(xiàn)有三角積分ADC的方塊示意圖。
圖2是使用附加噪聲來仿真低分辨率ADC的量化誤差示意圖。
圖3繪示現(xiàn)有第二階三角積分ADC的方塊圖。
圖4繪示依照本發(fā)明一較佳實(shí)施例的一種三角積分ADC方塊圖。
圖5繪示圖4中三角積分調(diào)制器的方塊圖。
圖6繪示根據(jù)本發(fā)明三線型三角積分ADC的方塊圖。
圖7繪示圖6中三線型三角積分調(diào)制器的方塊圖。
圖8繪示第二階雙線型三角積分ADC方塊圖。
圖9繪示圖8中雙線型第二階平行處理三角積分調(diào)制器的方塊圖。
圖10繪示依照本發(fā)明較佳實(shí)施例的另一種調(diào)制器方塊圖。
附圖符號說明1、11、30、60、90三角積分ADC2、12、31、61、91S/H轉(zhuǎn)換器3、13三角積分調(diào)制器4、14、38、68、95刪減器5、15、40、40A、40B、42、70、71、72、100、101、102、103加法器6、17、18、50、52、52A、52B、77、78、79、108、109DAC7、16、19濾波器8、20、46、48、74、75、76、106、107ADC9數(shù)字濾波器
10下取樣器32、62、92S/P轉(zhuǎn)換器34、120雙線型平行處理三角積分調(diào)制器36、66、94P/S轉(zhuǎn)換器44、73、104、105單位延遲電路64三線型平行處理三角積分調(diào)制器93雙線型第二階平行處理三角積分調(diào)制器具體實(shí)施方式
說明書詳細(xì)內(nèi)容是舉本發(fā)明最佳模式的一種實(shí)施例作說明，然本發(fā)明并不限制于下述的實(shí)例或其操作方式。
圖4繪示依照本發(fā)明一較佳實(shí)施例的三角積分ADC方塊圖。三角積分ADC30是用以產(chǎn)生代表模擬輸入信號VIN的時間變化行為的數(shù)字輸出序列sk。ADC30包括S/H電路31，根據(jù)取樣時鐘信號CLK1的時鐘邊緣，并以遠(yuǎn)高于VIN頻寬的取樣速率周期性地對輸入信號VIN進(jìn)行取樣，以產(chǎn)生離散模擬取樣序列xn。串行/平行(Serial/parallel，S/P)轉(zhuǎn)換器32是去交錯取樣序列xn(n＝(1，2，…，})，以形成兩個模擬取樣序列x2m+1及x2m，其中x2m+1是由序列xn中n為奇數(shù)的所有元素組成，而x2m序列則由序列xn中n為偶數(shù)的所有元素組成。序列xn的元素是以時鐘信號CLK1的取樣頻率輸入至S/P轉(zhuǎn)換器32，而各序列x2m+1及x2m的元素是根據(jù)時鐘信號CLK2的時序，以上述取樣頻率的一半為取樣速率自S/P轉(zhuǎn)換器32輸出。
雙線型平行處理三角積分調(diào)制器34根據(jù)CLK2的時序?qū)δM取樣序列x2m及x2m+1進(jìn)行處理，以產(chǎn)生一對數(shù)字?jǐn)?shù)據(jù)序列y2m及y2m+1。平行/串行(Parallel/Serial，P/S)轉(zhuǎn)換器36用以交錯(Interleave)序列y2m及y2m+1的數(shù)字?jǐn)?shù)據(jù)元素，以產(chǎn)生數(shù)字?jǐn)?shù)據(jù)序列yn，并輸入至刪減器38。刪減器38與圖1的刪減器4相似，是用以濾波及刪減序列yn，以產(chǎn)生數(shù)字輸出序列sk。序列y2m及y2m+1的元素是依照時鐘信號CLK2的時序，并以一半的CLK1信號取樣頻率輸入至P/S轉(zhuǎn)換器36，而序列yn是根據(jù)時鐘信號CLK3，以相同于取樣頻率的速率自P/S轉(zhuǎn)換器36輸出至刪減器38。
圖1所示的現(xiàn)有三角積分ADC 1所能操作的時鐘信號CLK1最大頻率通常受限于形成三角積分調(diào)制器的組件的最大操作頻率。然而，在圖4的ADC 30中，三角積分調(diào)制器34是根據(jù)時鐘信號CLK2為時序且取樣速率僅CLK1取樣頻率的一半。因此，若圖4的三角積分調(diào)制器34所使用的組件是具有和圖1中三角積分調(diào)制器3的組件相同的最大操作頻率，三角積分ADC 30便可操作于較高的頻率(達(dá)到三角積分ADC 1取樣頻率的二倍)。這也使得當(dāng)三角積分調(diào)制器3及34由具有相似最大操作頻率的組件組成時，三角積分ADC 30可達(dá)到三角積分ADC 1分辨率的二倍。
圖1中現(xiàn)有第一階(First-order)三角積分調(diào)制器所依循的推導(dǎo)公式是為zn＝zn-1+xn-1-yn-1圖4中雙線型(Dual-tread)平行處理三角積分調(diào)制器34適合使用下列推導(dǎo)公式z2m＝z2m-1+x2m-1-y2m-1z2m+1＝z2m+x2m-y2m圖5繪示三角積分調(diào)制器34的實(shí)施例。調(diào)制器34包括加法放大器(Summing Amplifier)40及42、單位延遲(z-1)電路44、低分辨率(例如一位)ADC 46及48、以及低分辨率DAC 50及52。加法器40對x2m+1與加法器42的輸出進(jìn)行加法操作，并以DAC 52的輸出來補(bǔ)償加法操作結(jié)果，以產(chǎn)生序列y2m。加法器42對x2m與單位延遲電路44進(jìn)行加法操作，并以DAC 50的輸出補(bǔ)償加法操作結(jié)果，以產(chǎn)生序列y2m+1。
根據(jù)本發(fā)明，圖4的三角積分ADC 30使用了圖5所示的雙線型多處理(Multi-processing)三角積分調(diào)制器，可以操作的取樣頻率達(dá)到圖1的現(xiàn)有三角積分ADC 1使用僅單線型(Single-tread)三角積分調(diào)制器的取樣頻率的二倍。由于自延遲電路44、經(jīng)由ADC 46、DAC對50、加法器42、ADC 48、DAC 52、加法器40，再回到延遲電路44的輸入點(diǎn)所形對成回路的臨界路徑延遲(Critical Path Delay)關(guān)系，實(shí)際上所能增加的取樣頻率達(dá)不到兩倍。然而，當(dāng)需要進(jìn)一步增加取樣頻率時，利用下述的「向前看(Look Ahead)」架構(gòu)可以縮短臨界路徑延遲，因此可以較高速度取樣使得ADC 30可數(shù)字化較高頻寬信號及/或以較高分辨率進(jìn)行數(shù)字化。
也可以使用j線型平行處理三角積分調(diào)制器來增加三角積分ADC的最大取樣頻率，其中j是為大于2的整數(shù)。例如，圖6繪示根據(jù)本發(fā)明三線型(Triple-tread)三角積分ADC的方塊圖。ADC 60是用以產(chǎn)生代表模擬輸入信號VIN時間變化行為的數(shù)字輸出序列sk。ADC 60包括S/H電路61、S/P轉(zhuǎn)換器62、三線型平行處理三角積分調(diào)制器64、P/S轉(zhuǎn)換器66以及刪減器68。S/H電路61是用以根據(jù)取樣時鐘信號CLK1的時鐘邊緣來周期性地取樣輸入信號VIN，以產(chǎn)生離散模擬取樣序列xn。S/P轉(zhuǎn)換器62對取樣序列xn進(jìn)行去交錯動作以形成三個模擬取樣序列x3m+2、x3m+1以及x3m。序列x3m包括序列xn的第一模擬取樣以及其后每第三個模擬取樣。序列x3m+1包括序列xn的第二模擬取樣以及其后每第三個模擬取樣。而序列x3m+2包括序列xn的第三模擬取樣以及其后每第三個模擬取樣。
序列xn的元素是根據(jù)時鐘信號CLK1的時序并以一取樣頻率輸入S/P轉(zhuǎn)換器62，而各序列x3m+2、x3m+1及x3m是根據(jù)時鐘信號CLK2的時序并以此取樣頻率的三分之一為取樣速率自S/P轉(zhuǎn)換器62輸出。
三線型平行處理三角積分調(diào)制器64，以CLK2為時序處理序列x3m+2、x3m+1及x3m，以產(chǎn)生一組三個數(shù)字?jǐn)?shù)據(jù)序列y3m、y3m+1及y3m+2。P/S轉(zhuǎn)換器66對序列y3m、y3m+1及y3m+2的元素進(jìn)行插入操作，以產(chǎn)生數(shù)字序列yn并輸入至刪減器68。刪減器68與圖1的刪減器4相似，用以濾波及刪減yn以產(chǎn)生數(shù)字輸出序列sk。
序列y3m、y3m+1及y3m+2的元素以時鐘信號CLK2為時序并以三分之一CLK1信號取樣頻率輸入P/S轉(zhuǎn)換器66，而序列yn的元素以時鐘信號CLK3為時序并以相同于取樣頻率的速率自P/S轉(zhuǎn)換器66輸入至刪減器68。
因此，當(dāng)圖6的三角積分調(diào)制器64使用的組件具有相同于圖1三角積分調(diào)制器3的組件最大操作頻率時，圖6的三角積分ADC 60可操作的最大取樣頻率可達(dá)到圖1三角積分ADC 1最大取樣頻率的三倍大。這也使得當(dāng)三角積分調(diào)制器3及64由具有相似最大操作頻率的組件組成時，三角積分ADC 60可以三倍于三角積分ADC 1取樣頻率數(shù)字化輸入信號VIN。可以較高速率作取樣使得ADC 60可數(shù)字化較高頻寬信號及/或以較高分辨率進(jìn)行數(shù)字化。
圖6中第一階三線型平行處理三角積分調(diào)制器64是依照下列的推導(dǎo)公式z3m＝z3m-1+x3m-1-y3m-1z3m+1＝z3m+x3m-y3mz3m+2＝z3m+1+x3m+1-y3m+1圖7繪示圖6中三線型三角積分調(diào)制器64的實(shí)施例。三角積分調(diào)制器64包括三個加法放大器70-72、單位延遲電路73、三個低分辨率ADC 74-76以及三個低分辨率DAC 77-79。加法器70以DAC 79的輸出來補(bǔ)償x3m+2及z3m+2的和，且電路73以一單位延遲來延遲此補(bǔ)償結(jié)果以產(chǎn)生z3m。機(jī)ADC 74數(shù)字化z3m以產(chǎn)生y3m。加法器71以DAC 77的輸出來補(bǔ)償x3m與z3m的和，且ADC 75數(shù)字化z3m以產(chǎn)生y3m+1。加法器72以DAC 78的輸出補(bǔ)償x3m+1及z3m+1的和，且ADC 76數(shù)字化z3m+2以產(chǎn)生y3m+2。
根據(jù)本發(fā)明的三角積分ADC可使用第i階j線型平行處理三角積分調(diào)制器來操作，其中，i為大于0的整數(shù)且j為大于1的整數(shù)。例如，圖8繪示第二階(Second-order)雙線型(i＝2且j＝2)三角積分ADC方塊圖。三角積分ADC 90是用以產(chǎn)生代表模擬輸入信號VIN時間變化行為的數(shù)字輸出序列sk。ADC90包括S/H電路91、S/P轉(zhuǎn)換器92、雙線型第二階平行處理三角積分調(diào)制器93、P/S轉(zhuǎn)換器94以及刪減器95。S/H電路91是用以根據(jù)取樣時鐘信號CLK1的時鐘邊緣并以遠(yuǎn)大于VIN頻寬的取樣速率周期性地取樣輸入信號VIN，以產(chǎn)生離散模擬取樣序列xn。S/P轉(zhuǎn)換器92將取樣序列xn分成二個模擬取樣序列x2m+1及x2m。序列xn根據(jù)時鐘信號CLK1的時序并以時鐘信號CLK1的取樣頻率輸入至S/P轉(zhuǎn)換器92，而各序列x2m+1及x2m的元素是依照時鐘信號CLK2的時序并以二分之一取樣頻率的速率自S/P轉(zhuǎn)換器92輸出。
雙線型第二階(j＝2且i＝2)平行處理三角積分調(diào)制器93根據(jù)CLK2的時序處理序列x2m及x2m+1，以產(chǎn)生一對數(shù)字?jǐn)?shù)據(jù)序列y2m及y2m+1。P/S轉(zhuǎn)換器94對序列y2m及y2m+1的元素進(jìn)行插入操作，以產(chǎn)生數(shù)字序列yn輸入至刪減器95。刪減器95例如是與圖1的刪減器4相似，用以濾波及刪減yn以產(chǎn)生代表VIN時間變化行為的數(shù)字輸出序列sk。序列y2m及y2m+1的元素是依照時鐘信號CLK2的時序并以一半的CLK1信號取樣頻率輸入至P/S轉(zhuǎn)換器94，而序列yn的元素是依照時鐘信號CLK3的時序并以相同于取樣頻率的速率自P/S轉(zhuǎn)換器94輸出至刪減器95。
圖3中現(xiàn)有第二階三角積分調(diào)制器13所依循的推導(dǎo)公式為zn＝zn-1+wn-1-yn-1wn＝wn-1+xn-yn圖9中雙線型第二階平行處理三角積分調(diào)制器93是依循下列的推導(dǎo)公式z2m＝z2m-1+w2m-1-y2m-1
w2m＝w2m-1+x2m-y2mz2m+1＝z2m+w2m-y2mw2m+1＝w2m+x2m+1-y2m+1調(diào)制器93包括四個加法器100-103、二個單位延遲電路104及105、二個低分辨率ADC 106及107，以及二個低分辨率DAC 108及109。加法器100以DAC 109的輸出來補(bǔ)償x2m+1及w2m的和，以產(chǎn)生模擬序列w2m+1。加法器101以DAC 109的輸出來補(bǔ)償w2m+1及加法103輸出z2m+1的和，且延遲電路104延遲加法器101的輸出以產(chǎn)生z2m。ADC 106數(shù)字化模擬序列z2m以產(chǎn)生輸出序列y2m并輸入至DAC 108。延遲電路105延遲w2m+1，且加法器102將延遲結(jié)果與x2m相法，并以DAC 108的輸出來補(bǔ)償其加法結(jié)果，以產(chǎn)生模擬序列w2m。加法器103以DAC 108的輸出來補(bǔ)償w2m與z2m的和，以產(chǎn)生模擬序列z2m+1。ADC 107數(shù)字化z2m+1以產(chǎn)生輸出序列y2m+1并輸入至DAC 109。
圖3所示的現(xiàn)有三角積分ADC 11所能操作的時鐘信號CLK1最大頻率通常受限于形成三角積分調(diào)制器的組件的最大操作頻率。然而，在圖8的第二階三角積分ADC 90中，三角積分調(diào)制器93是以時鐘信號CLK2為時序且取樣速率僅CLK1取樣頻率的一半。因此，若三角積分調(diào)制器93所使用的組件是具有和圖3中三角積分調(diào)制器13的組件相同的最大操作頻率，三角積分ADC90便可操作于比三角積分ADC 11還要高的最大取樣頻率。可以較高速率取樣使得ADC 90可數(shù)字化較高頻寬輸入信號及/或以較高分辨率進(jìn)行數(shù)字化。
圖9繪示圖8中雙線型(j＝2)第二階(i＝2)平行處理三角積分調(diào)制器93的方塊圖。當(dāng)然本發(fā)明也可適用于具有其它j及i值的三角積分調(diào)制器。因此，只要提供具有單一輸入xn、單一輸出yn及i個內(nèi)部數(shù)據(jù)序列的第i階j線型三角積分調(diào)制器所依循的推導(dǎo)公式，任何熟習(xí)此技藝者皆可以建構(gòu)出一個第i階j線型三角積分調(diào)制器。
熟習(xí)此技藝者會知道如何產(chǎn)生一組描述第i階j線型三角積分調(diào)制器i個內(nèi)部序列的i個方程式。例如，如上所述，在第一階(i＝1)系統(tǒng)中，zn是唯一內(nèi)部數(shù)據(jù)序列，而在第二階(i＝2)系統(tǒng)中，zn及wn是內(nèi)部數(shù)據(jù)序列。為了特征化第i階j線型三角積分調(diào)制器，首先寫下第i階單線型三角積分調(diào)制器中每一個數(shù)據(jù)序列的方程式。為了特征化第i階j線型三角積分調(diào)制器，于是提供規(guī)范i個內(nèi)部數(shù)據(jù)序列中每一個序列的j個推導(dǎo)方程式。然后由給定的第i階單線型三角積分調(diào)制器的i個方程式，藉由將n分別以j*m、j*m+1、j*m+2、…及j*m+(j-1)取代而將每個方程式轉(zhuǎn)換成一組j個方程式。因此，可得到一組i*j個方程式，用以提供熟習(xí)此技藝者建構(gòu)一個第i階j線型三角積分調(diào)制器。
本發(fā)明上述的實(shí)施例包括使用第一階及第二階、雙線型及三線型的平行處理三角積分轉(zhuǎn)換器的ADC。然而，熟現(xiàn)有此技藝者必能將本發(fā)明的原理適當(dāng)?shù)赝茝V以提供使用三線型以上并連接第二階以上濾波器的平行處理三角積分轉(zhuǎn)換器的ADC。
如上所述，三角積分調(diào)制器的臨界路徑延遲會限制操作頻率，但是使用「向前看」架構(gòu)可降低臨界路徑延遲，因而增加三角積分調(diào)制器的最大操作頻率。
圖10繪示另一種調(diào)制器方塊圖。調(diào)制器120是圖5中使用向前看架構(gòu)降低臨界路徑延遲的調(diào)制器34的修飾結(jié)構(gòu)。調(diào)制器120接收來自圖4中S/P轉(zhuǎn)換器32的去交錯序列x2m+1及x2m，并提供序列x2m+1輸入至加法器40A及40B，同時提供序列x2m輸入至加法器42。DAC 52A轉(zhuǎn)換硬導(dǎo)線(Hard-wired)數(shù)字“1”以提供另一模擬信號于加法器40A的轉(zhuǎn)換輸入端。另一DAC 52B轉(zhuǎn)換硬導(dǎo)線數(shù)字“0”以提供一模擬信號至加法器40B的轉(zhuǎn)換輸入端。加法器42的輸出則用以驅(qū)動加法器40A及40B的另一輸入端。多路復(fù)用器122選擇加法器40A及40B的輸出端其中之一作為單位延遲電路44的輸入端。延遲電路44的輸出z2m是輸入至加法器42及ADC 46。加法器42的輸出提供ADC 48的輸入z2m+1。ADC 46及48產(chǎn)生調(diào)制器的去交錯輸出序列y2m及y2m+1，并由圖4的P/S轉(zhuǎn)換器36進(jìn)行插入操作，以產(chǎn)生輸出序列yn。ADC 48的輸出用以控制多路復(fù)用器122。
比較圖10及圖5，可看出圖10中DAC 52A及52B的輸出描繪圖5中DAC52的輸出并對應(yīng)ADC 48的輸出。因此，當(dāng)ADC 48的輸出處于穩(wěn)定狀態(tài)時，此輸出可選擇加法器40A及40B其中一個正確的輸出。由于DAC 52與圖5的加法器40只能等到ADC 48輸出穩(wěn)定后才能進(jìn)一步處理ADC 48的輸出，這些延遲時間便增加了調(diào)制器34的臨界路徑延遲。由于DAC 52A及52B與圖10的加法器40A及40B是與ADC 48同步操作，因此其延遲時間是不會增加調(diào)制器的臨界路徑延遲，除非這些延遲時間已超過ADC 48的延遲時間。雖然多路復(fù)用器122會稍微增加調(diào)制器120的臨界路徑延遲，然調(diào)制器120的整個臨界路徑延遲將遠(yuǎn)小于調(diào)制器34，且調(diào)制器120可以操作于更高的頻率。
綜上所述，雖然本發(fā)明已以一較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種模擬/數(shù)字轉(zhuǎn)換方法，包括取樣一模擬輸入信號，以產(chǎn)生一第一序列；去交錯該第一序列以形成j個第二序列，其中，j為大于1的整數(shù)；處理所述j個第二序列，以產(chǎn)生j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素；交錯j個第三序列的所述數(shù)字?jǐn)?shù)據(jù)元素，以產(chǎn)生一第四序列的數(shù)字?jǐn)?shù)據(jù)元素；以及刪減該第四序列，以產(chǎn)生代表該模擬輸入信號連續(xù)振幅的一第五序列的數(shù)字?jǐn)?shù)據(jù)元素。
2.如權(quán)利要求1所述的方法，其中，該刪減該第四序列步驟還包括數(shù)字濾波該第四序列。
3.如權(quán)利要求1所述的方法，其中，該第一序列具有一第一頻率，該第三序列具有一第二頻率，且該第一頻率是大于該第二頻率。
4.如權(quán)利要求1所述的方法，其中，第j個第二序列包括第一序列的第j個模擬取樣以及之后的各個第j模擬取樣。
5.一種模擬/數(shù)字轉(zhuǎn)換裝置，包括一第一電路，用以取樣該模擬信號，以產(chǎn)生代表該模擬信號連續(xù)振幅的一第一序列的模擬取樣；一第二電路，用以去交錯該第一序列以形成j個第二序列，其中j為大于1的整數(shù)，用以處理所述j個第二序列，以產(chǎn)生j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素，且交錯所述j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素，以產(chǎn)生一第四序列的數(shù)字?jǐn)?shù)據(jù)元素；以及一第三電路，用以數(shù)字式濾波及刪減該第四序列，以產(chǎn)生代表該模擬輸入信號連續(xù)振幅的一第五序列的數(shù)字?jǐn)?shù)據(jù)元素。
6.如權(quán)利要求5所述的裝置，其中，該第二電路包括一平行處理三角積分調(diào)制器，該三角積分調(diào)制器使用向前看架構(gòu)以降低至少一內(nèi)部路徑延遲。
7.如權(quán)利要求5所述的裝置，其中，該第一序列具有一第一頻率，該第三序列具有一第二頻率，且該第一頻率是高于該第二頻率。
8.一種三角積分調(diào)制器，用以調(diào)制一輸入信號，該調(diào)制器包括一第一電路，用以去交錯該輸入信號以形成j個第二序列，其中，j為大于1的整數(shù)；一第二電路，用以處理所述j個第二序列，以產(chǎn)生j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素；以及一第三電路，用以交錯所述j個第三序列的數(shù)字?jǐn)?shù)據(jù)元素，以產(chǎn)生一第四序列的數(shù)字?jǐn)?shù)據(jù)元素。
9.如權(quán)利要求8所述的三角積分調(diào)制器，其中，該第二電路包括一三角積分調(diào)制器。
10.如權(quán)利要求8所述的三角積分調(diào)制器，其中，該輸入信號具有一第一頻率，該第三序列具有一第二頻率，且該第一頻率是高于該第二頻率。
全文摘要
模擬輸入信號的數(shù)字化是對模擬信號取樣以產(chǎn)生代表連續(xù)振幅的第一序列模擬取樣，并去交錯第一序列以形成二個或二個以上的第二序列。利用平行處理三角積分調(diào)制器處理第二序列以產(chǎn)生二個或二個以上的第三序列數(shù)字?jǐn)?shù)據(jù)元素。再交錯第三序列以產(chǎn)生第四序列數(shù)字?jǐn)?shù)據(jù)元素。最后，再濾波及刪減第四序列以產(chǎn)生代表模擬輸入信號連續(xù)振幅的第五序列數(shù)字?jǐn)?shù)據(jù)元素。
文檔編號H03M3/00GK1707954SQ200510075569
公開日2005年12月14日 申請日期2005年6月6日 優(yōu)先權(quán)日2004年6月4日
發(fā)明者林嘉亮 申請人:瑞昱半導(dǎo)體股份有限公司