專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路(LSI)，特別是涉及一種內(nèi)置有模擬開關(guān)電路的、例如在作為模擬數(shù)字轉(zhuǎn)換器(以下稱為ADC)等的構(gòu)成要素的取樣保持電路等中所使用的半導(dǎo)體集成電路。
背景技術(shù)：
與電容器組合的模擬開關(guān)電路已廣泛應(yīng)用于實現(xiàn)取樣保持功能的ADC等。由于使用模擬開關(guān)電路高精度地構(gòu)成ADC等，所以就要求開關(guān)導(dǎo)通狀態(tài)下的電阻值(導(dǎo)通電阻)Ron足夠小或開關(guān)截止?fàn)顟B(tài)下的電阻值(截止電阻)Roff足夠大、或漏電電流(以下，Ioff)足夠小。
圖11表示模擬開關(guān)的符號的一個表示例。此符號表示，當(dāng)控制信號(時鐘信號)P1為“H”電平時開關(guān)變?yōu)閷?dǎo)通，當(dāng)P1為“L”電平時開關(guān)變?yōu)榻刂?。代替控制信號P1記載其它的信號名的情況，表示通過此信號的“H”和“L”來控制開關(guān)的導(dǎo)通和截止。圖11中，V1和V2是開關(guān)的輸入節(jié)點和輸出節(jié)點。
圖12、圖13、圖14分別表示圖11的模擬開關(guān)的具體電路例子。圖12所示的模擬開關(guān)由NMOS晶體管12構(gòu)成，控制信號P1被施加到NMOS晶體管12的柵極。圖13所示的模擬開關(guān)由PMOS晶體管13構(gòu)成，由反相器電路G1反轉(zhuǎn)了控制信號P1的信號被施加到PMOS晶體管13的柵極。圖14所示的模擬開關(guān)由NMOS晶體管12和PMOS晶體管13并聯(lián)連接而成，控制信號P1被施加到NMOS晶體管12的柵極，由反相器電路G1反轉(zhuǎn)了控制信號P1的信號被施加到PMOS晶體管13的柵極。而且，圖12至圖14中，VSS和VDD表示供給模擬開關(guān)的電源的低電位側(cè)的電位和高電位側(cè)的電位。
在圖12至圖14所示的模擬開關(guān)中，若已確定開關(guān)元件(MOS晶體管)的尺寸時，則Ron由MOS晶體管導(dǎo)通時的柵·源間電壓Vgs和閾值電壓Vth之差來決定，Roff由MOS晶體管截止時的Vgs和Vth之差決定。
伴隨LSI的元件的微細(xì)化，當(dāng)模擬開關(guān)所使用的電源電壓下降時，由于開關(guān)元件即MOS晶體管的Vgs也下降，所以Ron增大。雖然通過降低MOS晶體管的閾值Vth，能夠降低Ron，但其另一面，產(chǎn)生所謂Roff低的問題。
將MOS晶體管的Vth設(shè)為規(guī)定值的情況下，Ioff＝Vds/Roff(Vds是漏·源間電壓)，并且由于Roff依賴于Vgs，所以MOS晶體管的Ioff依賴于柵電位Vg、漏電位Vd、源電位Vs。MOS晶體管的柵電位Vg，當(dāng)MOS晶體管截止時，在NMOS晶體管中為“L”電平(VSS)、在PMOS晶體管中為“H”電平(VDD)，一般為固定值。因此，MOS晶體管的Ioff依賴于漏和源的電位即MOS晶體管兩端的電位。下面，具體說明MOS晶體管的Ioff的影響。
圖15是使用圖11所示的模擬開關(guān)的現(xiàn)有的取樣保持電路的一個例子，圖16表示供給圖15的取樣保持電路的時鐘信號(控制信號)P1、P2的波形的一個例子。圖15的取樣保持電路，由模擬開關(guān)SW2、SW4、SW5，運算放大器OPA、電容器C1構(gòu)成。在此，用VIN表示取樣保持電路的輸入節(jié)點的輸入電壓，用VOUT表示輸出節(jié)點的輸出電壓。模擬開關(guān)SW2和SW5由控制信號P1控制，SW4由控制信號P2控制。
首先，P1為“H”電平時，模擬開關(guān)SW5導(dǎo)通，對OPA施加負(fù)反饋，其反轉(zhuǎn)輸入端子(-)的電位變成與非反轉(zhuǎn)輸入端子(+)的施加電位VP相同的電位。此外，模擬開關(guān)SW2導(dǎo)通，在電容器C1上施加并存儲的電壓為ⅥN-VP。
接著，考慮P1為“L”電平、P2為“H”電平的情況。在此情況下，模擬開關(guān)SW2和SW5都截止，保持存儲在電容器C1的電壓(VIN-VP)。此外，模擬開關(guān)SW4導(dǎo)通，由于利用電容器C1、模擬開關(guān)SW4對運算放大器OPA施加負(fù)反饋，所以運算放大器OPA的反轉(zhuǎn)輸入端子(-)的電位與非反轉(zhuǎn)輸入端子(+)的施加電位VP相等。其結(jié)果，運算放大器OPA的輸出電壓VOUT為VP+(VIN-VP)＝VIN，輸出取樣電壓。
此時，為了無誤差地持續(xù)保持電容器C1保存的電壓，在其兩端中的至少一個端子中，沒有電荷移動這樣的條件是所必需的。在圖15的取樣保持電路中，漏電電流Ioff也可不必流到模擬開關(guān)SW5。但是，在現(xiàn)實的模擬開關(guān)中，由于Ioff不為零，所以產(chǎn)生所謂的保持在電容器C1的電壓(保持電壓)隨時間的經(jīng)過而變化的問題。
如上所述，模擬開關(guān)電路的Ioff依賴于施加在模擬開關(guān)SW5兩端的電壓。模擬開關(guān)SW5兩端的電位是運算放大器OPA的反轉(zhuǎn)輸入端子(-)的電位和輸出電位VOUT。由于通過負(fù)反饋而實現(xiàn)假設(shè)接地，反轉(zhuǎn)輸入端子(-)的電位被認(rèn)為是固定的，但VOUT根據(jù)VIN而變化。即，施加在模擬開關(guān)SW5的兩端的電壓根據(jù)VIN而變化?；谝陨蟽?nèi)容可知，模擬開關(guān)SW5的Ioff依賴于VIN，即保持電壓的變化量(誤差)依賴于VIN。
如上所述，使用現(xiàn)有的模擬開關(guān)電路的圖15的取樣保持電路產(chǎn)生存在信號依賴性的保持電壓的誤差，即產(chǎn)生所謂的保持電壓產(chǎn)生波動的問題。
使用上述的MOS晶體管的現(xiàn)有模擬開關(guān)，由于對輸入節(jié)點的漏電電流存在電壓依賴性，所以在運算放大器的輸出端子和輸入端子之間配置模擬開關(guān)，在用于保持電容器的信號電荷的取樣保持電路等時，存在所謂保持的信號電壓產(chǎn)生波動的問題。
而且，在專利文獻1中，公開了將開關(guān)元件的輸入側(cè)和輸出側(cè)的電位差設(shè)為零。此外，在專利文獻2中，公開了為減少開關(guān)元件的截止漏電電流的影響，將并聯(lián)連接閾值電壓大的NMOS晶體管和PMOS晶體管的第一開關(guān)電路和串聯(lián)連接閾值電壓小的兩個NMOS晶體管和一個PMOS晶體管的第二開關(guān)電路進行并聯(lián)連接。此情況下，作為使用晶體管就要求兩種閾值電壓。此外，當(dāng)電源電壓低時，第一開關(guān)電路的晶體管在VDD/2附近不導(dǎo)通。此外，在電源電壓VDD附近或接地電壓GND附近，第二開關(guān)晶體管不導(dǎo)通。
專利文獻1特開平8-213909號公報專利文獻2美國專利第6359496號公報發(fā)明內(nèi)容由于為解決上述問題而進行本發(fā)明，所以本發(fā)明的目的在于，提供一種承載有能夠降低輸入節(jié)點的漏電電流的電壓依賴性，當(dāng)使用在保持電容的信號電荷的取樣保持(sample hold)電路等時，能夠減少保持電壓的波動的模擬開關(guān)電路的半導(dǎo)體集成電路。
本發(fā)明的半導(dǎo)體集成電路的第一方式，其特征在于，內(nèi)置模擬開關(guān)電路，該模擬開關(guān)電路包括在第一節(jié)點和第二節(jié)點之間串聯(lián)連接的第一模擬開關(guān)及第二模擬開關(guān)；在上述第一模擬開關(guān)截止時，將與在上述第一節(jié)點上施加的第一電位不同的第二電位施加到上述第一模擬開關(guān)及第二模擬開關(guān)的串聯(lián)連接節(jié)點上的電壓施加電路，并將上述第一模擬開關(guān)的截止漏電電流保持在固定值。
本發(fā)明的半導(dǎo)體集成電路的第二方式，其特征在于，包括運算放大器；在上述運算放大器的輸出端子和輸入端子之間連接的負(fù)反饋電路，上述負(fù)反饋電路包括在上述運算放大器的輸入端子和輸出端子之間串聯(lián)連接的第一模擬開關(guān)及第二模擬開關(guān)；在上述第一模擬開關(guān)截止時，將與在上述運算放大器的輸入端子上施加的第一電位不同的第二電位施加到上述第一模擬開關(guān)及第二模擬開關(guān)的串聯(lián)連接節(jié)點上的電壓施加電路。
根據(jù)本發(fā)明的LSI所承載的模擬開關(guān)電路，能夠?qū)⒛M開關(guān)的截止漏電電流設(shè)為固定值，在用于取樣保持電路等情況下，能夠減少保持的信號電壓的波動。
圖1表示本發(fā)明的LSI所承載的模擬開關(guān)電路的一個例子的電路圖。
圖2表示供給圖1的模擬開關(guān)電路的控制信號的一個例子的波形圖。
圖3表示圖1的模擬開關(guān)電路的第一具體例的電路圖。
圖4表示圖1的模擬開關(guān)電路的第二具體例的電路圖。
圖5表示使用圖1的模擬開關(guān)電路的取樣保持電路的一個例子的電路圖。
圖6表示由與圖5所示的取樣保持電路相同功能的全差分型電路構(gòu)成的取樣保持電路的一個例子的電路圖。
圖7表示使用圖1的模擬開關(guān)電路的取樣保持電路的另一個例子的電路圖。
圖8表示由與圖7所示的取樣保持電路相同功能的全差分型電路構(gòu)成的取樣保持電路的一個例子的電路圖。
圖9表示使用圖1的模擬開關(guān)電路的管線型ADC用的多路型數(shù)字/模擬轉(zhuǎn)換器(MDAC)的一個例子的電路圖。
圖10表示由與圖9所示的MDAC相同功能的全差分型電路構(gòu)成的MDAC的一個例子的電路圖。
圖11表示模擬開關(guān)的符號的一表示例子的圖。
圖12表示圖11的模擬開關(guān)的第一具體例的電路圖。
圖13表示圖11的模擬開關(guān)的第二具體例的電路圖。
圖14表示圖11的模擬開關(guān)的第三具體例的電路圖。
圖15表示使用圖11所示的模擬開關(guān)的現(xiàn)有的取樣保持電路的一個例子的電路圖。
圖16表示供給圖15的模擬開關(guān)電路的時鐘信號P1、P2的一個例子的波形圖。
符號說明SW10…第一模擬開關(guān)、SW11…第二模擬開關(guān)、SW12…第三模擬開關(guān)、V1…第一節(jié)點、V2…第二節(jié)點、V3…第一模擬開關(guān)和第二模擬開關(guān)的串聯(lián)連接節(jié)點、MN10…第一NMOS晶體管、MN11…第二NMOS晶體管、MN12…第三NMOS晶體管。
具體實施例方式
<第一實施形態(tài)>
圖1是表示本發(fā)明的LSI所承載的第一實施形態(tài)的模擬開關(guān)電路的一個例子的電路圖。此模擬開關(guān)電路由使用各能動開關(guān)元件的3個模擬開關(guān)組合而構(gòu)成，其一端連接到成為模擬開關(guān)的漏電電流Ioff的問題的節(jié)點。
即，此模擬開關(guān)電路的特征在于，包括在第一節(jié)點V1和第二節(jié)點V2之間串聯(lián)連接的第一模擬開關(guān)SW10及第二SW11，和電壓施加電路。電壓施加電路具有與第一模擬開關(guān)SW10及第二模擬開關(guān)SW11的串聯(lián)連接節(jié)點V3連接的第三模擬開關(guān)SW12，在這兩個模擬開關(guān)SW10、SW11截止時，通過控制使第三模擬開關(guān)SW12變成導(dǎo)通狀態(tài)。第三模擬開關(guān)SW12，通過將與施加在第一節(jié)點V1的第一電位VIN不同的(與第一電位VIN存在固定的電位差)第二電位Vsw施加到上述串聯(lián)連接節(jié)點V3上，來將第一模擬開關(guān)SW10的截止漏電電流保持在固定值。
例如，分別參照圖12或圖13或圖14，與上述的模擬開關(guān)的任意一個同樣地構(gòu)成上述個模擬開關(guān)SW10～SW12。即，圖12所示的模擬開關(guān)由NMOS晶體管12構(gòu)成，對其基板供給VSS電位，對其柵極施加控制信號(時鐘信號)P1。圖13所示的模擬開關(guān)，由PMOS晶體管13構(gòu)成，對其基板供給VDD電位，對其柵極施加由反相器電路G1反轉(zhuǎn)了控制信號P1的信號。圖14所示的模擬開關(guān)由NMOS晶體管12和PMOS晶體管13并聯(lián)連接構(gòu)成，對NMOS晶體管12的基板供給VSS電位，對其柵極施加控制信號P1，對PMOS晶體管13的基板供給VDD電位，對其柵極施加由反相器電路G1反轉(zhuǎn)了控制信號P1的信號。
而且，第一實施形態(tài)的模擬開關(guān)電路中所使用的MOSFET可以是一種類型的閾值電壓，并從接地電位GND到電源電壓VDD的整個電壓范圍下能夠?qū)üぷ鳌?br>
圖2表示供給圖1的模擬開關(guān)電路的控制信號(時鐘信號)P1、P1D、P2的波形的一個例子。在此，P1D是延遲P1下降的信號并成為截止的信號，即比P1成為截止的時間還要晚?？刂频诙M開關(guān)SW11，以便其比使第一模擬開關(guān)SW10成為截止的時間更晚。第二模擬開關(guān)SW11從導(dǎo)通變?yōu)榻刂箷r，減少對第一節(jié)點的時鐘耦合的影響。
(模擬開關(guān)電路的第一具體例)圖3是表示圖1的模擬開關(guān)電路的第一具體例的電路圖。在圖3的模擬開關(guān)電路中，在第一節(jié)點和第二節(jié)點之間串聯(lián)連接第一NMOS晶體管MN10及第二NMOS晶體管MN11，在上述兩個NMOS晶體管MN10、MN11的串聯(lián)連接節(jié)點V3上連接第三NMOS晶體管MN12的一端。上述各NMOS晶體管MN10、MN11、MN12，其基板連接VSS節(jié)點，對第一NMOS晶體管MN10的柵極施加控制信號P1，對第二NMOS晶體管MN11的柵極施加控制信號P1D，對第三NMOS晶體管MN12的柵極施加控制信號P2。在此，VIN表示第一節(jié)點V1的電壓、VOUT表示第二節(jié)點V2的電壓。并且，控制第三NMOS晶體管MN12，以便其在第一NMOS晶體管MN10及第二NMOS晶體管MN11截止時成為導(dǎo)通狀態(tài)，將與施加在第一節(jié)點V1上的第一電位VIN不同的(第一電位VIN具有固定的電位差)第二電位Vsw施加在上述串聯(lián)連接節(jié)點V3上。由此，可將第一NMOS晶體管MN10的漏電電流保持在固定值。
為了將第一電位VIN和第二電位Vsw的電位差(VIN-Vsw)設(shè)定為固定值，在VDD節(jié)點和第三NMOS晶體管MN12的另一端之間連接第四NMOS晶體管MN13。此第四NMOS晶體管MN13的基板連接VSS接點，柵極連接第一節(jié)點V1。
并且，在VDD節(jié)點和VSS節(jié)點之間串聯(lián)連接偏壓電流源IB和第五NMOS晶體管MN15。對應(yīng)第六NMOS晶體管MN14的柵極及源極連接第五NMOS晶體管MN15的柵極及源極。此第五NMOS晶體管MN15及第六NMOS晶體管MN14構(gòu)成電流鏡電路CM，第六NMOS晶體管MN14，其基板連接VSS節(jié)點，漏極連接第四NMOS晶體管MN13的一端(與第三NMOS晶體管MN12的連接節(jié)點)。由此，在第四NMOS晶體管MN13中，通過電流鏡電路，流過與偏壓電流源IB的電流相等的電流。
在圖3的模擬開關(guān)電路中，在第一NMOS晶體管MN10的閾值電壓Vth為固定的條件下，通過將柵·源間電壓Vgs保持固定，使Ioff固定，實際中，由于基板偏置效果，根據(jù)源電壓Vs，Vth變化。
因此，為了設(shè)Ioff為固定值，就必須將第一電位VIN和第二電位Vsw的電位差(VIN-Vsw)設(shè)為在某一固定值上加上Vth的變化值。在本例中，第三NMOS晶體管MN12導(dǎo)通時，第一NMOS晶體管MN10的源極電位V3與第四NMOS晶體管MN13的源極電位Vsw相等。即，第一NMOS晶體管MN10的Vth和第四NMOS晶體管MN13的Vth相等。因此，若第四NMOS晶體管MN13的漏電電流(與偏壓電流源IB的電流相等的電流)固定時，電位差(VIN-Vsw)成為附加第一的NMOS晶體管MN10的Vth的變化的值，能夠?qū)⒌谝籒MOS晶體管MN10的Ioff設(shè)為固定值。
(模擬開關(guān)電路的第二具體例)圖4是表示圖1的模擬開關(guān)電路的第二具體例的電路圖。圖4的模擬開關(guān)電路，與參照圖3后述的模擬開關(guān)電路比較，是相互置換了NMOS晶體管和PMOS晶體管，互逆改變了相對于VDD節(jié)點和VSS節(jié)點的連接關(guān)系，反轉(zhuǎn)控制信號的邏輯電平的模擬開關(guān)電路。圖4中，PMOS晶體管MP10～MP15對應(yīng)于圖3中的NMOS晶體管MN10～MN15，控制信號P1B、P1DB、P2B是分別反轉(zhuǎn)圖3中的控制信號P1、P1D、P2的信號。
圖4的模擬開關(guān)電路的工作與參照圖3后述的模擬開關(guān)電路的工作相同，能夠?qū)MOS晶體管MP10的Ioff設(shè)為固定值。
(模擬開關(guān)電路的第一應(yīng)用例)圖5是表示使用圖1的模擬開關(guān)電路的取樣保持電路的一個例子的電路圖。圖5的取樣保持電路由模擬開關(guān)SW2、SW4、SW5A、SW5B、SW5C，運算放大器OPA、電容器C1構(gòu)成。在此，VIN是輸入節(jié)點的輸入電壓、VOUT是輸出節(jié)點的輸出電壓。模擬開關(guān)SW2、SW5A由控制信號P1控制，模擬開關(guān)SW2、SW5C由控制信號P2控制，模擬開關(guān)SW5B由比控制信號P1變截止的時間更晚截止的控制信號P1D控制。模擬開關(guān)SW5A、SW5B、SW5C與圖1的模擬開關(guān)電路中的模擬開關(guān)SW10、SW11、SW12相對應(yīng)。此外，施加在模擬開關(guān)SW5A、SW5B、SW5C的控制信號P1、PID、P2具有參照圖2如上所述的時序。模擬開關(guān)SW5A、SW5B串聯(lián)連接在運算放大器OPA的反轉(zhuǎn)端子(-)和輸出端子之間，模擬開關(guān)SW5C連接在模擬開關(guān)SW5A、SW5B的串聯(lián)節(jié)點和電壓Vsw的輸入節(jié)點之間。
在圖5的取樣保持電路中，施加在第三模擬開關(guān)SW5C的一端的電壓Vsw，使流入模擬開關(guān)電路的輸入節(jié)點、即運算放大器OPA反轉(zhuǎn)輸入端子(-)的模擬開關(guān)SW5A的漏電電流Ioff成為固定值，并且，需將其設(shè)定與模擬開關(guān)電路的輸入電壓、即運算放大器OPA的反轉(zhuǎn)輸入端子(-)的電壓不同的電位。運算放大器OPA的反轉(zhuǎn)輸入端子(-)的電壓與非反轉(zhuǎn)輸入端子(+)的電壓VP相等，是固定的。因此，電壓Vsw也可為與VP不同的固定值，例如，也可與電壓VSS、VDD連接。此情況下，模擬開關(guān)SW5由于不受基板偏壓的影響，所以電壓Vsw也可為不附加基板偏置效果的固定值。
此外，對模擬開關(guān)SW5B，供給延遲控制信號P1的上升的控制信號P1D。為此，模擬開關(guān)SW5B從導(dǎo)通到截止變化時，對電容器C1沒有產(chǎn)生始終耦合的影響。
而且，在圖5所示的取樣保持電路中，由于兩個模擬開關(guān)SW5A、SW5B串聯(lián)連接，所以Ron變大。但是，由于無與圖1中的模擬開關(guān)SW11相對應(yīng)的模擬開關(guān)SW5B的時鐘耦合的影響，所以可將模擬開關(guān)SW5B設(shè)計得足夠大，能夠減少由模擬開關(guān)SW5B引起的Ron的增大。
如上述的圖5的取樣保持電路所示，使用圖1的模擬開關(guān)電路的情況，能夠?qū)⒔刂孤╇婋娏鱅off設(shè)為固定。通常，取樣保持電路根據(jù)固定頻率的時鐘信號工作。因此，保持時間(P2為“H”電平的時間)固定。即，由于Ioff固定，并且，保持時間也固定，所以保持電壓的誤差為固定值。即，保持電壓中僅產(chǎn)生偏移，而不會產(chǎn)生波動。
而且，圖1的模擬開關(guān)電路不僅可適用圖5的模擬開關(guān)電路，還可適用其它電路，并配置在運算放大器的輸出端子和輸入端子之間，能夠保持電容器的信號電荷。在此，適用圖1的模擬開關(guān)電路情況的電路圖分別如圖6、圖7、圖8、圖9、圖10所示。即使這些情況下，用圖5的取樣保持電路也能夠獲得與上述相同的效果。
即，圖6表示由與圖5所示的取樣保持電路相同功能的全差分型電路構(gòu)成的取樣保持電路的一個例子。在此，VINN、VINP是差分輸入、VOUTN、VOUTP為差分輸出。
圖6的取樣保持電路的各構(gòu)成要素，按其功能，可對應(yīng)于圖5所示的取樣保持電路的各構(gòu)成要素。FBOPA是全差分型的運算放大器，對應(yīng)于圖5中的運算放大器OPA，電容器C1N、C1P對應(yīng)于圖5中的電容器C1，模擬開關(guān)SW2N、SW2P對應(yīng)于圖5中的模擬開關(guān)SW2，模擬開關(guān)SW4N、SW4P對應(yīng)于圖5中的模擬開關(guān)SW4，模擬開關(guān)SW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CP對應(yīng)于圖5中的模擬開關(guān)SW5A、SW5B、SW5C。圖6的取樣保持電路的工作，除了輸入信號、輸出信號為各個差分信號外，與圖5的取樣電路的工作相同。
圖7表示使用圖1的模擬開關(guān)電路的取樣保持電路的另一個例子。圖7的取樣保持電路由模擬開關(guān)SW2、SW5A、SW5B、SW5C、SW6，運算OPA，電容器C1、C2構(gòu)成。在此，VIN是輸入節(jié)點的輸入電壓，VOUT是輸出節(jié)點的輸出電壓。模擬開關(guān)SW2和SW5A由控制信號P1控制，模擬開關(guān)SW5B由控制信號P1D控制，模擬控制信號SW5C、SW6由控制信號P2控制。
圖7的取樣保持電路，由于使用由模擬開關(guān)SW5A、SW5B、SW5C構(gòu)成的圖1的模擬開關(guān)電路，所以參照圖5所示的取樣保持電路也能夠獲得與上述效果相同的效果。
圖8表示由與圖7所示的取樣保持電路相同功能的全差分型電路構(gòu)成的取樣保持電路的一個例子。在此，VINN、VINP是差分輸入、VOUTN、VOUTP是差分輸出。
圖8的取樣保持電路的各構(gòu)成要素，按其功能，可對應(yīng)于圖7所示的取樣保持電路的各構(gòu)成要素。FBOPA是全差分型的運算放大器，對應(yīng)于圖7中的運算放大器OPA，電容器C1N、C1P對應(yīng)于圖7中的電容器C1，電容器C2N、C2P對應(yīng)于圖7中的電容器C2，模擬開關(guān)SW2N、SW2P對應(yīng)于圖7中的模擬開關(guān)SW2，模擬開關(guān)SW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CP對應(yīng)于圖7中的模擬開關(guān)SW5A、SW5B、SW5C，模擬開關(guān)SW6對應(yīng)于圖7中模擬開關(guān)SW6。
除了輸入信號、輸出信號為各個差分信號外，圖8的取樣保持電路的工作與圖7的取樣電路的工作相同。
圖9表示使用圖1的模擬開關(guān)電路的管線(Pipelire)型ADC用的多路數(shù)字/模擬轉(zhuǎn)換器(MDAC)的一個例子。
圖9的MDAC，由模擬開關(guān)SW1、SW2、SW3、SW4、SW5A、SW5B、SW5C，運算放大器OPA，電容器C1、C2構(gòu)成。在此，VIN是輸入節(jié)點的輸入電壓，VOUT是輸出節(jié)點的輸出電壓，VDAC是比較基準(zhǔn)輸入電壓(未圖示DAC的輸出電壓)。模擬開關(guān)SW1、SW2、SW5A由控制信號P1控制，模擬開關(guān)SW5B由控制信號P1D控制，模擬控制信號SW3、SW4、SW5C由控制信號P2控制。
圖9的MDAC的工作與圖5和圖7的取樣保持電路不同，模擬開關(guān)SW5A、SW5B配置在運算放大器OPA的反轉(zhuǎn)輸入端子(-)和輸出端子之間，因模擬開關(guān)SW5A的Ioff而使電容器C1或C2的電荷泄漏時，保持電壓產(chǎn)生誤差。但是，本例中，由于使用由模擬開關(guān)SW5A、SW5B、SW5C構(gòu)成的圖1的模擬開關(guān)電路，所以參照圖5和圖7所示的取樣保持電路也能夠獲得與上述效果相同的效果。
圖10表示由與圖9所示的MDAC相同功能的全差分型電路構(gòu)成的MDAC的一個例子的電路圖。在此，VINN、VINP是差分輸入、VOUTN、VOUTP是差分輸出、VDCN、VDCP是差分輸入。圖10的MDAC的各構(gòu)成要素，按其功能，可對應(yīng)于圖9所示的MDAC的各構(gòu)成要素。全差分型的運算放大器FBOPA對應(yīng)于圖9中的運算放大器OPA，電容器C1N、C1P對應(yīng)于圖9中的電容器C1，電容器C2N、C2P對應(yīng)于圖9中的電容器C2，模擬開關(guān)SW1N、SW1P對應(yīng)于圖9中的模擬開關(guān)SW1，模擬開關(guān)SW2N、SW2P對應(yīng)于圖9中的模擬開關(guān)SW2，模擬開關(guān)SW3N、SW3P對應(yīng)于圖9中的模擬開關(guān)SW3，模擬開關(guān)SW4N、SW4P對應(yīng)于圖9中的模擬開關(guān)SW4，模擬開關(guān)SW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CP對應(yīng)于圖9中的模擬開關(guān)SW5A、SW5B、SW5C。
圖10的MDAC的工作，除了輸入信號、輸出信號為各個差分信號外，與圖9的MDAC的工作相同。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，內(nèi)置模擬開關(guān)電路，該模擬開關(guān)電路包括在第一節(jié)點和第二節(jié)點之間串聯(lián)連接的第一模擬開關(guān)及第二模擬開關(guān)；當(dāng)上述第一模擬開關(guān)及第二模擬開關(guān)截止時，將與在上述第一節(jié)點上施加的第一電位不同的第二電位施加到上述第一模擬開關(guān)及第二模擬開關(guān)的串聯(lián)連接節(jié)點上的電壓施加電路，并將上述第一模擬開關(guān)的截止漏電電流保持在固定值。
2.一種半導(dǎo)體集成電路，其特征在于，包括運算放大器和在上述運算放大器的輸出端子和輸入端子之間連接的負(fù)反饋電路；上述負(fù)反饋電路包括在上述運算放大器的輸入端子和輸出端子之間串聯(lián)連接的第一模擬開關(guān)及第二模擬開關(guān)；當(dāng)上述第一模擬開關(guān)截止時，將與在上述運算放大器的輸入端子上施加的第一電位不同的第二電位施加到上述第一模擬開關(guān)及第二模擬開關(guān)的串聯(lián)連接節(jié)點上的電壓施加電路。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于，上述第一電位和上述第二電位的電位差是在某固定值上附加上因上述第一模擬開關(guān)的基板偏置效應(yīng)而引起的閾值電壓的變化值。
4.根據(jù)權(quán)利要求1至3中任一項所述的半導(dǎo)體集成電路，其特征在于，上述電壓施加電路具有與上述第一模擬開關(guān)及第二模擬開關(guān)的串聯(lián)連接節(jié)點連接的第三模擬開關(guān)，當(dāng)上述第一模擬開關(guān)截止時，通過控制使第三模擬開關(guān)變成導(dǎo)通狀態(tài)。
5.根據(jù)權(quán)利要求1至4中任一項所述的半導(dǎo)體集成電路，其特征在于，控制上述第二模擬開關(guān)，以使其成為截止的時間比上述第一模擬開關(guān)成為截止的時間更晚。
全文摘要
一種能夠降低模擬開關(guān)電路的輸入節(jié)點的漏電電流的電壓依賴性的半導(dǎo)體集成電路LSI，當(dāng)在運算放大器的輸出端子和輸入端子之間配置模擬開關(guān)電路、并使用保持電容的信號電荷的取樣保持電路等時，減少保持電壓的失真。在LSI中內(nèi)置模擬開關(guān)電路，該開關(guān)電路包括在第一節(jié)點(V1)和第二節(jié)點(V2)之間串聯(lián)連接的第一模擬開關(guān)(SW10)及第二模擬開關(guān)(SW11)；在第一模擬開關(guān)及第二模擬開關(guān)截止時，將與在第一節(jié)點上施加的第一電位(VIN)不同的第二電位(VSW)施加到第一模擬開關(guān)及第二模擬開關(guān)的串聯(lián)連接節(jié)點(V3)上的第三模擬開關(guān)(SW12)。
文檔編號H03M1/66GK1700598SQ200510083718
公開日2005年11月23日 申請日期2005年3月16日 優(yōu)先權(quán)日2004年3月16日
發(fā)明者石井啓友 申請人:株式會社東芝