專利名稱：高速低功耗主從型d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
“高速低功耗主從型D觸發(fā)器”直接應(yīng)用的技術(shù)領(lǐng)域是高速低功耗的觸發(fā)器電路單元設(shè)計。所提出電路是一類適用于高速低功耗電路設(shè)計的高性能D觸發(fā)器電路單元。
背景技術(shù)：
隨著集成電路規(guī)模和復(fù)雜性的日益增大，集成電路的功耗和散熱問題越來越得到工業(yè)界和學(xué)術(shù)界的重視。基于目前的集成電路設(shè)計風(fēng)格，在大規(guī)模數(shù)字電路系統(tǒng)中，時鐘網(wǎng)絡(luò)消耗的能量占整個電路總耗能的比例一直居高不下；其中，時鐘網(wǎng)絡(luò)的功耗主要消耗在時鐘互連線和時序電路單元(觸發(fā)器、寄存器等)上，并且二者的功耗比例有不斷增加的趨勢(見文獻(xiàn)David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model toEvaluate Impact of Architectural and Technology Optimizations”，IEEE Transactions on VeryLarge Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成電路的功耗來源由動態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗組成。其中動態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點的動態(tài)功耗PDynamic是該節(jié)點負(fù)載電容CL、電源電壓VDD和該節(jié)點的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα (1)其中，f為電路的工作頻率，α為信號活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動態(tài)功耗。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計。如圖1所示是觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計中的傳統(tǒng)的觸發(fā)器電路單元基本電路結(jié)構(gòu)，這里以VeriSilicon 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫中互補輸出，上升沿觸發(fā)的基本觸發(fā)器電路單元FFDHD1X為例說明(見文獻(xiàn)“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V1.3 & “VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。這種電路結(jié)構(gòu)的主要特點是電路結(jié)構(gòu)比較簡單，但是由于每一次時鐘信號翻轉(zhuǎn)都會引起電路內(nèi)部節(jié)點的翻轉(zhuǎn)，電路功耗比較大。Jiren Yuan提出了一種速度和功耗得到改進(jìn)的觸發(fā)器結(jié)構(gòu)(見文獻(xiàn)Jiren Yuan andChrister Svensson，“New Single-Clock CMOS Latches and Flipflops with Improved Speed andPower Savings”，IEEE Journal of Solid-State Circuits，Vol.32，No.1，pp.62-69，Jan 1997)，但是由于電路中存在電位不確定的內(nèi)部節(jié)點會引起內(nèi)部節(jié)點不必要的毛刺，帶來不必要的功耗損失，并影響電路的穩(wěn)定性，使電路單元在使用中存在問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種高速低功耗的主從型D觸發(fā)器，能夠達(dá)到很好的延時性能和較低的功耗，如圖3所示。
本發(fā)明的特征之一在于該D觸發(fā)器包括第一級驅(qū)動電路和第二級觸發(fā)電路，其中第一級驅(qū)動電路，含有傳輸門、鐘控反相電路和反相電路，其中傳輸門，含有PMOS管MP1和NMOS管MN1，其中，所述MP1管和MN1管的漏極相連后輸出，源極相連后接輸入信號D，該MP1管的柵極接時鐘信號CLK，而襯底接電壓Vdd，該MN1管的柵極接經(jīng)過反相器X1反相后的時鐘信號CLKN，而襯底接地；鐘控反相電路，包括PMOS管MP2，該MP2管的襯底和源極相連后接電壓Vdd；PMOS管MP3，該MP3管的襯底接電壓Vdd，而源極和所述MP2管的漏極相連，該MP3管的柵極接經(jīng)過反相器X1反相后的時鐘信號CLKN；NMOS管MN5，該MN5管的襯底接地，而源極和所述MP3管的漏極相連，該MN5管的柵極接時鐘信號CLK；NMOS管MN6，該MN6管的襯底和漏極都接地，而源極和所述MN5管的漏極相連；反相電路，由反相器X2構(gòu)成，該反相器X2的輸入端同時和所述MP3管的漏極以及傳輸門的輸出端相連，構(gòu)成節(jié)點SALATCH_N；第二級觸發(fā)電路，含有NMOS管MN3，該MN3管的柵極和所述MP2管的柵極、MP6管的柵極以及反相器X2的輸出端相連后形成節(jié)點SALATCH_P，而該MN3管襯底接地；兩個反相并聯(lián)的反相器X4和X5；反相器X7，該反相器X7的輸出端同時與所述反相器X4的輸入端、X5的輸出端以及MN3管的源極相連，形成節(jié)點QNI，而該反相器X7輸出QN信號；NMOS管MN4，該MN4管襯底接地，而柵極和所述的節(jié)點SALATCH_N相連，該MN4管的漏極和所述MN3管的漏極相連；反相器X6，該反相器X6的輸入端同時和所述反相器X4的輸出端、反相器X5的輸入端以及MN4管的源極相連后形成節(jié)點QI，該反相器X6輸出信號Q；NMOS管MN2，該MN2管的襯底接地，源極和所述MN4管的漏極相連，該MN2管的柵極接時鐘信號CLK。
特征之二在于該觸發(fā)器包括第一級驅(qū)動電路和第二級觸發(fā)器，其中
第一級驅(qū)動電路，含有第一鐘控反相電路、第二鐘控反相電路以及反相電路，其中第一鐘控反相電路，其傳輸門的作用，該電路含有PMOS管MP4，該MP4管的襯底和源極相連后接電壓Vdd，而柵極接入輸入信號D；PMOS管MP5，該MP5管的襯底接電壓Vdd，柵極接時鐘信號CLK，而源極和所述(MP4)管的漏極相連；NMOS管MN7，該MN7管和襯底接地，源極和所述MP5管的漏極相連，該MN7管的柵極接經(jīng)反相器X1反相后的時鐘信號CLK；NMOS管MN1，該MN1管的襯底和源極接地，而柵極接輸入信號D；第二鐘控反相電路，含有PMOS管MP2，該MP2管的襯底和源極相連后接電壓Vdd；PMOS管MP3，該MP3管的襯底接電壓Vdd，源極和所述MP2管的漏極相連，該MP3管的柵極接經(jīng)反相器X1反相后的時鐘信號CLKN；NMOS管MN5，該MN5管的襯底接地，源極和所述MP3管的漏極相連，該MN5管的柵極接時鐘信號CLK；NMOS管MN6，該MN6管的襯底和漏極接地，而源極和所述MN5管的漏極相連；反相電路，由反相器X2構(gòu)成，該反相器X2的輸入端同時接所述MP5管的以及MP3管的漏極后形成節(jié)點SALATCH_N，而該反相器的輸出端同時接所述MP2管的和MN6管的柵極后形成節(jié)點SALATCH_P；第二級觸發(fā)電路，含有NMOS管MN3，該MN3管的襯底接地，柵極接所述節(jié)點SALATCH_N；NMOS管MN4，該MN4管的襯底接地，而柵極接所述節(jié)點SALATCH_P；兩個反相并聯(lián)的反相器X4和X5所述反相器X4的輸入端和反相器X5的輸出端相連后和所述MN3管的源極相連，形成節(jié)點QNI；所述反相器X4的輸出端和反相器X5的輸入端相連后和所述MN4管的源極相連，形成節(jié)點QI；反相器X7，該反相器X7的輸入端和所述節(jié)點QNI相連，該反相器X7輸出信號QN；反相器X6該反相器X6的輸入端和所述節(jié)點QI相連，而該反相器X6輸出信號Q；NMOS管MN2，該MN2管的源極同時和所述MN3管和MN4管的漏極相連，襯底和漏極接地，而柵極接時鐘信號CLK。
本發(fā)明的有益效果是與廣泛應(yīng)用的傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元觸發(fā)器電路FFDHD1X相比較，本發(fā)明提出的FFDHD1X_FLMS觸發(fā)器同時具有如下性能優(yōu)勢電路所用晶體管數(shù)目較少，面積較小，觸發(fā)器單元本身的功耗和延時都較小，在相同的測試條件下，可以節(jié)省將近40％的功耗和20％的延時。電路結(jié)構(gòu)中沒有動態(tài)節(jié)點，數(shù)據(jù)信號中的毛刺消耗的功耗較少。所提出的電路技術(shù)非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元并應(yīng)用在高性能集成電路設(shè)計中。


圖1.觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號輸入端，CLK為時鐘信號輸入端，Q和Qb為互補信號輸出端；圖2.VeriSilicon 0.15um工藝數(shù)字標(biāo)準(zhǔn)單元庫中互補輸出且上升沿觸發(fā)的觸發(fā)器電路單元FFDHD1X電路結(jié)構(gòu)圖；圖3.本發(fā)明所述的FFDHD1X_FLMS觸發(fā)器電路結(jié)構(gòu)圖，所有反相器的供電電源都是Vdd，MN1的襯底接地，MP1的襯底接Vdd；圖4.本發(fā)明所述的FFDHD1X_LMS觸發(fā)器電路結(jié)構(gòu)圖，所有反相器的供電電壓都是Vdd。
具體實施例方式
本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出的高速低功耗主從型D觸發(fā)器FFDHD1X_FLMS，如圖3所示。FFDHD1X_FLMS觸發(fā)器同時具有低功耗和低延時的特點。相對于FFDHD1X觸發(fā)器電路，此結(jié)構(gòu)所用管子數(shù)目較少，能夠減小電路的面積，被時鐘控制的晶體管數(shù)目也少，內(nèi)部節(jié)點電容較小，具有較低的功耗和較小的延時。同時第二級采用差分結(jié)構(gòu)，具有較好的抗噪聲性能，更適合應(yīng)用于低功耗集成電路的設(shè)計。
電路工作原理如下CLK為低電平時，由MN1和MP1組成的傳輸門導(dǎo)通，而MP2、MP3和MN5、MN6組成的鐘控反相器關(guān)閉，使得SALATCH_N和SALATCH_P根據(jù)D信號分別置位相應(yīng)的電平；CLK變?yōu)楦唠娖綍r，MN1和MP1組成的傳輸門關(guān)閉，而鐘控反相器打開，使SALATCH_P的電位確定，同時第二級電路的QI和QNI置為相應(yīng)的電平，從而Q和QN跟隨D觸發(fā)器的翻轉(zhuǎn)。如果D信號為高電平，則SALATCH_N和SALATCH_P分別為低電平和高電平，CLK變?yōu)楦唠娖綍r，MN2和MN4導(dǎo)通，使得QI為低電平，QNI為高電平，從而Q為高電平，實現(xiàn)上升沿觸發(fā)器的功能。
對于觸發(fā)器電路還存在亞穩(wěn)態(tài)效應(yīng)，當(dāng)輸入數(shù)據(jù)信號D在距離時鐘信號上升沿很近處發(fā)生跳變時，會引起從時鐘信號CLK到輸出端Q或者Qb的延時大大增加，定義觸發(fā)器電路的建立時間與增加的延時之和為亞穩(wěn)態(tài)時間，亞穩(wěn)態(tài)時間與一般情形下電路的延時之和為電路的總延時。這種定義下的總延時相當(dāng)于電路運行處于臨界狀態(tài)的數(shù)據(jù)，則其數(shù)值對電路的參數(shù)比較敏感，而且沒有較明確的規(guī)律。工業(yè)界一般看重的是電路運行比較正常的情況下定義的總延時，其定義方式如下輸入數(shù)據(jù)D信號在距離時鐘信號很遠(yuǎn)的地方發(fā)生跳變，則其CLK到輸出Q或者Qb的延時不受亞穩(wěn)態(tài)效應(yīng)的影響，此時CLK到輸出Q的延時定義為靜態(tài)延時，將靜態(tài)延時增加5％，定義為延時(Delay)；當(dāng)CLK到輸出Q的延時等于Delay的數(shù)據(jù)時所對應(yīng)的輸入信號D到CLK的距離定義為亞穩(wěn)態(tài)周期(Tmp)；亞穩(wěn)態(tài)周期和此時延時的和定義為總延時(即Total Delay＝Tmp+Delay，此種定義下的總延時下文中用Total Delay表示)。由于Total Delay是定義在電路運行相對正常情況下的數(shù)據(jù)指標(biāo)，其數(shù)值對電路的參數(shù)相對穩(wěn)定，更能說明電路的性能。通過電路的仿真結(jié)果可以發(fā)現(xiàn)，本發(fā)明提出的觸發(fā)器FFDHD1X_FLMS有比較優(yōu)越的亞穩(wěn)態(tài)時間性能。
相似電路結(jié)構(gòu)相比FFDHD1X_FLMS結(jié)構(gòu)，而根據(jù)同樣的思路，其中MN1和MP1組成的傳輸門也可以用鐘控反相器實現(xiàn)，如圖4所示FFDHD1X_LMS。其工作原理與FFDHD1X_FLMS類似。相比而言，F(xiàn)FDHD1X_FLMS第一級使用鐘控傳輸門來控制對第一級節(jié)點的置位，比鐘控反相器的功耗和延時都要小，因此其性能比FFDHD1X_LMS要好一些。
本發(fā)明的優(yōu)點是首先，電路結(jié)構(gòu)簡單，所用晶體管數(shù)目較少，版圖面積小。其次，觸發(fā)器電路中減少了時鐘控制的晶體管數(shù)目，內(nèi)部節(jié)點寄生電容較小，與傳統(tǒng)觸發(fā)器相比可降低將近40％的功耗和20％的延時。最后，電路采用主從型結(jié)構(gòu)易于修改成下降沿觸發(fā)器，第二級采用差分輸入，增強了電路的抗噪聲性能。
為了比較本發(fā)明所提出的FFDHD1X_FLMS和FFDHD1X_LMS觸發(fā)器相對于傳統(tǒng)的觸發(fā)器電路FFDHD1X的性能特點，我們采用VeriSilicon 1.5-V 0.15μm工藝，使用電路仿真工具HSPICE對三種版圖設(shè)計后的電路結(jié)構(gòu)進(jìn)行了仿真比較分析。
表1A所示為本發(fā)明所述觸發(fā)器電路動態(tài)功耗數(shù)據(jù)比較。電路動態(tài)功耗仿真中時鐘信號輸入CLK為100MHz，50％占空比方波信號。數(shù)據(jù)信號輸入D為20MHz，50％占空比方波信號(0V-1.5V)。觸發(fā)器電路輸出端接20fF電容負(fù)載。其中Q Loaded，Qb Empty代表Q輸出端接20fF電容負(fù)載，其互補輸出端Qb空載(即不接負(fù)載)。Qb Loaded，Q Empty代表Qb輸出端接20fF電容負(fù)載，而Q輸出端空載。表1B為不同D信號頻率下，數(shù)據(jù)D的毛刺消耗的功耗比較，其中P1表示沒有毛刺的一個數(shù)據(jù)周期的平均功耗，P2表示為在CK＝0期間，一個D信號周期內(nèi)有一個正的窄脈沖時的周期平均功耗，delta為P2與P1的差值。此時，Q和QN端都接20fF的負(fù)載。表中功耗數(shù)據(jù)單位為微瓦特(uW)。
表1A 觸發(fā)器功耗比較

表1B 數(shù)據(jù)D信號的毛刺消耗的功耗比較


表2A、表2B和表2C所示為三種觸發(fā)器電路Total Delay性能的比較，其可以說明電路的亞穩(wěn)態(tài)周期和靜態(tài)延時。三種觸發(fā)器電路采用相同的電路配置，輸入信號轉(zhuǎn)換時間為0.05ns，互補輸出端Q和Qb負(fù)載為0.02pF。RISE和FALL分別表示輸出信號上升沿和輸出信號下降沿；setup time、Tmp、Delay(105)和Total Delay都是在上述定義下Q輸出端的數(shù)據(jù)指標(biāo)。延時數(shù)據(jù)單位是皮秒(ps)。
表2A 傳統(tǒng)觸發(fā)器延時性能FFDHD1Xunitps

表2B 本發(fā)明所述FFDHD1X_FLMS延時性能FFDHD1X_FLMS unitps

表2C 本發(fā)明所述FFDHD1X_LMS延時性能FFDHD1X_LMSunitps

表3所示為三種觸發(fā)器的晶體管數(shù)據(jù)，與時鐘直接關(guān)聯(lián)的晶體管數(shù)目以及功耗延時積、版圖面積的比較。功耗延時積為觸發(fā)器電路雙端接相同負(fù)載的動態(tài)功耗和Total Delay最小值的乘積，測試條件與上述相同，單位是法焦(fJ)。版圖面積的電位為平方微米(um2)。
表3 觸發(fā)器管子數(shù)目和功耗延時積比較

由上述數(shù)據(jù)的比較可以看出，本發(fā)明所述的觸發(fā)器結(jié)構(gòu)與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元的相應(yīng)結(jié)構(gòu)相比，具有較好的功耗和延時性能，同時結(jié)構(gòu)簡單，所用晶體管數(shù)目少，版圖面積小。具有這些性能的優(yōu)勢使得其適合應(yīng)用于高速低功耗數(shù)字大規(guī)模集成電路中。
權(quán)利要求
1.高速低功耗主從型D觸發(fā)器，其特征在于，該D觸發(fā)器包括第一級驅(qū)動電路和第二級觸發(fā)電路，其中第一級驅(qū)動電路，含有傳輸門、鐘控反相電路和反相電路，其中傳輸門，含有PMOS管(MP1)和NMOS管(MN1)，其中，所述(MP1)管和(MN1)管的漏極相連后輸出，源極相連后接輸入信號D，該(MP1)管的柵極接時鐘信號CLK，而襯底接電壓Vdd，該(MN1)管的柵極接經(jīng)過反相器(X1)反相后的時鐘信號CLKN，而襯底接地；鐘控反相電路，包括PMOS管(MP2)，該(MP2)管的襯底和源極相連后接電壓Vdd；PMOS管(MP3)，該(MP3)管的襯底接電壓Vdd，而源極和所述(MP2)管的漏極相連，該(MP3)管的柵極接經(jīng)過反相器(X1)反相后的時鐘信號CLKN；NMOS管(MN5)，該(MN5)管的襯底接地，而源極和所述(MP3)管的漏極相連，該(MN5)管的柵極接時鐘信號CLK；NMOS管(MN6)，該(MN6)管的襯底和漏極都接地，而源極和所述(MN5)管的漏極相連；反相電路，由反相器(X2)構(gòu)成，該反相器(X2)的輸入端同時和所述(MP3)管的漏極以及傳輸門的輸出端相連，構(gòu)成節(jié)點SALATCH_N；第二級觸發(fā)電路，含有NMOS管(MN3)，該(MN3)管的柵極和所述(MP2)管的柵極、(MP6)管的柵極以及反相器(X2)的輸出端相連后形成節(jié)點SALATCH_P，而該(MN3)管襯底接地；兩個反相并聯(lián)的反相器(X4)和(X5)；反相器(X7)，該反相器(X7)的輸出端同時與所述反相器(X4)的輸入端、(X5)的輸出端以及(MN3)管的源極相連，形成節(jié)點QNI，而該反相器(X7)輸出QN信號；NMOS管(MN4)，該(MN4)管襯底接地，而柵極和所述的節(jié)點SALATCH_N相連，該(MN4)管的漏極和所述(MN3)管的漏極相連；反相器(X6)，該反相器(X6)的輸入端同時和所述反相器(X4)的輸出端、反相器(X5)的輸入端以及(MN4)管的源極相連后形成節(jié)點QI，該反相器(X6)輸出信號Q；NMOS管(MN2)，該(MN2)管的襯底接地，源極和所述(MN4)管的漏極相連，該(MN2)管的柵極接時鐘信號CLK。
2.高速低功耗主從型D觸發(fā)器，其特征在于，該觸發(fā)器包括第一級驅(qū)動電路和第二級觸發(fā)器，其中第一級驅(qū)動電路，含有第一鐘控反相電路、第二鐘控反相電路以及反相電路，其中第一鐘控反相電路，其傳輸門的作用，該電路含有PMOS管(MP4)，該(MP4)管的襯底和源極相連后接電壓Vdd，而柵極接入輸入信號D；PMOS管(MP5)，該(MP5)管的襯底接電壓Vdd，柵極接時鐘信號CLK，而源極和所述(MP4)管的漏極相連；NMOS管(MN7)，該(MN7)管和襯底接地，源極和所述(MP5)管的漏極相連，該(MN7)管的柵極接經(jīng)反相器(X1)反相后的時鐘信號CLK；NMOS管(MN1)，該(MN1)管的襯底和源極接地，而柵極接輸入信號D；第二鐘控反相電路，含有PMOS管(MP2)，該(MP2)管的襯底和源極相連后接電壓Vdd；PMOS管(MP3)，該(MP3)管的襯底接電壓Vdd，源極和所述(MP2)管的漏極相連，該(MP3)管的柵極接經(jīng)反相器(X1)反相后的時鐘信號CLKN；NMOS管(MN5)，該(MN5)管的襯底接地，源極和所述(MP3)管的漏極相連，該(MN5)管的柵極接時鐘信號CLK；NMOS管(MN6)，該(MN6)管的襯底和漏極接地，而源極和所述(MN5)管的漏極相連；反相電路，由反相器(X2)構(gòu)成，該反相器(X2)的輸入端同時接所述(MP5)管的以及(MP3)管的漏極后形成節(jié)點SALATCH_N，而該反相器的輸出端同時接所述(MP2)管的和(MN6)管的柵極后形成節(jié)點SALATCH_P；第二級觸發(fā)電路，含有NMOS管(MN3)，該(MN3)管的襯底接地，柵極接所述節(jié)點SALATCH_N；NMOS管(MN4)，該(MN4)管的襯底接地，而柵極接所述節(jié)點SALATCH_P；兩個反相并聯(lián)的反相器(X4)和(X5)所述反相器(X4)的輸入端和反相器(X5)的輸出端相連后和所述(MN3)管的源極相連，形成節(jié)點QNI；所述反相器(X4)的輸出端和反相器(X5)的輸入端相連后和所述(MN4)管的源極相連，形成節(jié)點QI；反相器(X7)，該反相器(X7)的輸入端和所述節(jié)點QNI相連，該反相器(X7)輸出信號QN；反相器(X6)該反相器(X6)的輸入端和所述節(jié)點QI相連，而該反相器(X6)輸出信號Q；NMOS管(MN2)，該(MN2)管的源極同時和所述(MN3)管和(MN4)管的漏極相連，襯底和漏極接地，而柵極接時鐘信號CLK。
全文摘要
高速低功耗主從型D觸發(fā)器屬于D觸發(fā)器技術(shù)領(lǐng)域，其特征在于它由驅(qū)動和觸發(fā)兩部分電路級聯(lián)構(gòu)成，驅(qū)動電路包括傳輸門及受其控制的鐘控反相電路和一個反相器，觸發(fā)電路是一個受控于鐘控反相電路的差分結(jié)構(gòu)觸發(fā)器。傳輸門由時鐘信號控制通斷高時關(guān)斷，低時打開；高電平輸入信號在傳輸門打開時送入觸發(fā)器，等到下一個高電平時鐘信號時，傳輸門關(guān)斷通過導(dǎo)通鐘控反相電路來保持電位，同時觸發(fā)器翻轉(zhuǎn)。本發(fā)明具有電路結(jié)構(gòu)簡單、晶體管數(shù)量少、版圖面積小的優(yōu)點，比傳統(tǒng)觸發(fā)器降低近40％的功耗和20％的延時。其次，第二級采用差分輸入，還可增強抗噪聲性能。
文檔編號H03K3/26GK1761153SQ200510086788
公開日2006年4月19日 申請日期2005年11月4日 優(yōu)先權(quán)日2005年11月4日
發(fā)明者楊華中, 高紅莉, 喬飛, 汪蕙 申請人:清華大學(xué)